KR101687603B1 - 하이브리드 반도체 기판의 제조 방법 - Google Patents

하이브리드 반도체 기판의 제조 방법 Download PDF

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Abstract

본 발명은, (a) 세미콘덕터-온-인슐레이터(SeOI; semiconductor-on-insulator) 영역과 벌크 반도체 영역을 포함하는 하이브리드 반도체 기판으로서, 상기 SeOI 영역은 베이스 기판 위에 있는 절연 레이어 및 상기 절연 레이어 위에 있는 SeOI 레이어를 포함하며, 상기 SeOI 영역과 상기 벌크 반도체 영역은 동일한 상기 베이스 기판을 공유하는 상기 하이브리드 반도체 기판을 제공하는 단계; (b) 상기 SeOI 영역 위로 마스크 레이어를 제공하는 단계; 및 (c) 상기 SeOI 영역에 있는 제1불순물 준위가 상기 마스크 레이어에 들어 있도록, 상기 SeOI 영역과 상기 벌크 반도체 영역을 동시에 도핑하여 제1불순물 준위를 형성하는 단계를 포함하는 하이브리드 반도체 기판의 제조 방법에 관한 것이다. 이런 제조 방법에 의해, 하이브리드 반도체 기판의 제조 방법에 포함되는 많은 수의 공정 단계를 피할 수 있다.

Description

하이브리드 반도체 기판의 제조 방법 {FABRICATION PROCESS OF A HYBRID SEMICONDUCTOR SUBSTRATE}
본 발명은 하이브리드 반도체 기판(hybrid semiconductor substrate)의 제조 방법에 관한 것으로, 더욱 상세하게는 하이브리드 반도체 기판을 동시에 제조하는 것에 관한 것이다.
세미콘덕터-온-인슐레이터(SeOI; Semiconductor-on-insulator) 영역과 벌크 반도체(bulk semiconductor) 영역이 반도체 베이스 기판의 상부 표면에 형성되며 상기 SeOI 영역은 절연성의 매립 산화물 레이어(BOX)와 얇은 반도체 레이어를 포함하는 반도체 장치가 하이브리드 반도체 장치로 알려져 있다. 이런 장치는 메모리 셀(memory cell)에 사용될 수 있다.
도 1은 알려진 하이브리드 반도체 장치(101)의 단면도로서, 예컨대 Yamaoka et. al., IEEE Journal of Solid-State Circuits, Volume 41, Number 11, page 2366 - 2372, November 2006에 개시된 것과 유사한 것이다.
상기 도면에 보인 것처럼 하이브리드 반도체 장치(101)는, 벌크 기판(103; bulk substrate)에 형성되는 BOX 레이어(105) 및 SeOI 레이어(107)를 포함하는 SeOI 영역(113)과 동일한 벌크 기판(103)에 형성되는 벌크 반도체 영역(111)을 포함한다. SeOI 영역(113)과 벌크 반도체 영역(111)은 보통 샐로우 트랜치 소자 분리(123)(STI; shallow trench isolation)에 의해 서로 분리된다.
SeOI 영역을 포함하는 반도체 장치는 통상적인 반도체 장치와 비교하여 몇 가지 장점을 제공한다. 예를 들면, SeOI 장치는 유사한 작업을 수행하는 비SeOI 장치보다 적은 기생 커패시턴스(parasitic capacitance)와 적은 전력 소모 요구량을 갖기 때문에 결과 회로에 대하여 더욱 빠른 스위칭 시간(switching time)을 제공한다. 매우 얇은 BOX 레이어가 SeOI 영역에 제공될 수 있기 때문에, 밑에 있는 웰(well)의 전압을 변화시킴으로써 역치 전압(threshold voltage; Vt)이 제어될 수 있고 그에 따라 낮은 바이어스 전압(bias voltage)를 가지고 백 게이트(back gate) 제어가 가능해진다. 이런 백 게이트 바이어스(back gate bias)는 BOX 레이어를 관통하여 형성되는 웰 콘택트(well contact)를 통하여 적용되는데, 여기서 SeOI 영역과 벌크 반도체 영역 내에 있는 웰은 STI에 의해 서로 분리되어 있다.
그러나, 하이브리드 반도체 장치는 통상적인 장치와 같이 다음과 같은 단점을 가진다.
벌크 반도체 영역과는 다르게, SeOI 영역의 본체는 일반적으로 미소 전하 캐리어(charge carrier)를 축적시키게 하는 특정 기준 전위에 연결되지 않기 때문에 SeOI 영역에는 부유하는 본체 전위(body potential)가 존재할 수 있게 된다. 이런 현상은 반도체 장치의 역치 전압(Vt)의 변화를 만들게 된다. 특히, SRAM(static random memory) 셀의 경우, 역치 전압의 변동의 결과로 심각한 장치의 불안전성이 발생하며 이는 메모리 셀의 데이터 무결성(data integrity) 관점에서 허용될 수 없는 사항이다.
또한, 세 가지 다른 농도의 도펀트(dopant)(n-타입 또는 p-타입)를 일정 영역에 주입하여 벌크 기판에 MOSFET의 채널을 형성하는 것이 알려져 있다. 이런 세 가지 다른 농도의 도펀트는 세 가지 레벨의 도핑을 만들어 낸다. 즉, Vt-도핑이라 칭해지는 낮은 레벨, 그라운드플레인 도핑(Groundplane-doping; GP)이라 칭해지는 깊은 레벨, 그리고 웰 도핑(Well-doping)이라 칭해지는 가장 깊은 레벨이 그것이다. 반면에, SeOI 영역의 도핑은 SeOI 트랜지스터의 후면 전극(backside electrode)를 형성하는데 이용된다. 이런 후면 전극의 형성은 다른 주입 조건(implant condition)을 이용하여 달성되기 때문에 다른 마스크를 가지고 후면 전극이 형성되어야 한다.
이와 같이, SeOI 영역과 벌크 반도체 영역을 포함하는 하이브리드 반도체 기판의 제조는 각 영역에 대하여 서로 다른 주입 조건이 필요하게 된다. 두 영역에서 주입 공정을 수행할 수 있기 위해서는 복수의 서로 다른 마스크가 필요하게 되고 그에 따라 공정 단계의 수도 많아지기 때문에, 하이브리드 반도체 기판을 제조하기 위한 공정 비용과 시간이 증가하게 된다.
본 발명의 목적은 하이브리드 반도체 기판의 개선된 제조 방법을 제공하는 것이다.
이런 목적은, (a) 세미콘덕터-온-인슐레이터(SeOI; semiconductor-on-insulator) 영역과 벌크 반도체 영역을 포함하는 하이브리드 반도체 기판으로서, 상기 SeOI 영역은 베이스 기판 위에 있는 절연 레이어 및 상기 절연 레이어 위에 있는 SeOI 레이어를 포함하며, 상기 SeOI 영역과 상기 벌크 반도체 영역은 동일한 상기 베이스 기판을 공유하는 상기 하이브리드 반도체 기판을 제공하는 단계; (b) 상기 SeOI 영역 위로 마스크 레이어를 제공하는 단계; 및 (c) 상기 SeOI 영역에 있는 제1불순물 준위가 상기 마스크 레이어에 들어 있도록, 상기 SeOI 영역과 상기 벌크 반도체 영역을 동시에 도핑하여 제1불순물 준위를 형성하는 단계를 포함하는 하이브리드 반도체 기판의 제조 방법에 의해 달성된다.
본 발명에 따르는 전술한 제조 방법에 있어서, 상기 하이브리드 반도체 기판의 두 영역은 동일한 주입 조건(implant condition)을 이용하여 도핑될 수 있으며, 이는 하이브리드 반도체 기판의 제조 공정을 단순화시킨다. 주입 프로파일(implant profile)이 상기 마스크 레이어 안에 들어 있기 때문에, 마스크가 제거된 이후에는 도펀트에 의해 이 영역에서 반도체 물질의 섭동(perturbation)이 방지될 수 있다.
바람직하게, 하이브리드 반도체 기판의 제조 방법은, (d) 상기 SeOI 영역에 있는 제2불순물 준위가 상기 절연 레이어 아래와 상기 베이스 기판 내에 있도록, 상기 SeOI 영역과 상기 벌크 반도체 영역을 동시에 도핑하여 제2불순물 준위를 형성하는 단계를 더 포함할 수 있다. 이런 주입 프로파일은 상기 SeOI 영역에 있는 트랜지스터의 역치 전압(Vt)의 변동을 억제하는데 도움을 준다. 이렇게 얻어진 하이브리드 반도체 기판이 SRAM 장치에 사용되는 경우에는, SRAM의 안정성이 향상될 수 있다.
바람직하게, 하이브리드 반도체 기판의 제조 방법은, (e) 상기 SeOI 영역에 있는 제3불순물 준위가 상기 베이스 기판 내에서 상기 제2불순물 준위 아래에 있고 상기 절연 레이어로부터 더 떨어져 있도록, 상기 SeOI 영역과 상기 벌크 반도체 영역을 동시에 도핑하여 제3불순물 준위를 형성하는 단계를 더 포함할 수 있다. 이런 주입 프로파일은 상기 SeOI 영역에서 역치 전압(Vt)의 변동을 억제하는데 도움을 주며, 그에 따라 SRAM의 안정성을 향상시킨다. 또한, 상기 하이브리드 반도체 기판에서는 상기 SeOI 영역에 있는 후면 전극과 상기 벌크 반도체 영역에 있는 트랜지스터의 채널이 동시에 생성될 수 있다.
바람직한 실시 예에 따르면, 하이브리드 반도체 기판의 제조 방법은, (g) SeOI 기판을 제공하는 단계; 상기 SeOI 기판 위에 상기 마스크 레이어를 형성하는 단계; 및 상기 벌크 반도체 영역을 얻도록 상기 마스크 레이어, 밑에 있는 상기 SeOI 레이어, 및 밑에 있는 상기 절연 레이어의 소정 범위를 제거하는 단계를 더 포함할 수 있다. 이와 같이, 동일한 SeOI 기판으로부터 시작되어 상기 벌크 반도체 영역과 상기 SeOI 영역이 형성될 수 있다. 벌크 기판으로부터 시작하여 Si 벌크 내에서 SOI 아일랜드(island)를 얻는데 사용되는 애피택셜층 과성장(Epitaxial Layer Overgrowth)과 같은 종래의 기술과 비교하여, 본 발명의 제조 방법은 더욱 단순한 공정과 더욱 적은 결정 결함(crystal defect)을 제공하게 된다.
바람직하게, 하이브리드 반도체 기판의 제조 방법은, (h) 상기 하이브리드 반도체 기판 위에 소정 패턴을 가진 제2마스크(15)를 제공하여, 상기 단계 (c), (d), 및 (e) 중 적어도 하나의 단계 동안에 상기 제2마스크(15)가 가리는 영역에서 불순물 준위가 형성되는 것을 방지하는 단계를 더 포함할 수 있다. 이와 같이, 상기 벌크 반도체 영역에서는 트랜지스터 타입(n-타입 또는 p-타입) 당 오직 하나의 마스크가 제공될 필요가 있는 반면에, SeOI 영역에서는 트랜지스터의 후면 전극이 동시에 형성될 수 있다. 또한, 상기 벌크 반도체 영역에서 다른 타입의 트랜지스터를 제조할 경우에는 오직 하나의 추가적인 마스크만이 필요하게 된다. 따라서, 더욱 낮은 제조 비용을 달성될 수 있도록 제조 공정이 더욱 최적화될 수 있다. 상기 마스크는 표준적인 포토리소그래피 마스크(예컨대, 포토레지스트)가 될 수 있다.
바람직하게, 하이브리드 반도체 기판의 제조 방법은, (i) 상기 단계 (c) 이후에 상기 SeOI 영역에서 상기 마스크 레이어를 제거하는 단계를 더 포함할 수 있다. 이렇게 함으로써, 상기 SeOI 영역에서 전자 소자를 형성하는데 유용하지 않은 상기 제1불순물 준위가 제거될 수 있다. 실제로, 상기 벌크 반도체 영역에 존재하는 앞에서 도입된 상기 제1불순물 준위는, 상기 SeOI 영역의 가장 위에 있는 레이어로부터 떨어지도록 유지시켜야만 한다. 바람직하게, 본 발명에 따르면 상기 SeOI 영역에 형성되는 전자 소자의 채널은 도핑되지 않게 유지될 수 있다.
바람직한 일 실시 예에 따르면, 상기 마스크 레이어 및/또는 상기 절연 레이어는 산화물로 만들어질 수 있으며, 특히 화학기상증착(CVD) 공정에 의해 증착될 수 있다. 따라서 이런 마스크 레이어는 용이하게 얻을 수 있으며 또한 도펀트를 포획(trap)하기에 적합하다. 실리콘 질화물 레이어가 증착되거나 산화물 및 질화물 레이어가 조합되어 증착됨으로써 마스크로 이용될 수 있다. 그러나 기술적 관점에서 본다면 CVD 산화물이 가작 실용적일 것이다.
바람직하게, 하이브리드 반도체 기판의 제조 방법은, (j) 스페이서가 적어도 상기 베이스 기판의 표면에서 상기 SeOI 레이어까지 연장하도록 상기 벌크 반도체 영역에 인접한 상기 SeOI 영역의 가장자리 부분에 상기 스페이서를 제공하는 단계를 더 포함할 수 있다. 단계 (i)에서 상기 마스크 레이어가 예컨대 식각 공정에 의해 상기 하이브리드 반도체 기판에서 제거되는 동안, 상기 스페이서는 상기 SeOI 영역의 상기 SeOI 레이어 및 상기 절연 레어이가 손상되는 것을 방지할 수 있다. 변형 실시 예에 따르면, 상기 스페이서는 단계 (i) 이후에 예컨대 인산을 이용하는 습식 식각에 의해 제거될 수 있다.
바람직하게, 상기 스페이서의 물질은 상기 마스크 레이어 및/또는 상기 절연 레이어의 물질 중 어느 하나와 다를 수 있으며 가급적이면 질화물이 될 수 있다. 산화물에 대한 질화물의 관계처럼, 서로 다른 식각 특성을 갖는 물질에 의해 상기 마스크 레이어가 식각되는 동안에 상기 절연 레이어를 보호하는 것이 가능해진다.
바람직한 실시 예에 따르면, 상기 마스크 레이어는 적어도 20 nm의 두께를 가질 수 있다. 특히, 상기 마스크 레이어의 두께는 20 nm 이상 30 nm 이하가 될 수 있다. 이러한 두께의 마스크 레이어를 가짐으로써, 상기 벌크 반도체 영역에 있는 상기 제1불순물 준위는 소위 Vt 도핑 레벨을 형성하는 얕은 불순물 영역을 형성할 수 있다. 반면에 깊은 레벨의 상기 제2불순물 준위는 그라운드플레인(GP) 도핑 레벨을 형성할 수 있고, 만약에 존재한다면 상기 제3불순물 준위는 소위 웰 도핑 레벨을 형성할 수 있다. 이렇게 함으로써, MOSFET 트랜지스터의 채널이 상기 하이브리드 반도체 기판의 상기 벌크 반도체 영역에 형성될 수 있다.
바람직하게, 상기 SeOI 레이어는 최대한 20 nm의 두께를 가질 수 있으며 특히 상기 SeOI 레이어의 두께는 10 nm 이상 20 nm 이하이고/또는 상기 절연 레이어는 최대한 20 nm의 두께를 가질 수 있으며 특히 상기 절연 레이어의 두께는 10 nm 이상 20 nm 이하이다. 이렇게 얇은 SeOI 레이어 및 얇은 절연 레이어를 가짐으로써, 상기 하이브리드 반도체 기판의 상기 SeOI 영역에 있는 그라운드플레인 도핑 레벨은(만약에 존재한다면, 웰 도핑 레벨도) 상기 절연 레이어 아래에 위치할 수 있으며, 동시에 이러한 주입 레벨이 정확한 깊이로 상기 벌크 반도체 영역 내에 제공될 수 있다. 따라서, 역치 전압의 변동을 억제하는 특성이 달성될 수 있으며 그에 따라 SRAM의 안정성도 달성될 수 있다.
바람직하게, 하이브리드 반도체 기판의 제조 방법은, 상기 SeOI 영역과 상기 벌크 반도체 영역을 분리하는 샐로우 트랜치 소자 분리(shallow trench isolation; STI)를 제공하는 단계를 더 포함할 수 있다. 이런 STI를 가짐으로써, 상기 SeOI 영역과 상기 벌크 반도체 영역에 있는 웰 영역이 분리될 수 있으며, 그에 따라 각 영역의 백 게이트 전압이 잘 제어될 수 있다.
본 발명의 목적은 또한 청구항 제14항에 따르는 하이브리드 반도체 기판에 의해 달성될 수 있는데, 이런 하이브리드 반도체 기판은, 베이스 기판, 상기 베이스 기판 위에 있는 절연 레이어, 상기 절연 레이어 위에 있는 SeOI 레이어, 및 상기 SeOI 영역 위에 있는 마스크 레이어를 포함하는 SeOI 영역; 상기 SeOI 영역에 인접하게 제공되는 벌크 반도체 영역; 및 상기 SeOI 영역과 상기 벌크 반도체 영역에 있는 제1불순물 영역을 포함하고, 상기 SeOI 영역에 있는 상기 제1불순물 영역은 상기 마스크 레이어 안에 들어 있다. 이러한 하이브리드 반도체 기판을 가짐으로써, 주입 프로파일이 상기 마스크 레이어 안에 들어 있게 되고, 상기 SeOI 영역 위에 있는 후면 전극 및 상기 하이브리드 반도체 기판의 상기 벌크 반도체 영역에 있는 트랜지스터의 채널을 동시에 생성하는 것이 가능해진다.
바람직하게, 하이브리드 반도체 기판은 상기 SeOI 영역과 상기 벌크 반도체 영역에 있는 제2불순물 영역을 더 포함할 수 있고, 상기 SeOI 영역에 있는 상기 제2불순물 영역은 상기 절연 레이어 아래와 상기 베이스 기판 내에 있다. 이러한 불순물 영역을 상기 절연 레이어 아래에 가짐으로써, 역치 전압(Vt)의 변동이 억제될 수 있게 그에 따라 SRAM의 안정성도 확보할 수 있다.
바람직하게, 하이브리드 반도체 기판은 상기 SeOI 영역과 상기 벌크 반도체 영역에 있는 제3불순물 영역을 더 포함할 수 있고, 상기 SeOI 영역에 있는 상기 제3불순물 영역은 상기 베이스 기판 내에서 상기 제2불순물 영역 아래에 있고 상기 절연 레이어로부터 더 떨어져 있다. 이러한 불순물 영역을 상기 절연 레이어 아래에 가짐으로써, 역치 전압(Vt)의 변동이 억제될 수 있게 그에 따라 SRAM의 안정성도 확보할 수 있다.
상기 독창적인 제조 방법의 바람직한 실시 예가 첨부된 도면을 참조하여 설명될 것이다. 여기서
도 1은 종래 기술로부터 알려진 통상적인 하이브리드 반도체 장치의 단면도를 도시한 것;
도 2는 제1실시 예에 따르는 하이브리드 반도체 기판의 단면도를 도시한 것;
도 3a-3h는 도 2의 제1실시 예의 하이브리드 반도체 기판(1)의 제조 방법을 도시한 것;
도 4a-4h는 제2실시 예에 따르는 하이브리드 반도체 기판(1)의 제조 방법을 도시한 것;
도 5는 도 3d 및 3e에 도시된 두 개의 주입 단계가 하나의 주입 단계로 대체되는 제1실시 예의 변형 실시 예에 따라 불순물 준위를 제공하는 단계를 도시한 것;
도 6은 도 4c에 도시된 제2실시 예의 변형 실시 예에 따라 스페이서(29)를 제공하는 단계를 도시한 것; 그리고
도 7은 제1실시 예의 또 다른 변형 실시 예를 도시한 것이다.
이하, 본 발명에 따르는 제조 방법과 장치의 특징 및 바람직한 실시 예가 상세히 설명될 것이다.
도 2는 본 발명의 제1실시 예에 따르는 하이브리드 반도체 기판(1; hybrid semiconductor substrate)을 도시한 것이다. 하이브리드 반도체 기판(1)을 만들기 위한 제조 방법은 도 3a에서 3d를 참조하여 설명될 것이다.
하이브리드 반도체 기판(1)은 세미콘덕터-온-인슐레이터(SeOI; semiconductor-on-insulator) 영역(13)과 함께 베이스 기판(3; base substrate)를 포함하는데, 상기 SeOI 영역(13)은 절연 레이어(5; insulating layer), SeOI 레이어라고 칭해지기도는 하는 반도체 레이어(7; semiconductor layer), 및 마스크 레이어(9; mask layer)를 포함한다.
하이브리드 반도체 기판(1)은 벌크 반도체(bulk semiconductor) 영역(11)을 더 포함하는데, 이는 SeOI 영역(13)에 인접해 있고 동일한 베이스 기판(3)을 공유한다.
본 실시 예에서, 베이스 기판(3)은 실리콘 웨이퍼(Si wafer)이고, 절연 레이어(5)는 매립 산화물 레이어(buried oxide layer; BOX)라고 칭해지기도 하는 실리콘 산화물 레이어이고, SeOI(7)는 실리콘을 함유하고 있는 레이어이다. 그러나 이러한 물질의 선택은 한정적인 것이 아니며, 게르마늄(germanium), 갈륨 비소(gallium arsenide) 등과 같은 다른 적절한 물질이 베이스 기판(3) 및 SeOI 레이어(7)에 적용될 수 있을 것이다. 절연 레이어(5)에 대해서는, 실리콘 산화물 이외의 다른 절연 물질이 또한 사용될 수 있을 것이다.
본 실시 예에서 SeOI 레이어(7)의 두께는 커봐야 20 nm의 값을 가지며, 특히 약 10 nm에서 약 20 nm의 두께를 가진다. 절연 레이어(5)의 두께는 커봐야 20 nm의 두께를 가지며, 특히 약 10 nm에서 약 20 nm의 두께를 가진다.
본 발명에 따르면, SeOI 영역(13)은 SeOI 레이어(7) 위에 있는 마스크 레이어(9)를 더 포함한다. 본 실시 예에서 마스크 레이어(9)는 실리콘 산화물이다. 이런 상황에서는, 화학기상증착(chemical vapour deposition)에 의해 증착되는 산화물인 것이 바람직하다. 실리콘 질화물 레이어가 증착되거나 산화물 및 질화물 레이어가 조합되어 증착됨으로써 마스크 레이어(9)로 이용되는 것 또한 가능할 것이다. 마스크 레이어(9)는 적어도 20 nm의 두께를 가지며, 특히 약 20 nm에서 약 30 nm의 두께를 가진다.
하이브리드 반도체 기판(1)은 SeOI 영역(13)에 있는 제1불순물 준위(17a; impurity level) 및 벌크 반도체 영역(11)에 있는 제1불순물 준위(17b)를 더 포함한다. 여기서 SeOI 영역(13)에 있는 제1불순물 준위(17a)는 마스크 레이어(9) 내에 들어 있다.
도 3a에서 3d는 도 2에 도시된 제1실시 예의 하이브리드 반도체 기판(1)을 만드는 제조방법을 도시한 것이다.
도 3a는 SeOI 기판(1a)를 도시한 것이다. 이런 실시 예에서, SeOI 기판(1a)은 베이스 기판(3), 베이스 기판(3) 위에 있는 절연 레이어(5), 및 절연 레이어(5) 위에 있는 SeOI 레이어(7)를 포함한다. 이런 SeOI 기판(1a)은 예컨대 SmartCUTTM 기술에 의해 얻어질 수 있으며, 또는 적절한 다른 SeOI 제조 방법에 의해 얻어질 수 있다. SeOI 기판(1a)은 예컨대 200 mm 또는 300 mm 타입의 웨이퍼와 같이 어느 적절한 크기나 형상을 가질 수 있다. 상기 레이어(3, 5, 7)들은 도 2에서 미리 설명한 것과 같은 물질 및 두께와 관련된 특성을 갖는다.
후속되는 공정 단계 이전에 SeOI 기판(1a)의 표면(1b)은 예컨대 RCA(Radio Corporation of America) 세정법을 사용하여 세정될 수 있다.
도 3b를 참조하면, 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은 SeOI 기판(1a)의 표면 위에 마스크 레이어(9)를 제공하는 단계를 포함한다. 마스크 레이어(9)는 산화물 레이어이며, 특히 실리콘 산화물 레이어이다. 이런 상황에서는, 화학기상증착(CVD)에 의해 증착되는 산화물인 것이 바람직하다. 이에 대한 변형 실시 예로서, 실리콘 질화물 레이어가 증착되거나 산화물 및 질화물 레이어가 조합되어 증착됨으로써 마스크 레이어(9)로 이용되는 것 또한 가능할 것이다. 마스크 레이어(9)는 SeOI 기판(1a)의 표면(1b) 위에 증착되는데, 이는 예컨대 화학기상증착(CVD) 고정에 의할 수 있다. 마스크 레이어(9)는 적어도 20 nm의 두께를 가지며, 특히 약 20 nm에서 약 30 nm의 두께를 가진다.
도 3c를 참조하면, 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은 예컨대 플라즈마 에칭(plasma etching)에 의해 마스크 레이어(9), 그 밑에 있는 SeOI 레이어(7), 및 그 밑에 있는 절연 레이어(5)의 소정 범위를 제거하는 단계를 더 포함함으로써, 도 2에 도시된 바와 같은 벌크 반도체 영역(11)을 얻는 것이다. 벌크 반도체 영역(11) 이외의 영역(즉, 물질 제거가 없는 영역)은 도 2에 도시된 바와 같이 SeOI 영역(13)을 형성한다. 따라서 동일한 SeOI 기판(1a)에서 출발하여 벌크 반도체 영역(11) 및 SeOI 영역(13)이 형성된다. 앞에서 제거되는 소정 범위의 치수는 예컨대 회로 설계에 의해 결정된다. 이런 소정 범위의 크기 정도는 예컨대 수 제곱 마이크로미터가 될 수 있다.
본 제1실시 예에 대한 변형 실시 예에 따르면, 도 3b 및 도 3c에 도시된 단계는 서로 바뀌어 질 수 있다. 따라서, 벌크 반도체 영역(11)은 단지 밑에 있는 SeOI 레이어(7)와 밑에 있는 절연 레이어(5)의 소정 범위를 제거함으로써 형성될 수 있고, 그 후에 마스크 레이어(9)가 SeOI 영역(13) 위에 독립적으로 형성될 수 있다.
도 3c에 도시된 바와 같은 약 40 nm에서 약 70 nm 정도의 단차(h; step height)가 벌크 반도체 영역(11)과 SeOI 영역(13) 사이에서 관측될 수 있다. 그러나 이는 포토리소그래피(photolithography)와 같은 후속되는 공정 단계에서 크게 문제되지 않는 사항이다.
도 3d를 참조하면, 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은 하이브리드 반도체 기판(1) 위로 소정 패턴을 가지는 제2마스크(15)를 제공하는 단계를 더 포함한다. 이런 제2마스크(15)는 도핑(doping) 단계를 위한 패턴을 제공한다. 실제로, 제2마스크(15)는 제2마스크(15)에 의해 가려진 밑에 있는 영역에서 불순물 준위가 형성되는 것을 방지한다.
제2마스크(15)는 벌크 반도체 영역(11) 및/또는 SeOI 영역(13)의 표면과 반드시 접촉할 필요는 없다. 변형 실시 예에 따르면, 도 7에 도시된 바와 같이 비접촉 마스크(15b) 또한 제2마스크(15)로서 사용될 수 있다.
다시 도 3d를 참조하면, 제2마스크(15)를 제공한 이후에 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은, 바람직하게 이온 주입법(ion implantation)을 이용하여 SeOI 영역(13)과 벌크 반도체 영역(11)을 동시에 도핑함으로써 제1불순물 준위(17a, 17b)를 형성하는 단계를 더 포함한다. SeOI 영역(13)에 있는 제1불순물 준위(17a)가 마스크 레이어(9) 안에 들어 있도록 이온 주입(16)이 수행된다. 도핑 레벨(doping level)은 전형적으로 표준적인 기술 노드(technology node)에 의해 결정된다. 바람직한 도펀트(dopant)의 종류는 P, B, As, 등등이며, 예컨대 10keV - 500keV 사이의 에너지와 예컨대 5×1012 - 5×1013 atoms/cm2 의 도우스(dose)가 이용된다. 이런 도핑은 Vt 도핑으로 칭해지며, SeOI 영역(13)에 얕은 불순물 준위(17a)와 벌크 반도체 영역(11)에 얕은 불순물 준위(17b)를 생성한다. 이런 얕은 불순물 준위는 역치 전압(threshold voltage; Vt)의 변화를 억제하는데 사용될 수 있다.
도 3e를 참조하면, 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은, 다시 이온 주입법을 이용하여 SeOI 영역(13)과 벌크 반도체 영역(11)을 동시에 도핑함으로써 제2불순물 준위(19a, 19b)를 형성하는 단계를 더 포함한다. SeOI 영역(13)에 있는 제2불순물 준위(19a)가 절연 레이어(5) 아래와 벌크 반도체 기판(3) 안에 들어 있도록 이온 주입(16)이 수행된다. 이런 도핑은 소위 그라운드플레인 도핑(Groundplane-doping; GP)이라 칭해지며, 따라서 SeOI 영역(13)에 있는 제1불순물 준위(17a)와 벌크 반도체 영역(11)에 있는 제1불순물 준위(17b)보다 더 깊은 불순물 준위(19a, 19b)를 생성한다.
도 3f를 참조하면, 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은, 다시 이온 주입법을 이용하여 SeOI 영역(13)과 벌크 반도체 영역(11)을 동시에 도핑함으로써 제3불순물 준위(21a, 21b)를 형성하는 단계를 더 포함한다. SeOI 영역(13)에 있는 제3불순물 준위(21a)가 벌크 베이스 기판(3) 내에서 제2불순물 준위(19a) 아래에 있고 절연 레이어(5)로부터 더 떨어져 있도록 이온 주입(16)이 수행된다. 이런 도핑은 소위 웰 도핑(Well-doping)이라 칭해지며, 따라서 SeOI 영역(13)에 있는 제2불순물 준위(19a)와 벌크 반도체 영역(11)에 있는 제2불순물 준위(19b)보다 더 깊은 불순물 준위를 생성한다.
변형 실시 예에 따르면, 도 3d에서 3f에 도시된 이온 주입 단계의 순서는 바뀔 수 있으며, 어떠한 순서로도 수행될 수 있다.
제1실시 예의 다른 변형 실시 예에 따르면, 하나의 깊은 도핑 레벨을 형성하기 위하여 단계 (d) 및 (e)가 하나의 도핑 단계로 대체될 수 있다. 즉, 도 5에 도시된 바와 같은 변형 실시 예에 따라 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은, (1) 도 3에 도시된 바와 같이 SeOI 영역(13)과 벌크 반도체 영역(11)을 동시에 도핑함으로써 제1불순물 준위(17a, 17b)를 형성하는 단계와, (2) SeOI 영역(13)과 벌크 반도체 영역(11)을 동시에 도핑함으로써 또 다른 불순물 준위(18a, 18b)를 형성하는 단계의 두 도핑 단계를 포함할 수 있다.
SeOI 영역(13)에 있는 상기 불순물 준위(18a)가 절연 레이어(5) 밑에 있고 베이스 기판(3) 내에 있도록 동시에 도핑이 수행된다. 이런 도핑은 더 깊은 레벨의 도핑이며, 따라서 SeOI 영역(13)에 있는 제1불순물 준위(17a)와 벌크 반도체 영역(11)에 있는 제1불순물 준위(17b)보다 더 깊은 불순물 준위를 생성한다. 그러므로 이런 변형 실시 예에 따르면, 벌크 반도체 영역(11)에 있는 벌크 트랜지스터는 단지 두 개의 불순물 준위를 포함할 수 있다.
전술한 이온 주입 단계 이후에, 제2마스크(15)는 예컨대 식각 공정에 의해 제거된다.
도 3g를 참조하면, 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은 SeOI 영역(13)에서 마스크 레이어(9)를 제거하는 단계를 더 포함한다. 이렇게 함으로써, SeOI 영역(13)에서 전자 소자를 형성하는데 일반적으로 유용하지 않은 제1분순물 준위(17a)가 제거된다. 이런 마스크 레이어(9)는 전형적으로 식각 공정에 의해 제거된다. 산화물 마스크에 대해서는 일반적으로 HF 딥(dip)이 이용될 수 있고 질화물 마스크에 대해서는 예컨대 H3PO4가 이용될 수 있다. 마스크 레이어(9)에 있는 도펀트는, 마스크 레이어(9)가 도핑되지 않은 경우보다 식각 공정이 더 빠르게 달성되는 긍정적인 부작용(副作用)을 가진다.
이와 같이, SeOI 영역(13)에 형성되는 SeOI 트랜지스터는 두 개의 불순물 준위(19a, 21a)를 포함하는 반면에 벌크 반도체 영역(11)에 형성되는 트랜지스터는 3개의 불순물 준위(17b, 19b, 21b)를 포함하게 되는 하이브리드 반도체 기판이 달성된다.
도 3h를 참조하면, 본 제1실시 예에서 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은, 벌크 반도체 영역(11)과 SeOI 영역(13) 사이에(특히, 상기 영역에 형성되는 전자 소자 사이에) 샐로우 트랜치 소자 분리(23)(STI; shallow trench isolation)를 제공하는 단계를 더 포함하여 상기 영역(11, 13) 사이의 전류 누설(current leakage)를 방지한다. 주입된 불순물 준위(19a, 21a, 17b, 19b, 21b) 위와 STI(23) 사이에 있는 영역은 산화물 레이어에 의해 채워지는데, 이는 바람직하게 CVD 증착된 실리콘 산화물(25a, 25b) 및 질화물(27a, 27b)가 될 수 있다. STI 치밀화(densification)는 동시에 임플란트 액티베이션 어닐(implant activation anneal) 단계로서 이용된다.
전술한 제조 공정에 따라, 비용 효율이 높은(cost effective) 방식으로 하이브리드 반도체 기판(1)을 얻는 것이 가능해지는데 그 이유는 다음과 같다. 즉, 하이브리드 반도체 기판(1)의 두 영역인 벌크 반도체 영역(11)과 SeOI 영역(13)이 하나의 도핑 마스크(15)를 사용하는 동일한 주입 조건(implant condition)하에서 도핑되기 때문이다. 따라서 벌크 반도체 영역(11)에서는 트랜지스터 타입(n-타입 또는 p-타입) 당 오직 하나의 보호 마스크가 제공될 필요가 있는 반면에, SeOI 영역(13)에서는 트랜지스터의 후면 전극(backside electrode)을 동시에 생성하게 된다. 벌크 반도체 영역(11)에서 다른 타입의 트랜지스터를 제조할 경우에는 오직 하나의 추가적인 마스크만이 필요하게 된다. 이와 같이, 하이브리드 반도체 기판을 제조하기 위한 공정이 더욱 최적화될 수 있어서 제조 비용을 더욱 낮추는 것을 달성할 수 있다.
전자 소자에 불필요한 제1불순물 준위(17a)가 마스크 레이어(9) 안에 들어 있기 때문에, 도 3d, 3e, 및 3에 도시된 주입 단계 중 어느 한 주입 단계 이후에 이를 마스크 레이어(9)와 함께 제거할 수 있게 된다. 따라서, 마스크 레이어(9)는 단지 희생 레이어(sacrificial layer)로 간주될 수 있다.
또한, SeOI 영역(13)에 있는 깊은 불순물 준위(18a 또는 19a)가 절연 레이어(5) 아래와 베이스 기판(3) 내에 있도록 주입 조건이 조절될 수 있다. 이런 주입 프로파일(implant profile)은 SeOI 영역(13)에 있는 트랜지스터에서 역치 전압(Vt)의 변동을 억제하는데 도움을 주며, 이렇게 얻어진 하이브리드 반도체 기판(1)이 SRAM 장치에 사용될 경우에는 향상된 SRAM 안정성 또한 달성될 수 있다.
독창적인 제조방법의 제2실시 예는 도 4a에서 4h에 도시되어 있다. 제1실시 예와 비교하여, 벌크 반도체 영역(11)에 인접한 SeOI 영역(13)의 가장자리 부분에 추가적인 스페이서(29; spacer)가 제공된다. 이런 추가적인 스페이서(29)는 적어도 벌크 반도체 기판(3)의 표면에서 SeOI 레이어(7) 까지 연장한다.
제2실시 예는 본질적으로 제1실시 예에 있는 공정 단계와 동일한 공정 단계를 포함한다. 따라서 도 4a, 4b, 4d-4f, 및 4h에 도시된 단계의 설명은 다시 반복하지 않기로 하며 참조에 의해 그 내용이 여기에 통합된다. 도 3a에서 3h 및 도 4a에서 4h에 있는 동일한 참조부호를 갖는 구성요소는 서로 대응되며, 따라서 제2실시 예의 설명에서 그 특성은 다시 반복하지 않기로 하며 참조에 의해 그 내용이 여기에 통합된다.
제2실시 예에 따라 하이브리드 반도체 기판(1)을 만드는 독창적인 제조방법은, 도 4c에 도시된 바와 같이 벌크 반도체 영역(11)에 인접한 SeOI 영역(13)의 가장자리 부분에 스페이서(29)를 제공하는 단계를 포함한다. 스페이서(29)는 적어도 베이스 기판(3)의 표면에서 SeOI 레이어(7)와 마스크 레이어(9) 사이의 인터페이스(31; interface)까지 연장한다.
도 3g 및 도 4g에 도시된 단계에서 마스크 레이어(9)가 하이브리드 반도체 기판(1)에서 제거(예컨대 식각 공정에 의해)되는 동안에, 스페이서(29)는 SeOI 영역(13)의 절연 레이어(5)와 SeOI 레이어(7)가 손상되지 않게 보호한다.
이런 실시 예에 따르면, 스페이서(29)는 질화물이다. 마스크 레이어(9)가 식각되는 동안에 절연 레이어(5)를 보호하기에 적합한 물질의 한 예가 질화물인데, 이는 질화물이 마스크 레이어(9) 및 절연 레이어(5)를 위해 사용되는 산화물과 비교하여 다른 식각 특성을 가지기 때문이다. 따라서 스페이서(29)와 마스크 레이어(9)에 대하여 서로 다른 식각 특성을 보이는 어떤 물질을 선택하더라도 동일한 효과가 달성될 수 있을 것이다.
제2실시 예에 대한 변형 실시 예에 따르면, 도 6에 도시된 바와 같이 스페이서(29)는 적어도 베이스 기판(3)의 표면에서 마스크 레이어(9)의 상부 표면(33)까지 연장한다.
도 4g에 도시된 것처럼, 제2마스크(15)와 마스크 레이어(9)가 제거된 이후에 스페이서(29)는 예컨대 인산(phosphoric acid)을 이용하는 습식 식각 공정에 의해 제거된다.
본 발명에 따르는 제2실시 예의 제조 공정은, 마스크 레이어(9)가 식각되는 동안에 절연 레이어(5) 및 SeOI 레이어(7)의 언더커팅(undercutting)이 방지될 수 있다는 추가적인 효과를 갖게 된다.
이와 같이, 앞서서 설명한 하이브리드 반도체 기판(1)의 제조 공정의 실시 예들과 그 변형 실시 예들에 따르면, 두 영역을 도핑하는데 오직 하나의 마스크(15)만이 제공될 필요가 있기 때문에 보다 저렴한 제조 비용으로 수행할 수 있는 제조 공정을 달성하는 것이 가능하게 된다. 또한, 동시에 하이브리드 반도체 기판(1)에 형성되는 전자 소자의 전기적 특성을 제어하는 것이 가능하게 된다.

Claims (17)

  1. (a) 세미콘덕터-온-인슐레이터(SeOI; semiconductor-on-insulator) 영역(13)과 벌크 반도체 영역(11)을 포함하는 하이브리드 반도체 기판으로서, 상기 SeOI 영역(13)은 베이스 기판(3) 위에 있는 절연 레이어(5) 및 상기 절연 레이어(5) 위에 있는 SeOI 레이어(7)를 포함하며, 상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)은 동일한 상기 베이스 기판(3)을 공유하는 상기 하이브리드 반도체 기판을 제공하는 단계;
    (b) 상기 SeOI 영역(13) 위로 마스크 레이어(9)를 제공하는 단계;
    (c) 상기 SeOI 영역(13)에 있는 제1불순물 준위(17a)가 상기 마스크 레이어(9)에 들어 있도록, 상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)을 동시에 도핑하여 제1불순물 준위(17a, 17b)를 형성하는 단계; 및
    (d) 상기 SeOI 영역(13)에 있는 제2불순물 준위(19a)가 상기 절연 레이어(5) 아래와 상기 베이스 기판(3) 내에 있도록, 상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)을 동시에 도핑하여 제2불순물 준위(19a, 19b)를 형성하는 단계;를 포함하는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    (e) 상기 SeOI 영역(13)에 있는 제3불순물 준위(21a)가 상기 베이스 기판(3) 내에서 상기 제2불순물 준위(19a) 아래에 있고 상기 절연 레이어(5)로부터 더 떨어져 있도록, 상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)을 동시에 도핑하여 제3불순물 준위(21a, 21b)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  4. 세미콘덕터-온-인슐레이터(SeOI; semiconductor-on-insulator) 영역(13)과 벌크 반도체 영역(11)을 포함하는 하이브리드 반도체 기판의 제조 방법에 있어서,
    상부에 절연 레이어(5)를 포함하는 베이스 기판(3)을 제공하는 단계;
    상기 절연 레이어(5) 상부에 SeOI 레이어(7)를 제공하여 SeOI 기판(1a)을 형성하는 단계;
    상기 SeOI 기판(1a) 위에 마스크 레이어(9)를 형성하는 단계;
    상기 벌크 반도체 영역(11)을 얻도록 상기 마스크 레이어(9), 밑에 있는 상기 SeOI 레이어(7), 및 밑에 있는 상기 절연 레이어(5)의 소정 범위를 제거하는 단계;
    상기 SeOI 영역(13)에 있는 제1불순물 준위(17a)가 상기 마스크 레이어(9)에 들어 있도록, 상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)을 동시에 도핑하여 제1불순물 준위(17a, 17b)를 형성하는 단계; 및
    상기 SeOI 영역(13)에 있는 제2불순물 준위(19a)가 상기 절연 레이어(5) 아래와 상기 베이스 기판(3) 내에 있도록, 상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)을 동시에 도핑하여 제2불순물 준위(19a, 19b)를 형성하는 단계;를 포함하고,
    상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)은 동일한 상기 베이스 기판(3)을 공유하는 하이브리드 반도체 기판의 제조 방법.
  5. 제3항에 있어서,
    (h) 상기 하이브리드 반도체 기판 위에 소정 패턴을 가진 제2마스크(15)를 제공하여, 상기 단계 (c), (d), 및 (e) 중 적어도 하나의 단계 동안에 상기 제2마스크(15)가 가리는 영역에서 불순물 준위가 형성되는 것을 방지하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  6. 제1항에 있어서,
    (i) 상기 단계 (c) 이후에 상기 SeOI 영역(13)에서 상기 마스크 레이어(9)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  7. 제1항에 있어서,
    상기 마스크 레이어(9) 또는 상기 절연 레이어(5)는 산화물로 만들어지는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  8. 제1항에 있어서,
    상기 단계 (b) 및 상기 단계 (c) 사이에,
    (j) 스페이서(29)가 적어도 상기 베이스 기판(3)의 표면에서 상기 SeOI 레이어(7)까지 연장하도록 상기 벌크 반도체 영역(11)에 인접한 상기 SeOI 영역(13)의 가장자리 부분에 상기 스페이서(29)를 제공하는 단계;를 더 포함하는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 단계 (j) 이후에 상기 스페이서(29)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 스페이서(29)는 상기 마스크 레이어(9)와 다른 물질로 만들어지며 질화물인 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  11. 제1항에 있어서,
    상기 마스크 레이어(9)의 두께는 20 nm 이상 30 nm 이하인 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  12. 제1항에 있어서,
    상기 SeOI 레이어(7)의 두께는 10 nm 이상 20 nm이하이고,
    상기 절연 레이어(5)의 두께는 10 nm 이상 20 nm 이하인 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
  13. 제1항에 있어서,
    상기 SeOI 영역(13)과 상기 벌크 반도체 영역(11)을 분리하는 샐로우 트랜치 소자 분리(shallow trench isolation; STI)를 제공하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 반도체 기판의 제조 방법.
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