JP2022510370A - 多層水平nor型薄膜メモリストリングの形成方法 - Google Patents
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Abstract
Description
本願は、(i)2018年12月4日に出願された「Methods for Forming Multilayer Horizontal NOR-type Thin-film Memory Strings」と題された米国仮出願(「仮出願I」)第62/775,310号明細書に関連し、その優先権を主張するものである。
本発明は、3次元メモリ構造の形成に関するものである。特に、本発明は、NOR型薄膜メモリストリングの3次元メモリ構造を、半導体基板の表面に、実質的に平行に形成することに関するものである。
Claims (30)
- 高アスペクト比のエッチング方法であって、
半導体基板の表面上に、前記半導体基板の前記表面に実質的に直交する第1の方向に沿って互いに積層された、それぞれ第1の半導体層および第2の半導体層を含む複数の材料多層を準備するステップと、
前記半導体基板の前記表面に実質的に平行な第2の方向に沿って延在して、前記材料多層を1つのグループをなす第1の多層スタックに分割する1つのセットの第1のトレンチを形成するように、前記第1の方向に沿って前記材料多層を第1のマスクを用いてパターニングおよびエッチングするステップと、
1つのセットの前記第1のトレンチに誘電体材料を充填するステップと、
1つのセットの前記第1のトレンチと平行に前記第2の方向に沿って延在して、1つのグループをなす前記第1の多層スタックを、1つのグループをなす第2の多層スタックに分割する1つのセットの第2のトレンチを形成するように、前記第1の方向に沿って1つのグループをなす前記第1の多層スタックを第2のマスクを用いてパターニングおよびエッチングするステップと含む方法。 - 前記材料多層のエッチングと1つのグループをなす前記第1の多層スタックのエッチングは、それぞれ40未満のアスペクト比のエッチングを含む、請求項1に記載の方法。
- 前記第2のマスクが、1つのグループをなす前記第1の多層スタックの少なくとも2つの隣接するものと、その間の1つのセットの前記第1のトレンチのいずれか内の前記誘電体材料と重なるマスク構造を提供するステップを含む、請求項1に記載の方法。
- 前記材料多層上に中間マスクをさらに設けるステップと、
前記中間マスクが、1つのセットの前記第1のトレンチと1つのセットの前記第2のトレンチの両方を画定するためのマスキングのフィーチャをもたらすステップと、
前記第1のマスクが、前記中間マスクの上に設けられ、前記材料多層のエッチング中に1つのセットの前記第2のトレンチを保護するマスキング構造を提供するステップとを含む、請求項1に記載の方法。 - 前記第2のマスクが、前記第1のマスクの前記マスキング構造の間に充填される前記誘電体材料によって形成されるステップを含む、請求項4に記載の方法。
- 1つのセットの前記第1のトレンチ内の前記誘電体材料の一部を、前記第1の方向に沿って延在する複数の導電性カラムで置き換えるステップをさらに含む、請求項1に記載の方法。
- 1つのセットの前記第1のトレンチ内の前記誘電体材料の一部を置き換えるステップは、
1つのセットの前記第1のトレンチの前記誘電体材料をエッチングして、前記第1の方向に沿って延在する複数のシャフトを提供するステップと、
電荷蓄積材料を各前記シャフトにコンフォーマルに堆積させるステップと、
前記導電性カラムを形成するために各前記シャフトに導電性材料を充填するステップとを含む、請求項6に記載の方法。 - 前記材料多層を準備する前に、前記半導体基板の前記表面の上に、前記第1の方向および前記第2の方向のそれぞれに実質的に直交する第3の方向に沿って延在する複数の導体を設けるステップをさらに含む、請求項6に記載の方法。
- 各前記導電性カラムの前記導体の1つへの電気的な接続を可能にする導電路を提供するステップをさらに含む、請求項8に記載の方法。
- 多層積層体の1つのグループをなす前記第2の多層スタックの上に、前記第1の方向および前記第2の方向のそれぞれに実質的に直交する第3の方向に沿って延在する複数の導体を設けるステップをさらに含む、請求項6に記載の方法。
- 各前記導電性カラムの導電体の1つへの電気的な接続を可能にする導電路を提供するステップをさらに含む、請求項10に記載の方法。
- 前記半導体基板に回路素子を提供するステップと、
対応する前記回路素子の上に実質的に位置する前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップとをさらに含む、請求項10に記載の方法。 - 前記回路素子と前記導電性カラムの間に絶縁層を設けるステップをさらに含み、
前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップは、前記絶縁層を貫通して導電路を形成するステップを含む、請求項12に記載の方法。 - 1つのグループをなす前記第2の多層スタックにおける各多層スタックの1つ以上の端部に、前記第2の方向に沿って前記多層スタックの層を連続的に拡張し、各段が前記多層スタック内の多層の前記第1の半導体層または前記第2の半導体層、あるいは別の導電層を露出させる階段構造を作成するステップをさらに含む、請求項1に記載の方法。
- 前記階段構造の上に電気絶縁材料を提供するステップと、
前記階段構造の段差の露出した前記半導体層、または前記導電層に電気的に接続するために、前記第1の方向に沿ってバイア接続を提供するステップをさらに含む、請求項14に記載の方法。 - 各前記材料多層は、前記第1の半導体層および前記第2の半導体層の間に犠牲層をさらに含み、
前記犠牲層の一部を第3半導体層で置き換えるステップをさらに含む、請求項1に記載の方法。 - 各前記材料多層は、前記第1の半導体層および前記第2の半導体層の少なくとも一方に隣接する犠牲層をさらに含み、
前記犠牲層の少なくとも一部を導電性材料で置き換えるステップをさらに含む、請求項1に記載の方法。 - 高アスペクト比エッチングのための方法であって、
半導体基板の表面上に、前記半導体基板の前記表面に実質的に直交する第1の方向に沿って互いに積層された、それぞれ第1の半導体層および第2の半導体層を含む複数の材料多層を準備するステップと、
前記材料多層を貫通するように前記第1の方向に沿って延在する複数の誘電体ピラーを設けるステップと、
前記半導体基板の前記表面に実質的に平行な第2の方向に沿って延在することにより、前記多層スタックを1つのグループをなす前記多層スタックに分割する1つのセットのトレンチを形成するように、かつ各誘電体対が、2つの隣接する前記多層スタックに接するように、前記材料多層をマスクを用いて前記第1の方向に沿ってパターニングおよびエッチングするステップとを含む方法。 - 前記トレンチに誘電体材料を充填して、各前記トレンチ内の前記誘電体材料の一部を、前記第1の方向に沿って延在する複数の導電性カラムで置き換えるステップをさらに含む、請求項18に記載の方法。
- 各前記トレンチ内の前記誘電体材料の一部を置き換えるステップは、
前記トレンチ内の前記誘電体材料をエッチングして、前記第1の方向に沿って延在する複数のシャフトを提供するステップと、
各前記シャフトにコンフォーマルに電荷蓄積材料を堆積させるステップと、
各前記シャフトに導電性材料を充填して、前記導電性カラムを形成するステップとを含む、請求項19に記載の方法。 - 前記材料多層を調製する前に、前記半導体基板の前記表面上に、前記第1の方向および前記第2の方向のそれぞれに実質的に直交する第3の方向に沿って延在する複数の導体を提供するステップをさらに含む、請求項20に記載の方法。
- 各前記導電性カラムを前記導体の1つに電気的に接続することを可能にする導電性経路を提供するステップをさらに含む、請求項21に記載の方法。
- 1つのグループをなす前記多層スタックの上に、前記第1の方向および前記第2の方向のそれぞれに実質的に直交する第3の方向に沿って延在する複数の導体を提供するステップをさらに含む、請求項20に記載の方法。
- 各前記導電性カラムを前記導体の1つへの電気的な接続を可能にする導電性経路を提供するステップをさらに含む、請求項23に記載の方法。
- 前記半導体基板に回路素子を設けるステップと、
対応する前記回路素子の上に実質的に位置する前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップとを含む、請求項23に記載の方法。 - 前記回路素子と前記導電性カラムの間に絶縁層を設けるステップをさらに含み、
前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップは、前記絶縁層を貫通して導電路を形成するステップを含む、請求項25に記載の方法。 - 各前記多層スタックの1つ以上の端部に前記第2の方向に沿って前記多層スタックの層を連続的に拡張し、各段が前記多層スタック内の多層の前記第1の半導体層または前記第2の半導体層、または別の導電層を露出させる階段構造を作成するステップをさらに含む、請求項18に記載の方法。
- 前記階段構造の上に電気絶縁材料を提供するステップと、
前記階段構造の前記段の露出した半導体層、または前記導電層に電気的に接続するために、前記第1の方向に沿ったバイア接続を提供するステップとをさらに含む、請求項27に記載の方法。 - 各前記材料多層は、前記第1の半導体層および前記第2の半導体層の間に犠牲層をさらに含み、前記犠牲層の一部を第3の半導体層で置き換えるステップをさらに含む、請求項18に記載の方法。
- 各前記材料多層が、前記第1の半導体層に隣接する犠牲層をさらに含み、前記犠牲層の一部を導電性材料で置き換えるステップをさらに含む、請求項18に記載の方法。
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