JPWO2020117978A5 - - Google Patents

Claims (16)

1. 基板の平面上に形成されるメモリ構造のための高アスペクト比のエッチング方法であって、
   前記平面上に、前記平面に実質的に直交する第１の方向に沿って互いに積層された、第１の導電性材料のそれぞれ第１の層および第２の層を含む複数の材料多層を準備するステップと、
   前記材料多層を介して前記第１の方向に沿って延在する複数の誘電体ピラーを提供するステップと、
   各トレンチが、前記基板の前記平面に実質的に平行な第２の方向に沿って延在し、かつ、前記誘電体ピラーが、２つの隣接する多層スタックに接するべく、前記材料多層を１つのグループをなす多層スタックに分割する１つのセットのトレンチを作製するように、前記第１の方向に沿って前記材料多層をマスクを用いてパターニングおよびエッチングするステップと含む方法。
2. 前記第１の導電性材料は、ドープされた半導体材料を含むことを特徴とする、請求項１に記載の方法。
3. 前記トレンチを誘電体材料で充填し、かつ、各前記トレンチ内の前記誘電体材料の一部を、前記第１の方向に沿って延在する複数の導電性カラムで置き換えるステップをさらに含む、請求項１に記載の方法。
4. 各前記トレンチ内の前記誘電体材料の一部を置き換えるステップは、
   前記トレンチ内の前記誘電体材料をエッチングして、前記第１の方向に沿って延在する複数のシャフトを提供するステップと、
   データ蓄積材料を各前記シャフトにコンフォーマルに堆積させるステップと、
   前記導電性カラムを形成するために各前記シャフトに第２の導電性材料を充填するステップとを含む、請求項３に記載の方法。
5. 前記材料多層を準備する前に、半導体基板の前記平面の上に、前記第１の方向および前記第２の方向のそれぞれに実質的に直交する第３の方向に沿って延在する複数の導体を設けるステップをさらに含む、請求項４に記載の方法。
6. 各前記導体がドープされた半導体または金属を含む、請求項５に記載の方法。
7. 各前記導電性カラムの前記導体の１つへの電気的な接続を可能にする導電路を提供するステップをさらに含む、請求項５に記載の方法。
8. 前記多層スタックの上に、前記第１の方向および前記第２の方向のそれぞれに実質的に直交する第３の方向に沿って延在する複数の導体を設けるステップをさらに含む、請求項４に記載の方法。
9. 各前記導電性カラムの導電体の１つへの電気的な接続を可能にする導電路を提供するステップをさらに含む、請求項８に記載の方法。
10. 前記基板に回路素子を提供するステップと、
    対応する前記回路素子の上に実質的に位置する前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップとをさらに含む、請求項８に記載の方法。
11. 前記回路素子と前記導電性カラムの間に絶縁層を設けるステップをさらに含み、
    前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップは、前記絶縁層を貫通して導電路を形成するステップを含む、請求項１０に記載の方法。
12. 各前記多層スタックの１つ以上の端部に、前記第２の方向に沿って前記多層スタックの層を連続的に拡張する階段構造を作成するステップをさらに含む、請求項１に記載の方法。
13. 前記階段構造の上に電気絶縁材料を提供するステップと、
    前記階段構造の段の露出した半導体層、または導電層に電気的に接続するために、前記第１の方向に沿ったバイア接続を提供するステップとをさらに含む、請求項１２に記載の方法。
14. 各前記材料多層は、前記第１の導電性材料の前記第１の層および前記第２の層の間に犠牲層をさらに含み、前記犠牲層の一部を前記第１の導電性材料の第３の層で置き換えるステップをさらに含む、請求項１に記載の方法。
15. 各前記材料多層が、前記第１の導電性材料の前記第１の層に隣接する犠牲層をさらに含み、前記犠牲層の一部を第３の導電性材料で置き換えるステップをさらに含む、請求項１に記載の方法。
16. 第３の導電性材料が金属を含む、請求項１４に記載の方法。