CN104347638B - 非易失性存储装置 - Google Patents
非易失性存储装置 Download PDFInfo
- Publication number
- CN104347638B CN104347638B CN201410228255.3A CN201410228255A CN104347638B CN 104347638 B CN104347638 B CN 104347638B CN 201410228255 A CN201410228255 A CN 201410228255A CN 104347638 B CN104347638 B CN 104347638B
- Authority
- CN
- China
- Prior art keywords
- semiconductor layer
- electrode
- multilayer electrode
- nonvolatile memory
- memory devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 129
- 230000015654 memory Effects 0.000 claims abstract description 79
- 238000003780 insertion Methods 0.000 claims abstract description 19
- 230000037431 insertion Effects 0.000 claims abstract description 19
- 230000004888 barrier function Effects 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 25
- 239000010410 layer Substances 0.000 description 138
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
实施方式所涉及的非易失性存储装置具备设置在基底层之上的第1层叠电极、与所述第1层叠电极排列设置的第2层叠电极、贯通所述第1层叠电极的多个第1半导体层、以及贯通所述第2层叠电极的第2半导体层。进而，具备设置在所述第1层叠电极与所述第1半导体层之间、以及所述第2层叠电极与所述第2半导体层之间的存储器膜、以及设置在所述基底层与所述第1层叠电极之间、以及所述基底层与所述第2层叠电极之间的连结部。所述连结部与所述多个第1半导体层各自的一端以及所述第2半导体层的一端电连接。
Description
相关申请的交叉引用
本申请享受以日本专利申请2013－157586号(申请日：2013年7月30日)为基础申请的优先权。本申请通过参照该基础申请，包括基础申请的全部内容。
技术领域
实施方式涉及非易失性存储装置。
背景技术
以NAND型闪存存储器为代表的非易失性存储装置利用半导体的晶片工艺(Waferprocess)来制造。并且，随着晶片工艺中的二维的微细化技术的发展，实现了其大容量化、低耗电化以及低成本化。但是，微细加工技术的进一步的进化需要莫大的设备投资。因此，正在进行将多个存储器层层叠的三维构造的存储装置的开发。
发明内容
本发明提供一种能够容易地实现三维存储器单元阵列的大容量化的非易失性存储装置。
实施方式所涉及的非易失性存储装置具备设置在基底层之上的第1层叠电极、在所述基底层之上与所述第1层叠电极排列设置的第2层叠电极、在与所述基底层垂直的方向上贯通所述第1层叠电极的多个第1半导体层、以及在与所述基底层垂直的方向上贯通所述第2层叠电极的第2半导体层。进而，具备设置在所述第1层叠电极与所述第1半导体层之间、以及所述第2层叠电极与所述第2半导体层之间的存储器膜、以及设置在所述基底层与所述第1层叠电极之间、以及所述基底层与所述第2层叠电极之间的连结部。所述连结部与所述多个第1半导体层各自的一端以及所述第2半导体层的一端电连接。并且，所述多个第1半导体层各自的另一端与第1布线电连接，所述第2半导体层的另一端与第2布线电连接。在所述第1层叠电极与所述第1布线之间设有第1控制电极。所述第1控制电极隔着所述存储器膜与所述第1半导体层面对，并对所述第1半导体层的电导通进行导通截止控制。
附图说明
图1是示意地表示实施方式所涉及的非易失性存储装置的立体图。
图2是表示实施方式所涉及的非易失性存储装置的存储器单元阵列的截面图。
图3A～图3D是表示实施方式所涉及的存储器单元阵列的制造过程的示意截面图。
图4A、图4B是表示图3D之后的制造过程的示意截面图。
图5A、图5B是表示图4B之后的制造过程的示意截面图。
图6A、图6B是表示图5B之后的制造过程的示意截面图。
图7A、图7B是表示图6B之后的制造过程的示意截面图。
图8是表示实施方式的变形例所涉及的存储器单元阵列的截面图。
图9是表示实施方式的别的变形例所涉及的存储器单元阵列的截面图。
图10是表示比较例所涉及的存储器单元阵列的截面图。
具体实施方式
以下，参照附图对实施方式进行说明。对附图中的同一部分附加相同的附图标记并适当省略其详细的说明，而对不同的部分进行说明。另外，附图是示意性的或者是概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定和现实的结构相同。此外，即使是表示相同部分的情况，也有在附图中彼此的尺寸或比率不同地表示的情况。
图1是示意地表示实施方式所涉及的非易失性存储装置的立体图。
图2是表示实施方式所涉及的非易失性存储装置的存储器单元阵列1的截面图。
实施方式所涉及的非易失性存储装置是所谓NAND型闪存存储器，具有三维配置的存储器单元阵列1。图1是表示存储器单元阵列1的一部分的立体图，为了使其构造易于理解，省略了绝缘层的显示。即，存储器单元阵列1的各要素通过未图示的绝缘层而相互绝缘。
如图1所示，非易失性存储装置具有设置在基底层之上的存储器单元阵列1。
基底层例如是基板11。基板11例如是硅基板，在其上表面11a设有对存储器单元阵列1进行控制的电路。并且，在基板11之上设有第1层间绝缘膜(以下为层间绝缘膜13)。存储器单元阵列1设置在层间绝缘膜13之上。
存储器单元阵列1具备设置在层间绝缘膜13之上的导电层14、设置在导电层14之上的选择栅极电极25、设置在选择栅极电极25之上的层叠电极20、设置在层叠电极20之上的选择栅极电极23、以及设置在选择栅极电极23之上的第1布线(以下为位线60)以及第2布线(以下为源极线70)。
以下的说明中，将相对于基板11垂直的方向设为Z方向，将与Z方向正交的2个方向中的一个方向设为X方向，将其他一个方向设为Y方向。此外，有时将Z方向表现为上方，将其相反方向表现为下方。
层叠电极20包括排列设置在基底层之上的第1层叠电极(以下为层叠电极20a)和第2层叠电极(以下为层叠电极20b)。层叠电极20a包括多个控制栅极电极21a。层叠电极20b包括多个控制栅极电极21b。
以下的说明中，有将层叠电极20a和层叠电极20b区别来说明的情况、以及将层叠电极20a和层叠电极20b统称为层叠电极20来说明的情况。关于其他的要素也同样。
选择栅极电极23以沿Y方向延伸的条状设置。在层叠电极20a之上排列设置有多个选择栅极电极23a(第1控制电极)。另一方面，选择栅极电极25也以沿Y方向延伸的条状设置。并且，多个选择栅极电极25(第2控制电极)配置在导电层14与层叠电极20a之间。
在层叠电极20b之上，设有选择栅极电极23b(第3控制电极)。此外，在导电层14与层叠电极20b之间也配置有选择栅极电极25。
多个第1半导体层(以下为半导体层30a)沿Z方向贯通选择栅极电极25、层叠电极20a以及选择栅极电极23a而设置。此外，第2半导体层(以下为半导体层30b)沿Z方向贯通选择栅极电极25、层叠电极20b以及选择栅极电极23b而设置。
多个半导体层30a各自的一端以及半导体层30b的一端与连结部40电连接。连结部40设置在导电层14与选择栅极电极25之间，将多个半导体层30a与半导体层30b电连接。
与一个连结部40连接的多个半导体层30a各自的另一端经由接触插塞53而与一个第1布线(位线60)电连接。此外，半导体层30b的另一端经由接触插塞53而与第2布线(源极线70)电连接。
在半导体层30a、30b以及连结部40的外面设有存储器膜47(参照图2)。存储器膜47例如是包含硅氧化膜和硅氮化膜的多层膜。并且，设置于连结部40上的存储器膜47使连结部40与导电层14之间电绝缘。
设置在半导体层30a与控制栅极电极21a之间的存储器膜47作为电荷累积层发挥功能。即，在各个控制栅极电极21a与半导体层30a之间形成存储器单元MC1。
设置在半导体层30b与控制栅极电极21b之间的存储器膜47也作为电荷累积层发挥功能。因此，在半导体层30b与控制栅极电极21b之间也形成存储器单元MC2。
在设置在层叠电极20a之上的选择栅极电极23a与半导体层30a之间、以及选择栅极电极25与半导体层30a之间设置的存储器膜47作为栅极绝缘膜发挥功能。并且，在选择栅极电极23a与半导体层30a之间形成选择晶体管SG1。此外，在选择栅极电极25与半导体层30a之间形成选择晶体管SG2。
在设置在层叠电极20b之上的选择栅极电极23b与半导体层30b之间设置的存储器膜47作为栅极绝缘膜发挥功能。并且，在选择栅极电极23b与半导体层30b之间形成选择晶体管SG3。此外，在选择栅极电极25与半导体层30b之间也形成选择晶体管SG4。
选择晶体管SG1以及SG2对半导体层30a的电导通进行导通截止控制。另一方面，选择晶体管SG3对半导体层30b的电导通进行导通截止控制。
本实施方式中，与位线60连接的多个半导体层30a中的某一个、连结部40、以及与源极线70连接的半导体层30b形成存储器单元串50。并且，选择晶体管SG1以及选择晶体管SG3对存储器单元串50的电导通进行控制。选择晶体管SG2将多个半导体层30a之中的除了处于导通状态的一个半导体层之外的其他半导体层30a的导通置为截止，防止所谓读取扰乱(Read Disturb)。选择晶体管SG4保持导通状态。
如图2所示，半导体层30例如以沿Z方向延伸的柱状设置，其外面由存储器膜47覆盖。连结部40例如具有中空构造的导电层51，在其外面设有存储器膜47。半导体层30以及导电层51例如包含具有导电性的多晶硅(polysilicon)，并被电连接。
半导体层30设置在如后所述贯通了选择栅极电极23、层叠电极20以及选择栅极电极25的存储器通孔65的内部(参照图7)。例如，半导体层30通过在形成于该存储器通孔的内面的存储器膜47之上堆积多晶硅层来形成。并且，半导体层30既可以是堵塞存储器通孔65的柱状构造，也可以是在内侧具有空洞的中空构造。
连结部40的外面被导电层14覆盖。即，导电层51经由存储器膜47覆盖导电层14。例如，通过将导电层14作为背栅而施加规定的电压，能够在存储器膜47与导电层51的界面上形成累积通道(日语：蓄積チャネル)。由此，能够提高导电层51的导电率，并且能够将连结部40在延伸方向(X方向)上较长地形成。结果，能够增加能够与连结部40连接的半导体层30a的数量。
如图2所示，在导电层14之上设有绝缘层31，在其之上设有选择栅极电极25。并且，在选择栅极电极25之上排列设置有层叠电极20a以及20b。
层叠电极20a包括在Z方向上层叠的多个控制栅极电极21a、以及使控制栅极电极21a之间电绝缘的绝缘层35a。层叠电极20b包括在Z方向上层叠的多个控制栅极电极21b、以及使控制栅极电极21b之间电绝缘的绝缘层35b。
控制栅极电极21a以及21b例如是具有导电性的多晶硅膜。绝缘层35a以及35b例如包含硅氧化膜以及硅氮化膜中的至少某一方。
在层叠电极20a与层叠电极20b之间设有绝缘膜43，使层叠电极20a与层叠电极20b电绝缘。绝缘膜43例如包含硅氧化膜以及硅氮化膜中的至少某一方。
在层叠电极20a以及层叠电极20b之上设有选择栅极电极23。并且，在选择栅极电极23之上设有包括位线60以及源极线70的多层布线。位线60经由接触插塞53而与贯通了选择栅极电极23a的半导体层30a电连接。源极线70经由接触插塞53而与贯通了选择栅极电极23b的半导体层30b电连接。
在半导体层30a与位线60之间、以及半导体层30b与源极线70之间设有第2层间绝缘膜(以下为层间绝缘膜49)。并且，经由在Z方向上贯通层间绝缘膜49的多个接触插塞53，位线60与半导体层30a之间以及源极线70与半导体层30b之间被电连接。
接着，参照图3～图7说明本实施方式所涉及的存储器单元阵列1的制造方法。图3A～图7B是表示实施方式所涉及的存储器单元阵列1的制造过程的示意截面图。
如图3A所示，在设置于未图示的层间绝缘膜13之上的导电层14上，形成将存储器通孔65的下端连结的槽(以下为PC14a)。导电层14例如是掺杂有作为p型杂质的硼的多晶硅膜。
接着，如图3B所示，将牺牲层61埋入到PC14a的内部。即，在形成了PC14a的导电层14之上堆积牺牲层61。接下来，以将埋入了PC14a的内部的部分残留的方式，对牺牲层61的整个面进行回蚀，使导电层在相连的PC14a之间露出。牺牲层61例如是硅氮化膜。此外，作为牺牲层61，也可以使用不掺杂杂质的多晶硅膜。
接着，如图3C所示，在导电层14以及牺牲层61之上形成绝缘层31，在其之上形成选择栅极电极25。选择栅极电极25例如是由多个槽25a分割而得到的导电性的多晶硅膜。
绝缘层31例如是硅氧化膜，对于牺牲层61具有蚀刻的选择性。例如，在牺牲层61是硅氮化膜的情况下，硅氧化膜对其蚀刻液(热磷酸)具有耐性。此外，硅氧化膜对将不掺杂杂质的多晶硅膜有选择地进行蚀刻的碱类的蚀刻液具有耐性。绝缘层31形成为导电层14与选择栅极电极25之间的绝缘耐压高于规定的值的膜厚。
接着，如图3D所示，向槽25a的内部埋入绝缘膜41，使相邻的选择栅极电极25之间绝缘。例如。在选择栅极电极25之上形成绝缘膜41。接下来，通过整面蚀刻对绝缘膜41进行回蚀，使选择栅极电极25的上表面露出。绝缘膜41例如能够使用硅氧化膜。
接着，如图4A所示，在选择栅极电极25之上形成将导电层21和绝缘层35交替堆积的层叠体24。导电层21例如是导电性的多晶硅膜。绝缘层35例如包括硅氧化膜以及硅氮化膜中的至少某一方。此外，绝缘层35形成为比向控制栅极电极21a之间以及控制栅极电极21b之间施加的电压具有高耐压的厚度。
接着，如图4B所示，形成将层叠体24在Z方向上割断的槽(以下为ST24)，形成层叠电极20a以及层叠电极20b。即，通过ST24，导电层21被割断为控制栅极电极21a和21b，绝缘层35被割断为绝缘层35a和35b。
接着，如图5A所示，向ST24的内部埋入绝缘膜43。例如，在层叠电极20a以及20b之上形成绝缘膜43。接下来，通过整面蚀刻对绝缘膜43进行回蚀，使控制栅极电极21a以及21b的上表面露出。绝缘膜43例如包括硅氧化膜以及硅氮化膜中的至少某一方。
接下来，如图5B所示，在层叠电极20a、20b以及绝缘膜43之上形成绝缘层37，在其之上形成选择栅极电极23。进而，在选择栅极电极23之上形成绝缘层39。选择栅极电极23例如是导电性的多晶硅膜。绝缘层39例如是硅氧化膜，保护选择栅极电极23。如该图5B所示，选择栅极电极23以及绝缘层39被多个槽23c分割。
接着，如图6A所示，向槽23c的内部埋入绝缘膜45，使相邻的选择栅极电极23之间绝缘。例如，在选择栅极电极23之上形成绝缘膜45。接下来，通过整面蚀刻对绝缘膜45进行回蚀，使选择栅极电极23的上表面露出。绝缘膜45中例如能够使用硅氧化膜。
接着，如图6B所示，形成存储器通孔65a以及65b。存储器通孔65从绝缘层39起贯通选择栅极电极23、层叠电极20以及选择栅极电极25而与牺牲层61连通。
接下来，如图7A所示，经由多个存储器通孔65对牺牲层61进行蚀刻并形成PC14a。例如，在作为牺牲层61而使用硅氮化膜的情况下，层叠电极20所包含的绝缘层35中使用硅氧化膜。并且，通过将热磷酸用于蚀刻液，能够经由存储器通孔65有选择地除去牺牲层61。
接着，如图7B所示，在存储器通孔65以及PC14a的内面形成存储器膜47。存储器膜47例如是将硅氧化膜和硅氮化膜交替层叠的所谓ONO膜。接下来，在设置于PC14a的内面的存储器膜47之上形成导电层51，同时在存储器通孔65的内部形成半导体层30。半导体层30以及导电层51例如是导电性的多晶硅膜。
例如，在存储器通孔65以及与其连通的PC14a的内部，例如利用减压CVD(ChemicalVapor Deposition，化学气相沉积)法形成多晶硅膜。在PC14a的内部形成的多晶硅膜在存储器通孔65被多晶硅膜堵塞的时刻，其堆积停止。即，有时在PC14a的内部出现空洞。
进而，对形成在绝缘层39之上的多晶硅膜以及存储器膜47进行整面蚀刻而使绝缘层39露出。由此，在存储器通孔65a的内部形成半导体层30a，在存储器通孔65b的内部形成半导体层30b。同时，在PC14a的内部形成连结部40。
接下来，在绝缘层39以及半导体层30的端面之上，形成包括位线60以及源极线70的多层布线，完成存储器单元阵列1(参照图2)。
如上所述，本实施方式所涉及的存储器单元阵列1中，与源极线70连接的一个半导体层30b经由连结部40连接于与一个位线60相连的多个半导体层30a。并且，多个半导体层30a所包含的存储器单元阵列由层叠电极20a控制。因此，能够较宽地形成层叠电极20a的X方向的宽度WE(参照图4B)。
图10是表示比较例所涉及的存储器单元阵列4的截面图。该例中，使连接于位线60的半导体层30a与连接于源极线70的半导体层30b一对一地对应，并设置将它们之间相连的连结部40，由此构成存储器单元串50。该构造中，例如在各半导体层30之间设置分离槽ST。结果，在层叠电极20上设置的存储器通孔65和分离槽ST被接近地配置，难以避免存储器通孔65和分离槽ST的干涉。因此，需要存储器通孔的形状的高度的控制。此外，存储器通孔65以及分离槽ST的形成过程中的光刻的相应精度也变得严格。
进而，层叠电极20的宽度WE等于相邻的半导体层30的间隔，例如设置成接近光刻的分辨率的界限的宽度。像这样如果层叠电极20的宽度WE变窄，则层叠电极20的高宽比(Z方向的高度TE/X方向的宽度WE)变大，在形成分离槽ST之后的制造过程中，层叠电极20有可能倒塌。
相对于此，在本实施方式中，在多个半导体层30a所贯通的层叠电极20a上不设置分离槽ST便能够较宽地形成其宽度WE。此外，由于分离槽ST的数量削减，因此不用减少存储容量便能够使分离槽ST的宽度变宽。此外，关于半导体层30b所贯通的层叠电极20b，也能够使其宽度WE变宽。
由此，抑制存储器通孔与分离槽之间的干涉，存储器单元阵列的制造变得容易。此外，由于能够减小层叠电极20的高宽比，因此不易发生形成分离槽ST之后的层叠电极20的倒塌。因此，能够增加控制栅极电极21a的层叠数，还能够增大存储容量。
在上述的实施方式中，与源极线70连接的半导体层30b连接于连结部40的一个端，但实施方式并不限定于此。半导体层30b的配置位置是任意的，能够与存储器单元阵列的结构相应地设定其位置。
图8是表示实施方式的变形例所涉及的存储器单元阵列2的截面图。如该图8所示，本变形例中也是与一个位线60连接的多个半导体层30a经由连结部40连接于与源极线70连接的半导体层30b。并且，通过设置在层叠电极20a之上的选择栅极电极23a，选择多个半导体层30a之中的一个半导体层。
该例中，在导电层14与层叠电极20之间不设置选择栅极电极25。因此，在未被选择栅极电极23a选择的其他半导体层30a中有可能发生读取扰乱。即，在从由半导体层30a和半导体层30b构成的存储器单元串50读出数据时，未被选择栅极电极23选择的半导体层30a也被施加电压。但是，如果经由连结部40连接于半导体层30b的半导体层30a的数量少，则能够抑制读取扰乱的影响。并且，在本变形例中，通过省略选择栅极电极25，能够简化制造过程，并能够实现制造成品率的提高以及低成本化。
图9是表示实施方式的别的变形例所涉及的存储器单元阵列3的截面图。
该例中，在与一个位线60以及连结部40连接的多个半导体层30a之间，与源极线70电连接的半导体层30b连接于连结部40。例如，在连接于连结部40的半导体层30a的数量多的情况下，使连结部40较长地延伸。对此，半导体层30b的连接位置能够按照源极线70的配置适当地设定。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，并且在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围或主旨，并且包含于权利要求书所记载的发明及其等效的范围中。
Claims (23)
1.一种非易失性存储装置，具备：
基底层，具有顶表面；
第1层叠电极，设置在基底层之上；
第2层叠电极，在所述基底层之上，与所述第1层叠电极排列设置；
第1半导体层，在与所述基底层的顶表面垂直的第一方向上贯通所述第1层叠电极，所述第1半导体层具有第1顶端和第1底端；
第2半导体层，在所述第一方向上贯通所述第1层叠电极，所述第2半导体层具有第2顶端和第2底端；
第3半导体层，贯通所述第1层叠电极，所述第3半导体层具有第3顶端和第3底端；
第4半导体层，在所述第一方向上贯通所述第2层叠电极，所述第4半导体层具有第4顶端和第4底端；
存储器膜，设置在所述第1层叠电极与所述第1半导体层之间；
连结部，设置在所述基底层与所述第1层叠电极之间、以及所述基底层与所述第2层叠电极之间，所述连结部与所述第1半导体层的所述第1底端、所述第2半导体层的所述第2底端、所述第3半导体层的所述第3底端以及所述第4半导体层的所述第4底端电连接；
第1布线，与所述第1半导体层的所述第1顶端、所述第2半导体层的所述第2顶端以及所述第3半导体层的所述第3顶端电连接；
第2布线，与所述第4半导体层的所述第4顶端电连接；以及
导电层，覆盖所述连结部。
2.如权利要求1所述的非易失性存储装置，还具备：
第1控制电极，设置在所述第1层叠电极与所述第1布线之间，所述第1控制电极隔着绝缘膜而与所述第1半导体层面对；和
第2控制电极，设置在所述第1层叠电极与所述连结部之间，并且所述第2控制电极隔着所述存储器膜而与所述第1半导体层面对，对所述第1半导体层的电导通进行控制。
3.如权利要求2所述的非易失性存储装置，
所述第1控制电极和所述第2控制电极包括导电性的多晶硅。
4.如权利要求1所述的非易失性存储装置，
所述导电层设置在所述第1层叠电极以及所述第2层叠电极各自与所述基底层之间，并且所述导电层隔着所述存储器膜覆盖所述连结部。
5.如权利要求4所述的非易失性存储装置，
所述导电层包括多晶硅。
6.如权利要求1所述的非易失性存储装置，
还具备绝缘膜，该绝缘膜设置在所述第1层叠电极与所述第2层叠电极之间，使所述第2层叠电极与所述第1层叠电极电绝缘。
7.如权利要求6所述的非易失性存储装置，
所述绝缘膜包含硅氧化膜以及硅氮化膜中的至少某一个。
8.如权利要求2所述的非易失性存储装置，
还具备第3控制电极，该第3控制电极设置在所述第2层叠电极与所述第2布线之间，所述第3控制电极隔着绝缘膜而与所述第4半导体层面对。
9.如权利要求8所述的非易失性存储装置，
所述第3控制电极包括导电性的多晶硅。
10.如权利要求1所述的非易失性存储装置，
所述第2半导体层连接于所述连结部的一端。
11.如权利要求1所述的非易失性存储装置，
所述第1层叠电极以及所述第2层叠电极各自包括多个控制栅极电极、以及设置在所述控制栅极电极之间的绝缘层，所述控制栅极电极在所述第一方向上层叠。
12.如权利要求11所述的非易失性存储装置，
所述控制栅极电极包括导电性的多晶硅，
所述绝缘层包括硅氧化膜以及硅氮化膜中的至少某一个。
13.如权利要求1所述的非易失性存储装置，
所述存储器膜是包含硅氧化膜和硅氮化膜的多层膜。
14.如权利要求1所述的非易失性存储装置，
所述连结部以及各个所述第1半导体层、所述第2半导体层、所述第3半导体层以及所述第4半导体层包括多晶硅。
15.如权利要求1所述的非易失性存储装置，
所述存储器膜设置在所述第2层叠电极与所述第4半导体层之间。
16.如权利要求1所述的非易失性存储装置，
所述第1半导体层、所述第2半导体层、所述第3半导体层以及所述第4半导体层在所述第一方向上与所述导电层重叠。
17.如权利要求1所述的非易失性存储装置，
所述导电层包围所述连结部并且覆盖所述连结部的底表面，但不覆盖连结部的顶表面。
18.如权利要求1所述的非易失性存储装置，还具备：
第3层叠电极，在所述基底层之上，与所述第2层叠电极排列设置；
第5半导体层，在所述第一方向上贯通所述第3层叠电极，所述第5半导体层具有第5顶端和第5底端；和
另一连结部，设置在所述基底层与所述第2层叠电极之间、以及所述基底层与所述第3层叠电极之间，所述另一连结部与所述第5半导体层的第5底端电连接，所述导电层覆盖所述另一连结部。
19.如权利要求18所述的非易失性存储装置，其中，
所述第5半导体层的第5顶端与所述第1布线电连接。
20.如权利要求18所述的非易失性存储装置，
还具备第6半导体层，所述第6半导体层在所述第一方向上贯通所述第2层叠电极，所述第6半导体层具有第6顶端和第6底端，所述第6半导体层的第6底端与所述另一连结部电连接。
21.如权利要求20所述的非易失性存储装置，其中，
所述第6半导体层的第6顶端与第2布线电连接。
22.如权利要求19所述的非易失性存储装置，还具备：
第1控制电极，设置在所述第1层叠电极与所述第1布线之间，并且所述第1控制电极隔着绝缘膜而与所述第1半导体层面对；
第2控制电极，设置在所述第1层叠电极与所述连结部之间，并且所述第2控制电极隔着所述存储器膜而与所述第1半导体层面对；
第3控制电极，设置在所述第2层叠电极与所述第2布线之间，并且所述第3控制电极隔着绝缘膜而与所述第4半导体层面对；
第4控制电极，设置在所述第3层叠电极与所述第1布线之间，并且所述第4控制电极隔着绝缘膜而与所述第5半导体层面对；和
第5控制电极，设置在所述第3层叠电极与所述另一连结部之间，并且所述第5控制电极隔着所述存储器膜而与所述第5半导体层面对。
23.如权利要求1所述的非易失性存储装置，其中，
所述连结部包括中空构造的导电层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013-157586 | 2013-07-30 | ||
| JP2013157586A JP2015028990A (ja) | 2013-07-30 | 2013-07-30 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104347638A CN104347638A (zh) | 2015-02-11 |
| CN104347638B true CN104347638B (zh) | 2017-06-20 |
Family
ID=52426882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410228255.3A Active CN104347638B (zh) | 2013-07-30 | 2014-05-27 | 非易失性存储装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9406814B2 (zh) |
| JP (1) | JP2015028990A (zh) |
| CN (1) | CN104347638B (zh) |
| TW (1) | TWI576964B (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741736B2 (en) * | 2011-05-20 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR102233378B1 (ko) * | 2014-04-07 | 2021-03-29 | 삼성전자주식회사 | 이동 단말과 연결된 착용형 기기의 동작 방법 및 그 착용형 기기 |
| US9768378B2 (en) | 2014-08-25 | 2017-09-19 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
| KR20170006579A (ko) * | 2015-07-08 | 2017-01-18 | 삼성전자주식회사 | 전자 장치 및 전자 장치에서의 아이콘 변경 방법 |
| US9741734B2 (en) * | 2015-12-15 | 2017-08-22 | Intel Corporation | Memory devices and systems having reduced bit line to drain select gate shorting and associated methods |
| US9985044B2 (en) * | 2016-03-11 | 2018-05-29 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
| KR20170131121A (ko) * | 2016-05-20 | 2017-11-29 | 삼성전자주식회사 | 반도체 소자 |
| KR102332346B1 (ko) | 2017-04-10 | 2021-12-01 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그의 제조 방법 |
| JP2020038930A (ja) * | 2018-09-05 | 2020-03-12 | キオクシア株式会社 | 半導体メモリ装置及び半導体メモリ装置の製造方法 |
| JP2020155714A (ja) * | 2019-03-22 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
| KR20210011638A (ko) * | 2019-07-23 | 2021-02-02 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| JP2021150415A (ja) | 2020-03-18 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1186343A (zh) * | 1996-12-24 | 1998-07-01 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN101647114A (zh) * | 2007-04-06 | 2010-02-10 | 株式会社东芝 | 半导体存储装置及其制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5288936B2 (ja) | 2008-08-12 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5330027B2 (ja) | 2009-02-25 | 2013-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5279560B2 (ja) * | 2009-03-11 | 2013-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5504053B2 (ja) * | 2010-05-27 | 2014-05-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2012069606A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2012069695A (ja) | 2010-09-22 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
| JP2012069205A (ja) | 2010-09-22 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2012151169A (ja) | 2011-01-17 | 2012-08-09 | Toshiba Corp | 半導体記憶装置 |
| JP2013062325A (ja) * | 2011-09-12 | 2013-04-04 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US8901635B2 (en) * | 2011-09-12 | 2014-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
-
2013
- 2013-07-30 JP JP2013157586A patent/JP2015028990A/ja active Pending
-
2014
- 2014-03-10 US US14/202,470 patent/US9406814B2/en active Active
- 2014-05-22 TW TW103117962A patent/TWI576964B/zh active
- 2014-05-27 CN CN201410228255.3A patent/CN104347638B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1186343A (zh) * | 1996-12-24 | 1998-07-01 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN101647114A (zh) * | 2007-04-06 | 2010-02-10 | 株式会社东芝 | 半导体存储装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015028990A (ja) | 2015-02-12 |
| US9406814B2 (en) | 2016-08-02 |
| TWI576964B (zh) | 2017-04-01 |
| US20150035041A1 (en) | 2015-02-05 |
| CN104347638A (zh) | 2015-02-11 |
| TW201511185A (zh) | 2015-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104347638B (zh) | 非易失性存储装置 | |
| CN107305894B (zh) | 半导体存储器装置及其制造方法 | |
| US10522228B2 (en) | Storage device | |
| KR101087476B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| CN107833888B (zh) | 半导体装置及其制造方法 | |
| CN109103200A (zh) | 半导体器件 | |
| CN109037230A (zh) | 半导体存储器件及其制造方法 | |
| CN107548520A (zh) | 半导体存储装置及其制造方法 | |
| US9076797B2 (en) | 3D memory array | |
| CN107170745A (zh) | 半导体装置及其制造方法 | |
| CN107195632A (zh) | 半导体装置及其制造方法 | |
| US10622304B2 (en) | Storage device including multiple wiring and electrode layers | |
| CN102237368A (zh) | 非易失性存储器件及其制造方法 | |
| CN102544016A (zh) | 非易失性存储器件及其制造方法 | |
| CN109037223A (zh) | 半导体存储器件及其制造方法 | |
| CN106531738A (zh) | 半导体存储装置及其制造方法 | |
| CN109037210A (zh) | 半导体存储器件及其制造方法 | |
| CN109473445A (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
| CN110400805A (zh) | 半导体存储器装置 | |
| CN108630689A (zh) | 半导体装置及其制造方法 | |
| CN106206594A (zh) | 半导体器件及其制造方法 | |
| CN108630692A (zh) | 半导体存储装置 | |
| CN104979357A (zh) | 包括具有三维形状的源极线的非易失性存储器件 | |
| CN102655153A (zh) | 非易失性存储器件及其制造方法 | |
| CN107533977A (zh) | 半导体存储装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20170727 Address after: Tokyo, Japan Patentee after: TOSHIBA MEMORY Corp. Address before: Tokyo, Japan Patentee before: Toshiba Corp. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Tokyo, Japan Patentee after: TOSHIBA MEMORY Corp. Address before: Tokyo, Japan Patentee before: Japanese businessman Panjaya Co.,Ltd. Address after: Tokyo, Japan Patentee after: Kaixia Co.,Ltd. Address before: Tokyo, Japan Patentee before: TOSHIBA MEMORY Corp. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20211011 Address after: Tokyo, Japan Patentee after: Japanese businessman Panjaya Co.,Ltd. Address before: Tokyo Patentee before: TOSHIBA MEMORY Corp. |