CN109037223A - 半导体存储器件及其制造方法 - Google Patents

半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN109037223A
CN109037223A CN201810573020.6A CN201810573020A CN109037223A CN 109037223 A CN109037223 A CN 109037223A CN 201810573020 A CN201810573020 A CN 201810573020A CN 109037223 A CN109037223 A CN 109037223A
Authority
CN
China
Prior art keywords
layer
semiconductor
conductive layer
body conductive
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810573020.6A
Other languages
English (en)
Inventor
黄盛珉
任峻成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109037223A publication Critical patent/CN109037223A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Abstract

公开了一种半导体存储器件及其制造方法。该半导体存储器件包括单元阵列区域和外围电路区域。该单元阵列区域包括多个电极结构和多个垂直结构，该多个电极结构包括依次堆叠在体导电层上的多个电极，该多个垂直结构穿透电极结构并且连接到体导电层。外围电路区域包括剩余基板和在剩余基板上的外围晶体管。剩余基板具有比体导电层的顶表面高的顶表面。

Description

半导体存储器件及其制造方法
技术领域
发明构思涉及一种半导体器件及其制造方法，更具体地，涉及一种三维非易失性存储器件及其制造方法。
背景技术
提高半导体器件的集成可以改善性能、降低制造成本并降低产品的价格。典型的二维存储器件的集成主要由单位存储单元占据的面积决定，从而其受到用于形成精细图案的技术水平的很大影响。然而，提高图案精细度所需的非常昂贵的处理设备对提高二维存储器件的集成设置了实际的限制。
发明内容
发明构思的一些实施方式提供了一种制造半导体存储器件的简化方法。
发明构思的一些实施方式提供了一种其厚度减小的半导体存储器件。
根据一些示例实施方式，一种半导体存储器件可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括：多个电极结构，包括依次堆叠在体导电层(body conductivelayer)上的多个电极；以及多个垂直结构，穿透电极结构并且连接到体导电层。外围电路区域可以包括：剩余基板；以及在剩余基板上的外围晶体管。剩余基板可以具有比体导电层的顶表面高的顶表面。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括：多个电极结构，包括依次堆叠在体导电层上的多个电极；多个垂直结构，穿透电极结构并且连接到体导电层；以及公共导电线，在电极结构之间延伸并且连接到体导电层。体导电层可以包括多晶半导体材料。
根据发明构思的一些示例实施方式，一种制造半导体存储器件的方法可以包括：在半导体基板上形成电极结构和插入到半导体基板的上部分中的垂直结构，每个垂直结构包括数据存储层和沟道半导体层；去除半导体基板的至少一部分；以及形成公共地连接到垂直结构的下部分的体导电层。当去除半导体基板的所述至少一部分时，数据存储层的一部分可以被同时去除以暴露沟道半导体层。
附图说明
图1示出简化电路图，其示出根据发明构思的一些示例实施方式的半导体存储器件的单元阵列。
图2A示出平面图，其示出根据发明构思的一些示例实施方式的半导体存储器件。
图2B示出沿着图2A的线I-I'截取的截面图。
图3A和图3B示出放大图，其示出根据发明构思的一些示例实施方式的图2B的部分A。
图4至图11示出沿着图2A的线I-I'截取的截面图，其示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法。
图12至图19示出沿着图2A的线I-I'截取的截面图，其示出根据发明构思的一些示例实施方式的半导体存储器件。
图20至图22示出沿着图2A的线I-I'截取的截面图，其示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法。
图23至图24示出截面图，其示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法。
图25示出截面图，其示出根据发明构思的一些示例实施方式的半导体封装。
具体实施方式
下面将结合附图详细描述发明构思的一些示例实施方式。
图1示出简化电路图，其示出根据发明构思的一些示例实施方式的半导体存储器件的单元阵列。
参照图1，根据一些示例实施方式的半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL以及在公共源极线CSL与多条位线BL之间的多个单元串CSTR。
公共源极线CSL可以是设置在基板上的导电薄层或形成在基板中的杂质区域。位线BL可以是与基板间隔开并设置在基板上的导电图案(例如金属线)。位线BL可以二维地布置，并且多个单元串CSTR可以并联地连接到每条位线BL。单元串CSTR可以共同地连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多条位线BL与公共源极线CSL之间。在一些实施方式中，公共源极线CSL可以提供为多个。公共源极线CSL可以被提供有相同的电压或者彼此独立地被电控制。
每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以公共地连接到接地选择晶体管GST的源极。此外，公共源极线CSL和位线BL可以在其间提供有在公共源极线CSL与位线BL之间的接地选择线GSL、多条字线WL1至WLn以及多条串选择线SSL。接地选择线GSL、字线WL1至WLn以及串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。而且，每个存储单元晶体管MCT可以包括数据存储元件。
图2A示出平面图，其示出根据发明构思的一些示例实施方式的半导体存储器件。图2B示出沿着图2A的线I-I'截取的截面图。图3A和图3B示出放大图，其示出根据本发明构思的一些示例实施方式的图2B的部分A。
参照图2A和图2B，半导体存储器件可以被提供为包括单元阵列区域CR和外围电路区域PR。例如，半导体存储器件可以是快闪存储器件。单元阵列区域CR可以是提供有多个存储单元的区域，并且根据发明构思的一些示例实施方式，图1的单元阵列可以提供在单元阵列区域CR上。外围电路区域PR可以是提供有字线驱动器、感测放大器、行解码器和列解码器以及控制电路的区域。为了描述的简洁，外围电路区域PR被示出为位于单元阵列区域CR的一侧，但是应当认识到，外围电路区域PR可以另外地设置在单元阵列区域CR的其它侧中的至少一个处。例如，外围电路区域PR可以围绕单元阵列区域CR。
外围电路区域PR可以包括在剩余基板103上的外围晶体管PT。外围晶体管PT可以包括外围杂质区域171和在外围杂质区域171上的栅电极。外围晶体管PT可以包括PMOS晶体管和/或NMOS晶体管，外围杂质区域171可以具有其导电类型基于晶体管的类型来确定的导电性。下面将进一步参照图23和图24详细讨论外围杂质区域171的导电性。
剩余基板103可以包括其上形成栅电极的顶表面103a和与顶表面103a相反的底表面103b。例如，剩余基板103可以具有厚度T2(即顶表面103a与底表面103b之间的距离)，在从约50nm至约1000μm的范围内。外围杂质区域171的底表面可以与剩余基板103的底表面103b间隔开。
剩余基板103可以源自半导体基板或半导体晶片。例如，剩余基板103可以是基本上单晶硅层。在本说明书中，术语“基本上单晶”可以表示物体具有相同的晶体取向而没有任何的晶界。术语“基本上单晶”还可以表示物体或部分几乎是单晶，即使存在局部的晶界或不同的取向。例如，基本上单晶层可以包括多个低角度晶界。
根据发明构思的一些示例实施方式，外围电路区域PR可以包括在剩余基板103下面的体导电层10。体导电层10可以与剩余基板103的底表面103b接触，但是发明构思不限于此。体导电层10可以包括半导体材料和/或金属性材料。例如，体导电层10可以包括多晶半导体层诸如多晶硅层。体导电层10可以不限于硅层，而是可以包括锗层、硅锗层等。体导电层10可以不仅提供在外围电路区域PR上而且提供在单元阵列区域CR上。体导电层10可以具有小于剩余基板103的厚度T2的厚度T1。例如，体导电层10的厚度T1可以在约5nm至约100μm的范围内。体导电层10可以具有第一导电性。例如，第一导电性可以是p型导电类型。
可以提供层间电介质层131、132、135、136和137以覆盖外围晶体管PT。例如，层间电介质层131、132、135、136和137可以包括硅氧化物层和/或硅氮氧化物层。层间电介质层131、132、135、136和137中的至少一个可以由与层间电介质层131、132、135、136和137中的至少另一个不同的材料形成(例如，硅氧化物相对于硅氮氧化物、CVD氧化物相对于HDP氧化物等)。层间电介质层131、132、135、136和137中的至少一个可以由与层间电介质层131、132、135、136和137中的至少另一个相同的材料形成。外围接触165可以被提供为穿透第一至第三层间电介质层131、132和135，并可以连接到外围晶体管PT。外围线PL可以提供在第四层间电介质层136中，并可以连接到外围接触165。外围接触165和外围线PL可以包括导电材料诸如掺杂的硅、金属和导电的金属氮化物。
单元阵列区域CR可以包括电极结构ST，每个电极结构ST包括依次堆叠在体导电层10上的栅电极GP。绝缘层120可以提供在栅电极GP之间。例如，栅电极GP和绝缘层120可以交替地且重复地堆叠在体导电层10上。缓冲层111可以提供在体导电层10与栅电极GP中的最下面的一个之间。例如，绝缘层120和缓冲层111可以包括硅氧化物层和/或硅氮氧化物层。缓冲层111可以比绝缘层120更薄。
例如，栅电极GP中的最下面的一个可以是接地选择晶体管GST的栅电极，例如图1的接地选择线GSL的一部分，并且栅电极GP中的最上面的一个可以是串选择晶体管SST的栅电极，例如图1的串选择线SSL的一部分。在最下面的栅电极和最上面的栅电极之间的其它栅电极可以是单元栅电极，例如图1的字线WL1至WLn的部分。尽管附图示出六个栅电极GP垂直地堆叠，但是栅电极GP的数量可以比附图所示的更多或更少。
电极结构ST中的每个栅电极GP可以在第一方向D1上延伸。电极结构ST可以在第二方向D2上隔着分隔图案145而彼此间隔开。例如，分隔沟槽141可以提供在电极结构ST中，并且分隔图案145可以提供在分隔沟槽141中。每个分隔图案145可以在第一方向D1上延伸。例如，分隔图案145可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个。
公共源极线140可以被提供为穿透分隔图案145并可以连接到体导电层10。例如，每条公共源极线140可以具有沿着第一方向D1延伸的板形状。或者，公共源极线140可以包括多个接触，每个接触穿透一个分隔图案145。
公共源极线140可以包括掺杂的硅、金属和导电的金属氮化物中的一种或多种。例如，当公共源极线140包括掺杂的硅时，公共源极线140可以具有与体导电层10的导电性不同的导电性，或第二导电类型。例如，第二导电类型可以是n型导电类型。或者，当公共源极线140包括金属性材料诸如钨、钛、钽或其任何氮化物时，公共源极线140和体导电层10可以在其间提供有包括钨硅化物等的额外的金属硅化物层。
垂直结构VS可以被提供为穿透电极结构ST，并可以连接到体导电层10。每个垂直结构VS可以具有随着其宽度从其顶部靠近其底部而减小的圆柱形状。垂直结构VS可以二维地布置在体导电层10上。在本说明书中，术语“二维地布置”可以表示一些部件沿着彼此垂直的第一方向D1和第二方向D2布置为多行和多列。例如，一列可以由沿着第一方向D1布置的多个垂直结构VS构成，并且一个电极结构ST可以在其中提供有垂直结构ST的多列。例如，如图2A所示，垂直结构VS的四列可以设置在一个电极结构ST中，但是这仅是示范性的，从而多于或少于4列可以设置在一个电极结构ST中。在一些实施方式中，奇数列上的垂直结构VS可以在第一方向D1上从偶数列上的垂直结构VS偏离。
如图3A和图3B所示，每个垂直结构VS可以包括掩埋绝缘层139、沟道半导体层CP和数据存储层DS。例如，掩埋绝缘层139可以与圆形柱相同或类似地成形，并可以在其侧壁上依次提供有沟道半导体层CP和数据存储层DS。或者，可以不提供掩埋绝缘层139。例如，掩埋绝缘层139可以包括硅氧化物层。沟道半导体层CP可以包括多晶半导体材料。沟道半导体层CP可以是本征(未掺杂)的或轻掺杂有第一或第二导电类型杂质。例如，沟道半导体层CP可以包括多晶硅层。或者，沟道半导体层CP可以包括锗层或硅锗层。在另一些实施方式中，沟道半导体层CP可以用纳米结构诸如碳纳米管或石墨烯或者用导电层诸如金属、导电的金属氮化物或硅化物来代替。沟道半导体层CP可以具有带有敞开的底部的管形。
数据存储层DS可以包括与栅电极GP相邻的阻挡绝缘层、与沟道半导体层CP相邻的隧道绝缘层、以及在阻挡绝缘层与隧道绝缘层之间的电荷存储层。隧道绝缘层可以包括高k电介质层，例如铪氧化物层或铝氧化物层。阻挡绝缘层可以是由多个薄层构成的多层。例如，阻挡绝缘层可以包括第一阻挡绝缘层和第二阻挡绝缘层，每个阻挡绝缘层可以是铝氧化物层和/或铪氧化物层。第一阻挡绝缘层和第二阻挡绝缘层可以都沿着沟道半导体层CP在垂直方向上延伸，或者，第一阻挡绝缘层的一部分可以在栅电极GP与绝缘层120之间延伸。
电荷存储层可以是电荷俘获层或包括导电的纳米颗粒的绝缘层。电荷俘获层可以包括例如硅氮化物层。隧道绝缘层可以包括硅氧化物层和/或高k电介质层(例如铪氧化物层或铝氧化物层)。电荷存储层和隧道绝缘层可以沿着沟道半导体层CP垂直地延伸。
数据存储层DS可以具有其底端和顶端敞开的管形。如图3A和图3B所示，数据存储层DS、沟道半导体层CP以及掩埋绝缘层139可以具有处于基本上相同的水平面或在基本相同的平面上的各自的底表面DSb、CPb和139b。例如，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb以及掩埋绝缘层的底表面139b可以与体导电层10的顶表面10a接触。在另一些实施方式中，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb以及掩埋绝缘层139的底表面139b可以位于它们自己的水平面处，它们自己的水平面基于将在下面讨论的平坦化工艺的类型而不同。
沟道半导体层CP的底表面CPb可以与体导电层10的顶表面10a基本上共平面。界面可以在沟道半导体层CP与体导电层10之间被看到，但是发明构思不限于此。如图3A所示，缓冲层111可以具有底表面，该底表面可以与体导电层10的顶表面10a接触并可以位于与数据存储层DS、沟道半导体层CP和掩埋绝缘层139的各自的底表面DSb、CPb和139b的水平面相同的水平面处。或者，如图3B所示，蚀刻停止层113可以提供在缓冲层111与体导电层10之间。蚀刻停止层113可以具有底表面，该底表面可以与体导电层10的顶表面10a接触并可以位于与数据存储层DS、沟道半导体层CP和掩埋绝缘层139的各自的底表面DSb、CPb和139b的水平面相同的水平面处。例如，蚀刻停止层113可以包括金属氧化物层诸如铝氧化物层。
垂直结构VS可以包括在其顶部处或在其顶部上的焊盘图案128。焊盘图案128可以包括多晶硅或金属。焊盘图案128可以具有与数据存储层DS的内表面接触的侧壁。
位线BL可以提供在垂直结构VS上。位线BL可以每个公共地连接到多个垂直结构VS。为了描述的简洁，在图2A中没有示出所有的位线BL。位线BL可以通过位线接触164电连接到垂直结构VS。位线BL与垂直结构VS之间的连接类型不限于图2A所示的连接类型，而是多种连接类型是可用的。例如，辅助位线可以提供在位线BL与位线接触164之间。位线BL和位线接触164可以包括金属(例如钨、铜或铝)、导电的金属氮化物(例如钛氮化物或钽氮化物)和过渡金属(例如钛或钽)中的一种或更多种。
在根据发明构思的一些示例实施方式的半导体存储器件中，剩余基板103可以不提供在单元阵列区域CR上。垂直结构VS可以通过其厚度相对薄的体导电层10连接到公共源极线140。结果，在根据发明构思的一些示例实施方式的半导体存储器件中可以提供减小的厚度。厚度减小可以允许半导体存储器件增加堆叠的栅电极和/或包括堆叠的栅电极的栅极堆叠的数量，从而提高半导体存储器件的集成。
图4至图11示出沿着图2A的线I-I'截取的截面图，其示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法。
参照图2A和图4，半导体基板100可以被提供为包括单元阵列区域CR和外围电路区域PR。例如，半导体基板100可以是单晶硅基板。半导体基板100可以掺杂有例如第一导电类型的杂质。第一导电类型可以是p型导电类型。外围晶体管PT可以形成在外围电路区域PR上。外围晶体管PT的形成可以包括形成外围杂质区域171以及在外围杂质区域171上形成栅电极。外围晶体管PT的类型可以确定外围杂质区域171的导电性。在形成外围晶体管PT之后，可以形成第一层间电介质层131以覆盖半导体基板100。例如，第一层间电介质层131可以由硅氧化物层形成。
参照图2A和图5，可以去除单元阵列区域CR上的半导体基板100的上部分100u以形成凹陷区域RR。形成凹陷区域RR可以导致单元阵列区域CR上的半导体基板100的顶表面100b与外围电路区域PR上的半导体基板100的顶表面100a之间的台阶差。例如，从半导体基板100去除的上部分100u的厚度可以在约50nm至约1000μm的范围内。凹陷区域RR的形成可以包括在半导体基板100上形成暴露单元阵列区域CR的掩模图案以及使用该掩模图案作为蚀刻掩模对第一层间电介质层131和半导体基板100执行蚀刻工艺。蚀刻工艺可以包括多个干法或湿法蚀刻工艺。
根据发明构思的一些示例实施方式，参照图3B讨论的蚀刻停止层113可以形成在半导体基板100上。蚀刻停止层113可以基本上仅形成在单元阵列区域CR上。蚀刻停止层113可以包括对将在下面讨论的绝缘层120和牺牲层125的全部表现出蚀刻选择性的材料。例如，蚀刻停止层113可以包括金属氧化物层诸如铝氧化物层。或者，可以不形成蚀刻停止层113。蚀刻停止层113的形成可以在此步骤中执行，或者可以在形成将在下面讨论的缓冲层111之前。
参照图2A和图6，可以在单元阵列区域CR上形成缓冲层111，然后可以在缓冲层111上交替地且重复地形成牺牲层125和绝缘层120。缓冲层111可以包括硅氧化物层。例如，缓冲层111可以通过热氧化形成。牺牲层125和绝缘层120可以包括彼此表现出蚀刻选择性的材料。例如，牺牲层125可以由可被蚀刻并同时在牺牲层125利用期望的(和/或可选地，预定的)蚀刻配方被蚀刻时抑制绝缘层120被蚀刻的材料形成。
此蚀刻选择性可以定量地表示为牺牲层125的蚀刻速率与绝缘层120的蚀刻速率的比率。在一些实施方式中，牺牲层125可以包括相对于绝缘层120表现出约1：10至约1：200(更窄地，约1:30至约1：100)的蚀刻选择性的材料中的一种。例如，牺牲层125可以包括硅氮化物层、硅氮氧化物层或多晶硅层，并且绝缘层120可以包括硅氧化物层。牺牲层125和绝缘层120可以通过化学气相沉积(CVD)形成。牺牲层125和绝缘层120可以形成在外围电路区域PR上、然后从外围电路区域PR去除。之后，第二层间电介质层132可以形成为覆盖外围电路区域PR。例如，第二层间电介质层132可以包括硅氧化物层，但是不限于此。
参照图2A和图7，垂直结构VS可以形成为穿透牺牲层125和绝缘层120并且连接到半导体基板100。可以进行各向异性蚀刻工艺以形成穿透牺牲层125和绝缘层120并暴露半导体基板100的垂直孔CH，然后可以进行沉积工艺以在每个垂直孔CH中依次沉积数据存储层DS、沟道半导体层CP和掩埋绝缘层139，从而形成垂直结构VS。数据存储层DS、沟道半导体层CP和掩埋绝缘层139可以配置得与参照图3A和图3B讨论的相同，并可以通过化学气相沉积、原子层沉积和溅射中的一种或更多种形成。数据存储层DS和沟道半导体层CP可以沿着垂直孔CH的侧壁和底表面共形地形成。掩埋绝缘层139可以完全填充垂直孔CH。掩埋绝缘层139的上部分和沟道半导体层CP的上部分可以被去除，然后焊盘图案128可以形成为填充被去除的上部分。焊盘图案128可以包括金属或掺杂的多晶硅。
垂直结构VP可以具有插入到半导体基板100的上部分中的下部分VS_B。例如，当形成垂直孔CH时，垂直孔CH的底表面可以被过蚀刻在半导体基板100的顶表面100b下面，结果，垂直结构VS的下部分VS-B可以被嵌入在半导体基板100的上部分中。沟道半导体层CP的下部分可以被垂直结构VS的每个下部分VS_B中的数据存储层DS围绕。沟道半导体层CP可以隔着数据存储层DS而与半导体基板100间隔开。
参照图2A和图8，分隔沟槽141可以形成为穿透牺牲层125和绝缘层120。分隔沟槽141可以暴露半导体基板100的顶表面100b，但是发明构思不限于此。参照图3B讨论的缓冲层111或蚀刻停止层113可以保留在分隔沟槽141中。分隔沟槽141可以通过各向异性蚀刻工艺形成。
参照图2A和图9，牺牲层125可以被栅电极GP代替。例如，可以进行工艺以去除暴露到分隔沟槽141的牺牲层125，并且栅电极GP可以形成在牺牲层125被去除的空间中。包括磷酸的蚀刻剂可以用于去除牺牲层125。在一些实施方式中，在形成栅电极GP之前，阻挡绝缘层可以共形地形成在牺牲层125被去除的空间中。
分隔沟槽141可以在其中提供有穿透分隔图案145并且连接到半导体基板100的公共源极线140。公共源极线140可以形成为具有沿第一方向D1延伸的板形状。例如，分隔图案145可以形成为具有覆盖分隔沟槽141的侧壁的空间形状，并且公共源极线141可以形成为填充分隔沟槽141。或者，接触孔可以形成为穿透分隔图案145，并且公共源极线140可以形成为填充接触孔。分隔图案145可以由硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个形成。公共源极线140可以由掺杂的硅、金属和导电的金属氮化物中的一种或更多种形成。
例如，当公共源极线140包括掺杂的硅时，公共源极线140可以被原位地掺杂以具有与半导体基板100的导电性不同的导电性，即第二导电类型。例如，第二导电类型可以是n型导电类型。
第三层间电介质层135和第四层间电介质层136可以形成为覆盖单元阵列区域CR和外围电路区域PR。位线接触164可以形成为穿透第三层间电介质层135并且连接到垂直结构VS，外围接触165可以形成为穿透第一至第三层间电介质层131、132和135并且连接到外围晶体管PT。位线BL和外围线PL可以形成在第四层间电介质层136中。第五层间电介质层137可以形成为覆盖位线BL和外围线PL。第三至第五层间电介质层135、136、和137可以由硅氧化物形成，但是不限于此。位线BL、外围线PL以及位线接触164和外围接触165可以由金属(例如钨、铜、或铝)、导电的金属氮化物(例如钛氮化物或钽氮化物)以及过渡金属(例如钛或钽)中的一种形成。
参照图2A和图10，可以执行去除工艺以去除半导体基板100。载体基板CS可以提供在第五层间电介质层137上，并且在半导体基板100的去除工艺之前半导体基板100的底表面可以被翻转为面朝上。载体基板CS可以是绝缘基板诸如玻璃、或导电基板诸如金属。例如，载体基板CS可以通过位于其间的胶带和/或粘合层附接到第五层间电介质层137。
半导体基板100的去除工艺可以包括化学机械抛光。半导体基板100的去除工艺可以暴露沟道半导体层CP。例如，当半导体基板100被去除时，数据存储层DS的围绕沟道半导体层CP的部分可以被去除以暴露沟道半导体层CP的端部。在一些实施方式中，半导体基板100的去除工艺可以被执行，直到图9所示的垂直结构VS的下部分VS_B被去除。
半导体基板100的去除工艺可以从单元阵列区域CR去除半导体基板100。因此，在单元阵列区域CR上，缓冲层111可以被暴露，或者参照图3B讨论的蚀刻停止层113可以被暴露。由于半导体基板100已经经历参照图5讨论的凹陷区域RR的形成，所以可以导致半导体基板100留下其在外围电路区域PR上的部分(在下文称为剩余基板103)。剩余基板103可以包括暴露的底表面103b以及与底表面103b相反的顶表面103a。
参照图2A和图11，体导电层10可以形成为覆盖单元阵列区域CR和外围电路区域PR。体导电层10可以包括半导体材料和/或金属性材料。例如，体导电层10可以由多晶硅形成。体导电层10可以被原位地掺杂以具有第一导电性。体导电层10可以通过化学气相沉积或原子层沉积形成。例如，体导电层10的形成可以包括形成非晶硅层以及对非晶硅层执行退火工艺。退火工艺可以在约700℃至约1000℃的温度进行。例如，体导电层10可以具有在从5nm至约100μm的范围内的厚度。然后可以去除载体基板CS，从而制造如参照图2A和图2B所讨论的半导体存储器件。
在外围电路区域PR上，体导电层10可以形成在剩余基板103的底表面103b上。在单元阵列区域CR上，体导电层10可以连接到沟道半导体层CP。例如，体导电层10可以与沟道半导体层CP直接接触。
随着垂直半导体存储器件的增加的高度，沟道半导体层与半导体基板之间的电连接的加工难度增加。例如，制造工艺可以包括去除数据存储层的至少一部分以将沟道半导体层电连接到半导体基板的操作。根据发明构思的一些示例实施方式，可以从单元阵列区域CR去除半导体基板100，并且同时沟道半导体层CP可以被暴露，使得体导电层10可以连接到沟道半导体层CP而不用单独的蚀刻工艺，因此可以简化制造工艺。
图12至图19示出沿着图2A的线I-I'截取的截面图，其示出根据发明构思的一些示例实施方式的半导体存储器件。为了描述的简洁，将省略对重复部件的说明。
参照图12，多晶半导体层11和金属层12可以被包括在根据发明构思的一些示例实施方式的半导体存储器件的体导电层10中。金属层12可以隔着多晶半导体层11而与垂直结构VS间隔开。多晶半导体层11可以与参照图2B讨论的多晶半导体层基本上相同。例如，多晶半导体层11可以是多晶硅层。金属层12可以包括钨、钛、钽及其任何导电的氮化物中的一种或更多种。金属层12可以形成得比多晶半导体层11薄。例如，金属层12可以通过溅射形成。在一些实施方式中，可以进行多个蚀刻工艺以形成用于形成垂直结构VS的垂直孔，结果，垂直结构VS可以具有其宽度不连续地增大或减小的部分。
参照图13，绝缘图案14可以被包括在根据发明构思的一些示例实施方式的半导体存储器件的体导电层10中。例如，绝缘图案14可以穿透体导电层10。绝缘图案14可以具有沿着图2A的第一方向D1延伸的线性形状，但是发明构思不限于此。绝缘图案14可以包括硅氧化物、硅氮化物和硅氮氧化物中的一种或更多种。绝缘图案14的形成可以包括形成体导电层10、蚀刻体导电层10以形成沟槽、以及用绝缘材料填充该沟槽。
参照图14，外围电路区域PR可以提供有其类型不同于体导电层10的类型的层。例如，绝缘图案15可以被提供为接触剩余基板103的底表面103b。绝缘图案15可以包括硅氧化物、硅氮化物和硅氮氧化物中的一种或更多种。绝缘图案15的形成可以包括去除外围电路区域PR上的体导电层10以在外围电路区域PR上形成一空间以及用绝缘材料填充该空间。
参照图15，剩余基板103可以从外围电路区域PR延伸到单元阵列区域CR上。例如，剩余基板103可以在单元阵列区域CR上留下剩余部分103E。外围电路区域PR上的剩余基板103可以具有比单元阵列区域CR上的剩余部分103E的厚度大的厚度。以上结构特征可以通过调整参照图10讨论的化学机械抛光来获得。
参照图16，剩余基板103可以从外围电路区域PR延伸到单元阵列区域CR上。单元阵列区域CR和外围电路区域PR可以在其上提供有具有基本上相同的厚度的半导体基板100。当略过参照图5讨论的凹陷区域RR的形成时，可以获得以上结构特征。
参照图17，根据发明构思的一些示例实施方式，体导电层10可以在单元阵列区域CR与外围电路区域PR之间具有不同的杂质浓度。例如，单元阵列区域CR上的体导电层10f的杂质浓度可以大于外围电路区域PR上的体导电层10b的杂质浓度。例如，单元阵列区域CR上的体导电层10f的杂质浓度可以是外围电路区域PR上的体导电层10b的杂质浓度的约5倍至约10倍。体导电层10f可以被形成、然后被部分地去除以形成外围电路区域PR的体导电层10b。
参照图18，根据发明构思的一些示例实施方式，体导电层10可以包括具有彼此不同的杂质浓度的第一半导体层10c和第二半导体层10d。第二半导体层10d可以隔着第一半导体层10c而与垂直结构VS间隔开。第一半导体层10c可以具有比第二半导体层10d的杂质浓度大的杂质浓度。例如，第一半导体层10c的杂质浓度可以是第二半导体层10d的杂质浓度的约5倍至约100倍。通过调整原位工艺中的杂质掺杂浓度，第一半导体层10c和第二半导体层10d可以形成为具有不同的杂质浓度。
参照图19，根据发明构思的一些示例实施方式，体导电层10可以包括局部地形成在其中的杂质区域10e。例如，杂质区域10e可以形成在垂直结构VS下面。在形成体导电层10之后，可以进行离子注入工艺以形成杂质区域10e。杂质区域10e可以每个具有比体导电层10的杂质浓度大的杂质浓度。例如，每个杂质区域10e的杂质浓度可以是体导电层10的杂质浓度的约5倍至约100倍。
图20至图22示出沿着图2A的线I-I'截取的截面图，其示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法。为了描述的简洁，将省略对重复部件的说明。
参照图2A和图20，可以提供半导体基板101。半导体基板101可以在其中包括绝缘层。例如，半导体基板101可以是SOI(绝缘体上硅)基板或GOI(绝缘体上锗)基板。半导体基板101可以包括下半导体层1、上半导体层3以及在下半导体层1与上半导体层3之间的中间绝缘层2。外围晶体管PT和覆盖外围晶体管PT的第一层间电介质层131可以形成在外围电路区域PR上，然后上半导体层3可以从单元阵列区域CR去除。结果，中间绝缘层2可以暴露在单元阵列区域CR上。
参照图2A和图21，缓冲层111可以形成在暴露于单元阵列区域CR上的中间绝缘层2上，然后牺牲层125和绝缘层120可以交替地且重复地形成在缓冲层111上。之后，可以形成第二层间电介质层132以覆盖外围电路区域PR。
参照图2A和图22，可以执行与参照图7至图11讨论的工艺基本上相同的工艺，从而制造半导体存储器件。半导体存储器件可以包括源自半导体基板101的至少剩余部分的剩余基板103。例如，在单元阵列区域CR上，中间绝缘层2的至少一部分可以保留在体导电层10与缓冲层111之间，并且在外围电路区域PR上，上半导体层3可以保留在中间绝缘层2上。当下半导体层1被去除时，中间绝缘层2可以用作蚀刻停止层。例如，剩余的上半导体层3可以具有在从5nm至约1000μm的范围内的厚度。
图23至图24示出截面图，其示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法。为了描述的简洁，将省略对重复部件的说明。
参照图23，半导体基板100可以被提供为包括单元阵列区域CR和外围电路区域PR。器件隔离层181可以提供在半导体基板100的上部分处或在半导体基板100的上部分中。第一杂质区域174可以形成在单元阵列区CR上，第二杂质区域172和第三杂质区域173可以形成在外围电路区域PR上。例如，第一杂质区域174和第二杂质区域172可以是基本上相同的杂质区域，第三杂质区域173可以是其导电性不同于第一杂质区域174和第二杂质区域172的导电性的杂质区域。第一外围晶体管PT1可以形成在第二杂质区172上，第二外围晶体管PT2可以形成在第三杂质区域173上。例如，第一外围晶体管PT1可以是NMOS晶体管，第二外围晶体管PT2可以是PMOS晶体管。器件隔离层181可以形成在单元阵列区域CR与外围电路区域PR之间以及在第一外围晶体管PT1与第二外围晶体管PT2之间。
参照图24，凹陷区域RR可以形成在半导体基板100的上部分处或在半导体基板100的上部分中，然后可以进行与参照图6至图11讨论的工艺基本上相同的工艺。结果，体导电层10和电极结构ST可以形成在单元阵列区域CR上。当半导体基板100经历参照图10讨论的去除工艺时，凹陷区域RR可以被暴露，因此可以在单元阵列区域CR上形成完整的区域。在形成凹陷区域RR之后，第一杂质区域174的一部分可以保留在单元阵列区域CR上以产生拾取杂质区域PK。拾取杂质区域PK可以具有与体导电层10的杂质浓度相同的杂质浓度，或者具有比体导电层10的杂质浓度高的杂质浓度。拾取杂质区域PK可以被提供为向体导电层10供应电压。例如，连接到拾取杂质区域PK的接触167和电线168可以提供在覆盖单元阵列区域CR和外围电路区域PR的层间电介质层130中。
在一些实施方式中，在去除半导体基板100之后并且在形成体导电层10之前，绝缘图案16可以形成为覆盖剩余基板103的底表面。绝缘图案16可以连接到器件隔离层181。绝缘图案16可以使第二杂质区域172和第三杂质区域173与它们下面的体导电层10分隔开。例如，绝缘图案16可以包括硅氧化物、硅氮化物和硅氮氧化物中的一种或更多种。
绝缘图案16的形成可以导致体导电层10具有在单元阵列区域CR与外围电路区域PR之间的台阶结构B。体导电层10可以包括如参照图12讨论的多晶半导体层11和金属层12，但是发明构思不限于此。
图25示出截面图，其示出根据发明构思的一些示例实施方式的半导体封装。为了描述的简洁，将省略对重复部件的说明。
参照图25，多个半导体封装可以被包括在根据发明构思的一些示例实施方式的半导体封装中。例如，第一封装1000和第二封装2000可以依次堆叠在根据发明构思的示例实施方式的半导体封装中。第一封装1000可以包括安装在第一封装基板1001上的第一半导体芯片1100。第二封装2000可以包括安装在第二封装基板2001上的第二半导体芯片2100。第一半导体芯片1100和第二半导体芯片2100可以通过模塑层500诸如环氧树脂被包封。第一封装基板1001和第二封装基板2001可以是印刷电路板。
第一半导体芯片1100和第二半导体芯片2100中的一个或更多个可以是根据发明构思的一些示例实施方式的半导体存储器件。例如，第一半导体芯片1100和第二半导体芯片2100可以是参照图2A和图2B讨论的半导体存储器件。
第一半导体芯片1100可以通过凸块1010以倒装芯片方式安装在第一封装基板1001上。例如，第一半导体芯片1100可以包括第一表面1101和第二表面1102，第一表面1101可以相邻地提供有根据发明构思的一些示例实施方式的体导电层。第二半导体芯片2100可以通过导线2010连接到第二封装基板2001。例如，第二半导体芯片2100可以包括第一表面2101和第二表面2102，第二表面2102可以被相邻地提供有根据发明构思的一些示例实施方式的体导电层。第一半导体芯片1100和第二半导体芯片2100的以上安装类型可以仅是示范性的，并且两个以上的半导体芯片可以被不同地安装。
根据发明构思的一些示例实施方式，半导体存储器件可以在厚度上减小，从而可以容易地制造包括多个半导体芯片的半导体封装。
此外，可以提供制造半导体存储器件的简化方法。
尽管已经参照附图讨论了发明构思的一些示例实施方式，但是将理解，可以在其中进行形式和细节上的各种变化而没有脱离发明构思的精神和范围。此外，将理解，每个实施方式的几个元件可以彼此组合或被其它元件替代以形成导致相同结果的可选实施方式。
本申请要求于2017年6月12日提交的韩国专利申请第10-2017-0073390号的优先权，其全部内容通过引用结合于此。

Claims (25)

1.一种半导体存储器件，包括：
单元阵列区域，连接到外围电路区域，
所述单元阵列区域包括在体导电层上的多个电极结构和多个垂直结构，所述多个电极结构每个包括依次层叠在所述体导电层上的多个电极，所述多个垂直结构穿透所述多个电极结构并且连接到所述体导电层，
所述外围电路区域包括在剩余基板上的外围晶体管，并且
所述剩余基板的顶表面高于所述体导电层的顶表面。
2.根据权利要求1所述的半导体存储器件，其中所述体导电层在所述剩余基板下面延伸。
3.根据权利要求1所述的半导体存储器件，其中所述体导电层的厚度小于所述剩余基板的厚度。
4.根据权利要求1所述的半导体存储器件，其中所述体导电层包括多晶硅。
5.根据权利要求1所述的半导体存储器件，其中
所述多个垂直结构的每个包括沟道半导体层和数据存储层，并且
所述体导电层连接到所述沟道半导体层。
6.根据权利要求5所述的半导体存储器件，其中所述沟道半导体层的底表面在与所述数据存储层的底表面相同的水平面处。
7.根据权利要求1所述的半导体存储器件，还包括：
蚀刻停止层，在所述多个电极结构与所述体导电层之间，
其中所述多个垂直结构穿透所述蚀刻停止层。
8.根据权利要求1所述的半导体存储器件，还包括：
公共源极导电线，在所述多个电极结构之间延伸，其中所述公共源极导电线连接到所述体导电层。
9.根据权利要求1所述的半导体存储器件，其中
所述体导电层包括多晶半导体层和金属层，并且
所述金属层隔着所述多晶半导体层而与所述多个垂直结构间隔开。
10.根据权利要求1所述的半导体存储器件，还包括：
多个绝缘图案，位于所述体导电层中并穿透所述体导电层。
11.根据权利要求1所述的半导体存储器件，还包括：
绝缘图案，在所述剩余基板下面使得所述剩余基板在所述绝缘图案上，
其中所述体导电层局部地提供在所述单元阵列区域中。
12.根据权利要求1所述的半导体存储器件，其中，在所述单元阵列区域上，所述剩余基板在所述体导电层与所述多个电极结构之间延伸。
13.根据权利要求12所述的半导体存储器件，其中所述剩余基板在所述外围电路区域上比在所述单元阵列区域上厚。
14.根据权利要求1所述的半导体存储器件，其中
所述体导电层在所述剩余基板下面延伸，并且所述体导电层在所述单元阵列区域上具有比在所述外围电路区域上高的杂质浓度。
15.根据权利要求1所述的半导体存储器件，其中
所述体导电层包括第一半导体层和第二半导体层，
所述第一半导体层与所述多个垂直结构相邻，
所述第二半导体层隔着所述第一半导体层而与所述多个垂直结构间隔开，
所述第一半导体层具有比所述第二半导体层的杂质浓度高的杂质浓度。
16.根据权利要求1所述的半导体存储器件，其中
所述剩余基板延伸到所述单元阵列区域上，所述剩余基板接触所述单元阵列区域上的所述体导电层，并且
与所述单元阵列区域上的所述体导电层接触的所述剩余基板包括其掺杂浓度大于所述体导电层的掺杂浓度的杂质区域。
17.根据权利要求1所述的半导体存储器件，还包括：
绝缘图案，在所述剩余基板和所述体导电层之间，其中
所述体导电层在所述剩余基板下面延伸。
18.根据权利要求17所述的半导体存储器件，其中所述体导电层在所述单元阵列区域与所述外围电路区域之间具有台阶结构。
19.一种半导体存储器件，包括：
多个电极结构，包括依次堆叠在体导电层上的多个电极；
多个垂直结构，穿透所述电极结构并且连接到所述体导电层；以及
公共导电线，在所述电极结构之间延伸并且连接到所述体导电层，
其中所述体导电层包括多晶半导体材料。
20.根据权利要求19所述的半导体存储器件，还包括：
剩余基板；和
多个外围晶体管，在所述剩余基板上并与所述垂直结构间隔开。
21.一种制造半导体存储器件的方法，所述方法包括：
在半导体基板上形成电极结构和插入到所述半导体基板的上部分中的垂直结构，每个所述垂直结构包括数据存储层和沟道半导体层；
去除所述半导体基板的至少一部分；以及
形成公共地连接到所述垂直结构的下部分的体导电层，
其中，当去除所述半导体基板的所述至少一部分时，所述数据存储层的一部分被同时去除以暴露所述沟道半导体层。
22.根据权利要求21所述的方法，在形成所述电极结构之前，还包括去除所述半导体基板的上部分以形成凹陷区域。
23.根据权利要求22所述的方法，其中
所述半导体基板包括单元阵列区域和外围电路区域，并且
所述凹陷区域形成在所述单元阵列区域上。
24.根据权利要求22所述的方法，其中当所述半导体基板的所述至少一部分被去除时，所述凹陷区域被暴露。
25.根据权利要求21所述的方法，其中所述体导电层在形成所述垂直结构之后形成。
CN201810573020.6A 2017-06-12 2018-06-06 半导体存储器件及其制造方法 Pending CN109037223A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170073390A KR20180135526A (ko) 2017-06-12 2017-06-12 반도체 메모리 소자 및 그 제조 방법
KR10-2017-0073390 2017-06-12

Publications (1)

Publication Number Publication Date
CN109037223A true CN109037223A (zh) 2018-12-18

Family

ID=64334235

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810573020.6A Pending CN109037223A (zh) 2017-06-12 2018-06-06 半导体存储器件及其制造方法

Country Status (6)

Country Link
US (1) US20180358370A1 (zh)
JP (1) JP2019004146A (zh)
KR (1) KR20180135526A (zh)
CN (1) CN109037223A (zh)
DE (1) DE102018110185A1 (zh)
SG (1) SG10201803941SA (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686739A (zh) * 2018-12-27 2019-04-26 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109712988A (zh) * 2018-12-27 2019-05-03 长江存储科技有限责任公司 3d存储器件及其制造方法
TWI779605B (zh) * 2021-02-19 2022-10-01 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019160922A (ja) * 2018-03-09 2019-09-19 東芝メモリ株式会社 半導体装置
KR20210089358A (ko) * 2020-01-08 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210098145A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
US11374099B2 (en) * 2020-07-16 2022-06-28 Macronix International Co., Ltd. 3D memory device including source line structure comprising composite material
US11917828B2 (en) * 2021-05-07 2024-02-27 Macronix International Co., Ltd. Memory devices with multiple string select line cuts

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120108048A1 (en) * 2010-11-01 2012-05-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices and methods of fabricating the same
US20120299086A1 (en) * 2011-05-24 2012-11-29 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20130017629A1 (en) * 2011-07-11 2013-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor devices
US20150102346A1 (en) * 2013-10-10 2015-04-16 Yoocheol Shin Semiconductor device and method of fabricating the same
US20150145015A1 (en) * 2013-11-26 2015-05-28 Yoocheol Shin Three-dimensional semiconductor memory device
CN105374824A (zh) * 2014-08-14 2016-03-02 三星电子株式会社 半导体器件
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
CN106558591A (zh) * 2015-09-18 2017-04-05 三星电子株式会社 三维半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW449869B (en) * 1998-06-04 2001-08-11 United Microelectronics Corp Manufacturing method for stacked integrated circuit
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US9136329B2 (en) * 2007-04-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with dielectric-sealed doped region
US7910973B2 (en) * 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
JP5025754B2 (ja) * 2010-03-31 2012-09-12 株式会社東芝 半導体記憶素子、及び半導体記憶装置
US9953925B2 (en) * 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8952482B2 (en) * 2012-08-30 2015-02-10 Micron Technology, Inc. Three-dimensional devices having reduced contact length
KR20140028968A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9385058B1 (en) * 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US9305934B1 (en) * 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9634097B2 (en) * 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
JP2017037957A (ja) * 2015-08-10 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
KR20170073390A (ko) 2015-12-18 2017-06-28 안동대학교 산학협력단 탄탈륨 코팅층 형성방법, 탄탈륨을 이용한 스퍼터링 타겟재 형성방법 및 니오븀 코팅층 형성방법
KR102432483B1 (ko) * 2015-12-31 2022-08-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 구동 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120108048A1 (en) * 2010-11-01 2012-05-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices and methods of fabricating the same
US20120299086A1 (en) * 2011-05-24 2012-11-29 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20130017629A1 (en) * 2011-07-11 2013-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor devices
US20150102346A1 (en) * 2013-10-10 2015-04-16 Yoocheol Shin Semiconductor device and method of fabricating the same
US20150145015A1 (en) * 2013-11-26 2015-05-28 Yoocheol Shin Three-dimensional semiconductor memory device
CN105374824A (zh) * 2014-08-14 2016-03-02 三星电子株式会社 半导体器件
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
CN106558591A (zh) * 2015-09-18 2017-04-05 三星电子株式会社 三维半导体器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686739A (zh) * 2018-12-27 2019-04-26 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109712988A (zh) * 2018-12-27 2019-05-03 长江存储科技有限责任公司 3d存储器件及其制造方法
TWI779605B (zh) * 2021-02-19 2022-10-01 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
SG10201803941SA (en) 2019-01-30
US20180358370A1 (en) 2018-12-13
JP2019004146A (ja) 2019-01-10
DE102018110185A1 (de) 2018-12-13
KR20180135526A (ko) 2018-12-21

Similar Documents

Publication Publication Date Title
CN109037223A (zh) 半导体存储器件及其制造方法
CN109417073B (zh) 使用梳状路由结构以减少金属线装载的存储器件
US11107828B2 (en) Semiconductor memory devices and methods of fabricating the same
CN113345910B (zh) 3d存储器中的堆叠连接件及其制造方法
CN105047668B (zh) 半导体存储器装置及其制造方法
CN105981171B (zh) 至三维存储器阵列的多级接触及其制造方法
CN103681687B (zh) 三维半导体存储装置及其制造方法
US10804194B2 (en) Semiconductor device and method of manufacturing the same
CN109378315A (zh) 半导体存储器件及其制造的方法
CN109037210A (zh) 半导体存储器件及其制造方法
CN108695336A (zh) 三维半导体存储器件及制造其的方法
CN109103200A (zh) 半导体器件
CN108735748B (zh) 三维半导体器件
CN103594475B (zh) 半导体器件及其制造方法
CN109328397A (zh) 含有两种类型的支柱结构的多层存储器堆叠结构
CN106972024A (zh) 三维半导体器件
CN106803508A (zh) 具有划线区域结构的三维半导体装置
CN110349970A (zh) 半导体存储器件
CN108124495A (zh) 具有金属和硅化物控制栅极的三维存储器装置
CN110349958A (zh) 三维半导体存储器件
CN108389865A (zh) 具有倾斜栅电极的三维半导体存储器件
CN108074935A (zh) 包括沟道结构的半导体器件
CN109326557A (zh) 三维存储器结构及制造方法
CN110400805A (zh) 半导体存储器装置
CN109300903A (zh) 基于硅通孔堆叠的三堆存储器结构及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181218

WD01 Invention patent application deemed withdrawn after publication