CN107548520A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种可靠性高的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：半导体柱，在第1方向上延伸；第1电极，在相对于所述第1方向交叉的第2方向上延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述半导体柱与所述第2电极之间；第2绝缘膜，设置在所述第1电极与所述第2电极之间及所述第1电极的所述第1方向两侧；以及导电膜，设置在所述第2电极与所述第2绝缘膜之间，且未与所述第1绝缘膜相接。

Description

半导体存储装置及其制造方法
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
一直以来，NAND(Not AND，与非)闪存是通过平面构造的微细化来增加集成度从而降低位成本，但平面构造的微细化逐渐接近极限。对此，近年提出有将存储单元在上下方向上积层的技术。然而，这种积层型存储装置的可靠性成为问题。
背景技术文献
专利文献
专利文献1：日本专利特开2012-69606号公报
发明内容
[发明要解决的问题]
实施方式的目的在于提供一种可靠性高的半导体存储装置及其制造方法。
[解决问题的技术手段]
实施方式的半导体存储装置具备：半导体柱，在第1方向上延伸；第1电极，在相对于所述第1方向交叉的第2方向上延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述半导体柱与所述第2电极之间；第2绝缘膜，设置在所述第1电极与所述第2电极之间及所述第1电极的所述第1方向两侧；以及导电膜，设置在所述第2电极与所述第2绝缘膜之间，且未与所述第1绝缘膜相接。
实施方式的半导体存储装置的制造方法具备如下步骤：使层间绝缘膜与第1膜沿第1方向交替地积层；形成在相对于所述第1方向交叉的第2方向上延伸且贯通所述层间绝缘膜及所述第1膜的沟槽；经由所述沟槽去除所述第1膜的一部分，由此在所述沟槽的侧面形成第1凹部；在所述第1凹部内形成第2电极；在所述沟槽的侧面上形成第1绝缘膜；在所述第1绝缘膜的侧面上形成半导体膜；形成在所述第2方向上延伸且贯通所述层间绝缘膜及所述第1膜的狭缝；经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第2凹部；在所述第2凹部的内表面上形成导电膜；在所述导电膜的侧面上形成第2绝缘膜；在所述第2凹部内且所述第2绝缘膜的侧面上形成第1电极；以及将所述半导体膜、所述第1绝缘膜及所述第2电极沿所述第2方向分断。
附图说明
图1(a)是表示第1实施方式的半导体存储装置的剖视图，图1(b)是其俯视图。
图2是表示图1(a)的区域A的局部放大剖视图。
图3是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图4是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图5是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图6是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图7是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图8是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图9是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图10是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图11是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图12是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图13是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图14是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图15是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图16是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图17是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图18是表示第2实施方式的半导体存储装置的剖视图。
图19是表示第3实施方式的半导体存储装置的剖视图。
图20是表示第4实施方式的半导体存储装置的剖视图。
图21是表示第5实施方式的半导体存储装置的剖视图。
图22是表示第5实施方式的半导体存储装置的制造方法的剖视图。
图23是表示第5实施方式的半导体存储装置的制造方法的剖视图。
图24是表示第5实施方式的半导体存储装置的制造方法的剖视图。
图25是表示第5实施方式的半导体存储装置的制造方法的剖视图。
图26是表示第5实施方式的半导体存储装置的制造方法的剖视图。
图27是表示第6实施方式的半导体存储装置的剖视图。
图28是表示第7实施方式的半导体存储装置的剖视图。
图29是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图30是表示第7实施方式的半导体存储装置的制造方法的剖视图。
图31是表示第8实施方式的半导体存储装置的剖视图。
图32是表示第8实施方式的半导体存储装置的制造方法的剖视图。
图33是表示第8实施方式的半导体存储装置的制造方法的剖视图。
图34是表示第8实施方式的半导体存储装置的制造方法的剖视图。
图35是表示第8实施方式的半导体存储装置的制造方法的剖视图。
图36是表示第8实施方式的半导体存储装置的制造方法的剖视图。
图37是表示第9实施方式的半导体存储装置的剖视图。
图38是表示第10实施方式的半导体存储装置的立体图。
图39(a)是表示第11实施方式的半导体存储装置的剖视图，图39(b)是其俯视图。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。
首先，对第1实施方式进行说明。
图1(a)是表示本实施方式的半导体存储装置的剖视图，图1(b)是其俯视图。
图2是表示图1(a)的区域A的局部放大剖视图。
首先，对本实施方式的半导体存储装置1的概略性构成进行说明。
如图1(a)及图1(b)所示，在半导体存储装置1中设置有硅衬底10。以下，为方便说明，在本说明书中，采用XYZ正交坐标系。将相对于硅衬底10的上表面平行且相互正交的两方向设为“X方向”及“Y方向”，将相对于上表面垂直的方向设为“Z方向”。
在硅衬底10上，依次积层有例如包含硅氧化物的绝缘膜11、例如包含多晶硅的导电层12、例如包含钨的配线层13、例如包含多晶硅的导电层14。利用导电层12、配线层13及导电层14形成单元源极线15。单元源极线15沿XY平面扩展。
在单元源极线15上，设置有在Z方向上延伸的多根硅柱21。硅柱21沿X方向及Y方向呈矩阵状排列。在X方向上相邻的两根硅柱21的下端部相互连接，且该下端部连接在单元源极线15。以下，将下端部彼此连接的两根硅柱21称为“柱对22”。
以X方向为长度方向的连接部件24设置在柱对22上，且连接在构成柱对22的两根硅柱21的上端部。在连接部件24上设置有插塞25，且在其上设置有在X方向上延伸的多条位线26。连接部件24、插塞25及位线26例如由钨(W)形成。各位线26是经由插塞25及连接部件24而连接在沿X方向排列成一列的多根硅柱21。因此，各硅柱21连接在位线26与单元源极线15之间。
此外，图1(a)及图1(b)是表示装置的概况的图，因此仅表示若干导电部件，省略了绝缘部件。另外，下述导电膜42也省略了图示。另外，在图1(b)中，插塞25及连接部件24也被省略。进而，在图1(b)中，以两点链线仅表示一部分的位线26，并省略剩余的位线26。
在单元源极线15上，设置有在Y方向上延伸的多根控制栅极电极31。如下所述，控制栅极电极31是由钨等金属形成。在沿Y方向排列成一列的柱对22的X方向的两侧，控制栅极电极31沿Z方向排列成一列。而且，利用沿Y方向排列成一列的多对柱对22与在其X方向两侧分别沿Z方向排列成一列的多根控制栅极电极31构成1个单位组件。换句话说，构成柱对22的两根硅柱21与两根控制栅极电极31沿X方向交替地排列。
在各硅柱21与各控制栅极电极31之间设置有浮栅电极32。浮栅电极32是从周围被绝缘而蓄积电荷的导电性部件，例如由多晶硅(Si)形成。浮栅电极32配置在硅柱21与控制栅极电极33的各交叉部分。也就是说，在沿Y方向排列成一列的硅柱21的列与沿Z方向排列成一列的控制栅极电极31的列之间，多个浮栅电极32沿Y方向及Z方向相互隔开而排列成矩阵状。由于硅柱21及控制栅极电极31也沿X方向排列，因此浮栅电极32沿X方向、Y方向及Z方向排列成三维矩阵状。另外，如下所述，单元源极线15、硅柱21、控制栅极电极31、浮栅电极32及位线26之间是由绝缘材料填埋。
接下来，对半导体存储装置1的各硅柱21与各控制栅极电极31的交叉部分的周边的构成详细地进行说明。
如图2所示，在控制栅极电极31中，设置有例如包含钛氮化物(TiN)的障壁金属层31a与例如包含钨的主体部31b。障壁金属层31a覆盖主体部31b中的浮栅电极32侧的侧面、主体部31b的上表面及主体部31b的下表面。
另外，在浮栅电极32与控制栅极电极31之间，从浮栅电极32朝向控制栅极电极31依次积层有包含硅氧化物(SiO2)或硅氮化物(Si3N4)的电极间绝缘膜41、例如包含钌(Ru)的导电膜42及阻挡绝缘膜43。阻挡绝缘膜43是即便被施加处于半导体存储装置1的驱动电压的范围内的电压，实质上也不会流通电流的膜，例如为整体的介电常数高于硅氧化物的介电常数的高介电常数膜，例如为包含铪氧化物(HfO2)的铪氧化层、包含硅氧化物的硅氧化层、包含铪氧化物的铪氧化层依次积层而成的三层膜。
阻挡绝缘膜43是配置在控制栅极电极31的障壁金属层31a中的浮栅电极32侧的侧面上、上表面上及下表面上。导电膜42为连续膜，且配置在阻挡绝缘膜43中的浮栅电极32侧的侧面上、上表面上及下表面上。电极间绝缘膜41是配置在导电膜42中的浮栅电极32侧的侧面上、上表面上及下表面上。而且，浮栅电极32、电极间绝缘膜41及导电膜42是在Y方向上由各硅柱21分断。另一方面，阻挡绝缘膜43及控制栅极电极31沿Y方向连续地延伸。
包含沿Y方向排列的多个浮栅电极32、多个电极间绝缘膜41、多个导电膜42、阻挡绝缘膜43及控制栅极电极31的积层体30是沿Z方向相互隔开排列。而且，在Z方向上的积层体30之间，设置有例如包含硅氧化物的层间绝缘膜45。另外，在沿X方向相邻的柱对22之间且积层体30及层间绝缘膜45沿Z方向交替地排列的构造体之间，设置有沿YZ平面扩展的板状的绝缘部件46。绝缘部件46例如由硅氧化物形成。
电极间绝缘膜41除配置在浮栅电极32与阻挡绝缘膜43之间以外，还配置在层间绝缘膜45与阻挡绝缘膜43之间以及层间绝缘膜45与绝缘部件46之间。由此，电极间绝缘膜41在浮栅电极32与控制栅极电极31之间是位于距硅柱21相对较近的位置，在层间绝缘膜45与绝缘部件46之间是位于距硅柱21相对较远的位置。因此，电极间绝缘膜41的形状是整体在Z方向上延伸并且X方向上的位置呈周期性变化的波状。另一方面，导电膜42及阻挡绝缘膜43的形状从Y方向观察时为C字状，且于在Z方向上相邻的控制栅极电极31间被分断。
在浮栅电极32及层间绝缘膜45与硅柱21之间，设置有隧道绝缘膜47。隧道绝缘膜47是当被施加处于半导体存储装置1的驱动电压的范围内的特定电压时流通隧道电流的膜，例如为单层的氧化硅膜、或者包含氧化硅层、氮化硅层及氧化硅层的三层膜。隧道绝缘膜47整体的平均介电常数低于阻挡绝缘膜43整体的平均介电常数。另外，隧道绝缘膜47设置在各硅柱21，其形状是在Z方向上延伸的带状。在隧道绝缘膜47与导电膜42之间介置有浮栅电极32及电极间绝缘膜41，导电膜42未与隧道绝缘膜47接触。
另外，如图1(a)及图1(b)所示，在属于柱对22的两根硅柱21之间设置有例如包含硅氧化物的绝缘部件48。绝缘部件48沿YZ平面扩展，且也配置于在Y方向上相邻的硅柱21之间、在Y方向上相邻的隧道绝缘膜47之间、在Y方向上相邻的浮栅电极32之间、在Y方向上相邻的电极间绝缘膜41之间以及在Y方向上相邻的导电膜42之间。
进而，于在X方向上相邻的柱对22之间且控制栅极电极31之间，设置有沿YZ平面扩展的板状的源极电极16。源极电极16的下端连接在单元源极线15。另外，源极电极16与控制栅极电极31是利用绝缘部件46而相互绝缘。
在半导体存储装置1中，在硅柱21与控制栅极电极31的各交叉部分形成有包含1片浮栅电极32的晶体管，该晶体管是作为存储单元发挥功能。另外，在位线26与单元源极线15之间，连接有多个存储单元串联连接而成的NAND串。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图3～图17是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，如图3所示，准备硅衬底10。
其次，在硅衬底10上，依次形成绝缘膜11、导电层12、配线层13及导电层14。利用导电层12、配线层13及导电层14形成单元源极线15。
继而，在单元源极线15上，交替地积层例如包含硅氧化物的层间绝缘膜45与例如包含硅氮化物的牺牲膜51而形成积层体52。
继而，如图4所示，在积层体52形成多条在Y方向上延伸的存储器沟槽53。使存储器沟槽53贯通积层体52，并在存储器沟槽53的底面使单元源极线15露出。
继而，如图5所示，经由存储器沟槽53对牺牲膜51实施各向同性蚀刻。例如，实施使用热磷酸作为蚀刻剂的湿式蚀刻。由此，去除牺牲膜51的一部分而使存储器沟槽53的侧面上的牺牲膜51的露出区域后退。结果，在存储器沟槽53的侧面形成在Y方向上延伸的凹部54。此外，在下文要说明的图6～图9表示相当于图5的区域B的区域。
继而，如图6所示，例如进行热氧化处理而在凹部54内的牺牲膜51的露出面上形成包含硅氧化物的覆盖层55。此外，也可利用CVD(Chemical Vapor Deposition，化学气相沉积)法等使硅氧化物堆积而形成覆盖层55。
继而，如图7所示，利用CVD法等使非晶硅堆积而在存储器沟槽53的内表面上形成硅膜56。硅膜56也埋入至凹部54内。
继而，如图8所示，对硅膜56实施回蚀而使硅膜56中的配置在凹部54内的部分残留，并且去除配置在凹部54外部的部分。
继而，如图9所示，利用例如CVD法等使硅氧化物堆积而在存储器沟槽53的内表面上形成氧化硅膜57。继而，利用CVD法等使非晶硅堆积而在氧化硅膜57上形成硅膜61。此时，使硅膜61不埋入至整个存储器沟槽53。
继而，对硅膜61及氧化硅膜57实施RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻。由此，从存储器沟槽53的底面上去除硅膜61及氧化硅膜57而使单元源极线15露出。此外，此时，氧化硅膜57中的配置在存储器沟槽53的侧面上的部分是由硅膜61保护，因此不易因各向异性蚀刻而受到损伤。
继而，利用CVD法等使非晶硅堆积而在硅膜61上形成硅膜62。此时，使硅膜62不埋入整个存储器沟槽53。硅膜62在存储器沟槽53的底面与单元源极线15接触。继而，例如通过使硅氧化物堆积而在存储器沟槽53内形成绝缘部件68。
继而，如图10所示，例如实施RIE而在积层体52中的存储器沟槽53之间的部分形成在Y方向上延伸的狭缝63。使狭缝63贯通积层体52。在下文中要说明的图11～图15表示相当于图10的区域C的区域。
继而，如图11所示，经由狭缝63对牺牲膜51(参照图10)实施以覆盖层55为阻止层的各向同性蚀刻。例如，实施使用热磷酸作为蚀刻剂的湿式蚀刻。由此，去除牺牲膜51，而在狭缝63的侧面形成在Y方向上延伸的凹部64。在凹部64的里侧表面，露出覆盖层55。
继而，如图12所示，经由狭缝63实施例如使用DHF(diluted hydrofluoric acid，稀释氢氟酸)作为蚀刻剂的湿式蚀刻，由此从凹部64的里侧表面上去除包含硅氧化物的覆盖层55(参照图11)。由此，在凹部64的里侧表面，露出硅膜56。此外，此时，包含硅氧化物的层间绝缘膜45的露出面也稍微受到蚀刻，但省略图示。
继而，如图13所示，经由狭缝63并利用例如CVD法使硅氧化物或硅氮化物堆积，由此形成电极间绝缘膜41。电极间绝缘膜41是形成在凹部64的内表面上及狭缝63的内表面上。继而，利用溅镀法或CVD法等使钌堆积，由此在电极间绝缘膜41的侧面上形成导电膜42。继而，利用例如CVD法使铪氧化物、硅氧化物及铪氧化物依次堆积而在导电膜42的侧面上形成阻挡绝缘膜43。此时，使阻挡绝缘膜43不埋入整个凹部64内。
继而，如图14所示，利用例如CVD法使钛氮化物(TiN)堆积在狭缝63内。由此，在阻挡绝缘膜43的侧面上形成氮化钛层67a。继而，利用例如CVD法使钨堆积在狭缝63内。由此，在氮化钛层67a的侧面上形成钨膜67b。钨膜67b埋入至整个凹部64内。
继而，如图15所示，经由狭缝63对钨膜67b及氮化钛层67a进行回蚀。由此，使钨膜67b及氮化钛层67a中的配置在凹部64内的部分残留，并去除配置在凹部64外部的部分。结果，在各凹部64内形成控制栅极电极31。此时，氮化钛层67a成为障壁金属层31a，钨膜67b成为主体部31b。
继而，经由狭缝63对阻挡绝缘膜43进行回蚀。由此，使阻挡绝缘膜43中的配置在凹部64内的部分残留，并去除配置在凹部64外部的部分。由此，阻挡绝缘膜43在各凹部64被分断。另外，此时，控制栅极电极31也受到某种程度的蚀刻，而使狭缝63的侧面上的控制栅极电极31的露出区域相比于阻挡绝缘膜43的露出区域后退。
继而，经由狭缝63对导电膜42进行回蚀。由此，使导电膜42中的配置在凹部64内的部分残留，并去除配置在凹部64外部的部分。由此，导电膜42在各凹部64被分断。继而，使硅氧化物堆积，由此在狭缝63内形成绝缘部件46。
继而，如图16所示，在积层体52上，形成在X方向上延伸且线与间隙(line andspace)沿Y方向反复的掩模图案70。此外，图16及图17是XY剖视图。另外，在图16中，以两点链线表示掩模图案70。
继而，将掩模图案70作为掩模，并在可选择性地对硅进行蚀刻的条件下实施RIE等各向异性蚀刻。由此，硅膜61及硅膜62沿Y方向被分断而形成硅柱21。此外，由于硅膜62中的配置在绝缘部件68的正下方区域的部分未被去除，因此在X方向上相邻的两根硅柱21的下端部彼此连接。另外，硅膜61及硅膜62被去除后成为间隙71。
继而，如图17所示，经由间隙71实施湿式蚀刻等各向同性蚀刻。由此，绝缘部件68、氧化硅膜57、硅膜56、电极间绝缘膜41及导电膜42、以及层间绝缘膜45被选择性地去除而沿Y方向被分断。氧化硅膜57沿Y方向被分断，由此成为隧道绝缘膜47。硅膜56沿Y方向被分断，由此成为浮栅电极32。继而，去除掩模图案70(参照图16)。继而，使硅氧化物堆积，由此在存储器沟槽53内形成绝缘部件48。
继而，如图1(a)及图1(b)所示，在一部分的绝缘部件46内形成在Y方向上延伸并到达单元源极线15的狭缝。继而，将例如钨等导电性材料埋入至该狭缝内而形成源极电极16。另外，在柱对22上形成连接部件24，并使其连接在柱对22。继而，利用层间绝缘膜49将连接部件24埋入。继而，在层间绝缘膜49内形成插塞25，并使其连接在连接部件24。继而，在层间绝缘膜49上形成位线26，并使其连接在插塞25。以这样的方式，制造本实施方式的半导体存储装置1。
接下来，对本实施方式的效果进行说明。
在本实施方式的半导体存储装置1中，如图2所示，在浮栅电极32与控制栅极电极31之间设置有包含钌的导电膜42。因此，能够利用导电膜42使从硅柱21经由隧道绝缘膜47注入的电子有效地停止。由此，即便将浮栅电极32在X方向上形成得较薄，也能够抑制电子贯通浮栅电极32而进入至阻挡绝缘膜43内，从而将电子对包含浮栅电极32及导电膜42的电荷蓄积部件的注入效率维持得较高。另外，由于构成导电膜42的钌的功函数为4.68eV左右，构成浮栅电极32的硅的功函数为4.15eV左右，因此导电膜42的功函数高于浮栅电极32的功函数。由此，所注入的电子的保存性高，因此，存储单元的资料保存特性良好。
另外，在本实施方式中，导电膜42是作为连续膜而形成，因此能够使经由隧道绝缘膜47而注入的电子更有效地停止。
进而，在本实施方式中，由于导电膜42针对各浮栅电极32被分断，因此电子的保存性高。
进而，另外，在本实施方式的半导体存储装置的制造方法中，如图9所示，氧化硅膜57(隧道绝缘膜47)是从存储器沟槽53侧形成。另一方面，如图13所示，导电膜42是从狭缝63侧形成。因此，在隧道绝缘膜47与导电膜42之间介置有浮栅电极32及电极间绝缘膜41，而使导电膜42不会与隧道绝缘膜47接触。结果，能够防止隧道绝缘膜47因导电膜42中所含的金属元素而劣化。另外，能够防止金属元素经由隧道绝缘膜47扩散至硅柱21中，从而能够防止因所扩散的金属元素而产生接合泄漏。结果，能够获得可靠性高的半导体存储装置。
此外，在本实施方式中，示出了利用钌(Ru)形成导电膜42的例子，但导电膜42的材料并不限定于此，只要为功函数高于硅的功函数(4.15eV)的金属即可，更佳为功函数高于例如4.5eV的金属。例如，作为导电膜42的材料，可使用金属、金属氮化物或金属硅化物，也可使用铂(Pt)、铱(Ir)或钛氮化物(Si3N4)。
接下来，对第2实施方式进行说明。
图18是表示本实施方式的半导体存储装置的剖视图。
图18表示相当于图1(a)的区域A的区域。
如图18所示，本实施方式的半导体存储装置2与所述的第1实施方式的半导体存储装置1(参照图2)相比，不同点在于：设置有包含相互隔开的多个粒状部分的导电膜82以代替作为连续膜的导电膜42。导电膜82例如为包含钌且由多个岛状部分集合而成的不连续膜。“不连续膜”也包含多个岛状部分在具有厚度的平面状或曲面状的空间内集合后的形态。岛状部分也可相互隔开。在此情况下，即便导电膜82整体不具有流通电流的能力，但只要各岛状部分是由导电性材料形成即可。在本说明书中，将连续膜以及不连续膜均定义为“导电膜”，并设定为在“不连续膜”中也包含相互隔开的多个导电性粒状部分的集合体。
根据本实施方式，与所述第1实施方式相比，能够减少用来形成导电膜82的金属材料、例如钌的总量，从而能够降低材料成本及成膜成本。此外，即便导电膜82并非连续膜，使经由隧道绝缘膜47而注入的电子停止的能力以及保存所注入的电子的能力与作为连续膜的导电膜42相比也并非太差。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
此外，还考虑到如下情况：在图17所示的使用掩模的蚀刻的步骤中，在为了将硅膜56沿Y方向分断而选择性地去除后，至电极间绝缘膜41及导电膜42为止，不再进行选择性去除。例如，于在图17所示的蚀刻的步骤中不分断电极间绝缘膜41及导电膜42(82)的情况下，能够防止导电膜42(82)的导电性材料因分断步骤而扩散至硅柱21中。
接下来，对第3实施方式进行说明。
图19是表示本实施方式的半导体存储装置的剖视图。
图19表示相当于图1(a)的区域A的区域。
如图19所示，本实施方式的半导体存储装置3与所述第1实施方式的半导体存储装置1(参照图2)相比，不同点在于：导电膜42及阻挡绝缘膜43也配置在层间绝缘膜45与绝缘部件46之间。这种构成的半导体存储装置3可通过如下操作来制造：在图15所示的步骤中，对控制栅极电极31进行回蚀后，不对阻挡绝缘膜43及导电膜42进行回蚀。
根据本实施方式，与第1实施方式相比，由于可省略阻挡绝缘膜43及导电膜42的回蚀，因此能够降低制造成本。此外，在本实施方式中，由于导电膜42于在Z方向上相邻的存储单元晶体管之间未被分断，因此有因在导电膜42内传导而产生电子迁移的担忧。然而，由于导电膜42在存储单元间以绕过层间绝缘膜45的方式弯曲，因此存储单元间的电子迁移较少，达到了在实际使用上不会成为问题的程度。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
接下来，对第4实施方式进行说明。
图20是表示本实施方式的半导体存储装置的剖视图。
图20表示相当于图1(a)的区域A的区域。
如图20所示，本实施方式的半导体存储装置4是将所述第2实施方式(参照图18)与第3实施方式(参照图19)组合而成的例子。也就是说，本实施方式的半导体存储装置4与第1实施方式的半导体存储装置1(参照图2)相比，不同点在于：设置有不连续的导电膜82以代替连续的导电膜42，另外，导电膜42及阻挡绝缘膜43也配置在层间绝缘膜45与绝缘部件46之间。
根据本实施方式，与第3实施方式同样地，由于可省略阻挡绝缘膜43及导电膜82的回蚀，因此能够降低制造成本。另外，由于导电膜82为不连续膜，因此能够降低导电膜82的材料成本及成膜成本，并且能够抑制于在Z方向上相邻的存储单元晶体管间电子在导电膜82内传导。因此，与第3实施方式相比，资料的保存特性良好。
本实施方式中的所述以外的构成、制造方法及效果与所述的第1实施方式相同。
接下来，对第5实施方式进行说明。
图21是表示本实施方式的半导体存储装置的剖视图。
图21表示相当于图1(a)的区域A的区域。
如图21所示，本实施方式的半导体存储装置5与所述第1实施方式的半导体存储装置1(参照图2)相比，未设置层间绝缘膜45，取而代之的是，于在Z方向上相邻的电极间绝缘膜41之间形成有在Y方向上延伸的气隙85。另外，未设置绝缘部件46，取而代之的是，形成沿YZ平面扩展的气隙86。
在控制栅极电极31与气隙86之间设置有例如包含硅氮化物的罩覆膜87。另外，在气隙85与气隙86之间设置有例如包含硅氧化物的罩覆膜88。在Z方向上，在罩覆膜87与罩覆膜88之间，介置有阻挡绝缘膜43的一部分。进而，浮栅电极32相比于第1实施方式更薄，例如，比隧道绝缘膜47薄。另外，浮栅电极32在Y方向上延伸。另外，导电膜42也在Y方向上延伸。
本实施方式中的所述以外的构成与所述第1实施方式相同。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图22～图26是表示本实施方式的半导体存储装置的制造方法的剖视图。
其中，图23表示XY截面。另一方面，图22、图24～图26表示XZ截面。
首先，实施图3及图4所示的步骤。也就是说，在硅衬底10上形成绝缘膜11及单元源极线15。其次，使层间绝缘膜45及牺牲膜51交替地积层而形成积层体52。继而，在积层体52形成存储器沟槽53。
继而，如图22所示，在存储器沟槽53的侧面上，依次形成包含硅氧化物的覆盖层55、硅膜56、氧化硅膜57及硅膜61。继而，对硅膜61、氧化硅膜57、硅膜56及覆盖层55实施RIE等各向异性蚀刻，由此使单元源极线15在存储器沟槽53的底面露出。继而，使非晶硅堆积而在硅膜61上形成硅膜62。此时，硅膜62在存储器沟槽53的底面与单元源极线15接触。继而，例如使硅氧化物堆积，由此在存储器沟槽53内形成绝缘部件68。
继而，如图23所示，形成线与间隙沿Y方向反复的掩模图案70(参照图16)，并将其作为掩模而实施RIE等各向异性蚀刻。由此，将硅膜61及硅膜62选择性地去除而沿Y方向分断，从而形成硅柱21。继而，经由硅膜61及62被去除后的间隙实施各向同性蚀刻。由此，绝缘部件68、氧化硅膜57及硅膜56被选择性地去除且沿Y方向被分断。氧化硅膜57沿Y方向被分断，由此成为隧道绝缘膜47。此时，不去除覆盖层55。继而，将绝缘部件48埋入至利用蚀刻形成的间隙内。
继而，如图24所示，在积层体52形成在Y方向上延伸的狭缝63。继而，经由狭缝63去除牺牲膜51(参照图22)，由此在狭缝63的侧面形成凹部64。继而，经由狭缝63及凹部64而去除覆盖层55中的在凹部64内露出的部分。
继而，在狭缝63及凹部64的内表面上依次形成电极间绝缘膜41、导电膜42及阻挡绝缘膜43。继而，形成氮化钛层67a及钨膜67b。继而，经由狭缝63对钨膜67b及氮化钛层67a进行回蚀。由此，在各凹部64内形成控制栅极电极31。此时，氮化钛层67a成为障壁金属层31a，钨膜67b成为主体部31b。继而，在狭缝63内形成例如包含硅氮化物的罩覆膜87。继而，经由狭缝63对罩覆膜87进行回蚀，由此使罩覆膜87仅残留在凹部64内的覆盖控制栅极电极31的部分。
继而，如图25所示，经由狭缝63对阻挡绝缘膜43、导电膜42及电极间绝缘膜41进行回蚀。由此，使阻挡绝缘膜43、导电膜42及电极间绝缘膜41仅残留在凹部64内。
继而，如图26所示，经由狭缝63去除层间绝缘膜45及覆盖层55。由此，在层间绝缘膜45及覆盖层55被去除后的空间形成与狭缝63连通的气隙85。在气隙85的里侧表面，露出硅膜56。继而，经由狭缝63及气隙85实施湿式蚀刻等各向同性蚀刻。由此，去除硅膜56中的在气隙85内露出的部分。结果，硅膜56沿Z方向被分断而成为多个浮栅电极32。此外，也可进行氧化处理以代替湿式蚀刻，且选择性地将硅膜56氧化并将未氧化部分作为浮栅电极32。
继而，如图21所示，以从狭缝63划分气隙85的方式，形成例如包含硅氧化物的罩覆膜88。狭缝63中的与气隙85隔开的部分成为气隙86。以后的制造方法与所述第1实施方式相同。以这样的方式，制造本实施方式的半导体存储装置5。
接下来，对本实施方式的效果进行说明。
在本实施方式中，也与所述第1实施方式同样地，在浮栅电极32与阻挡绝缘膜43之间设置有包含钌的导电膜42，因此电子的注入效率及保存特性高。另外，成为隧道绝缘膜47的氧化硅膜57是从存储器沟槽53侧形成(参照图22)，导电膜42是从狭缝63侧形成(参照图23)，因此导电膜42不会与隧道绝缘膜47接触而对隧道绝缘膜47造成损伤。
除此之外，在本实施方式中，在图23所示的步骤中，在对硅膜62及硅膜61实施蚀刻而形成硅柱21时，未对硅膜56进行加工。由此，能够避免对形成在存储器沟槽53的内表面上的硅膜56进行回蚀而使其仅残留在凹部54内的难易度高的加工。而且，在图26所示的步骤中，从狭缝63侧对硅膜56进行蚀刻，由此将硅膜56沿Z方向分断而形成浮栅电极32。该加工只要将阻挡绝缘膜43等作为掩模而选择性地去除较薄的硅膜56即可，因此难易度低。像这样，在本实施方式中，容易形成浮栅电极32。
此外，在对形成在存储器沟槽53的内表面上的硅膜56进行回蚀而使其仅残留在凹部54内的情况下，为了确保加工的裕度，需要将浮栅电极32形成得较厚。相对于此，根据本实施方式，由于浮栅电极32的加工容易，因此加工的裕度较少便可进行加工，可将浮栅电极32形成得较薄。结果，可使存储单元的写入动作及删除动作高速化。另外，能够提高存储单元的集成度。
另外，在本实施方式中，在对硅柱21进行蚀刻加工的步骤中，未对浮栅电极32进行蚀刻。因此，无需像同时对硅柱21与浮栅电极32进行蚀刻的情况那样在浮栅电极32被完全分断之前将硅柱21置于蚀刻环境中，因此能够避免硅柱21的Y方向宽度变得过细。
进而，在本实施方式中，由于将浮栅电极32形成得较薄，因此能够抑制存储单元间的干涉，从而能够扩大写入动作及删除动作的动作视窗。进而，通过将浮栅电极32形成得较薄，能够提高存储单元的集成度。
进而，另外，在本实施方式中，于在Z方向上相邻的存储单元间形成有气隙85，于在X方向上相邻的存储单元间形成有气隙86，因此能够抑制存储单元间的干涉。由此，也能够提高存储单元的集成度。此外，也可将绝缘材料埋入至气隙85内及气隙86内。
接下来，对第6实施方式进行说明。
图27是表示本实施方式的半导体存储装置的剖视图。
如图27所示，在本实施方式的半导体存储装置6中，与所述第5实施方式的半导体存储装置5(参照图21)相比，不同点在于：在浮栅电极32的Z方向两侧且隧道绝缘膜47与电极间绝缘膜41之间设置有氧化部件91。XZ截面中的氧化部件91的形状是越接近浮栅电极32则变得越细的大致三角形状或大致梯形状。因氧化部件91的存在，而在Z方向上，浮栅电极32的长度短于电极间绝缘膜41的长度及导电膜42的长度。
本实施方式的半导体存储装置的制造方法至图26所示的浮栅电极32的形成步骤为止是与所述的第5实施方式相同。在本实施方式中，如图27所示，在形成浮栅电极32后实施氧化处理。由此，在隧道绝缘膜47与电极间绝缘膜41之间形成鸟嘴状的氧化部件91。以后的制造方法与第5实施方式相同。
根据本实施方式，通过在隧道绝缘膜47与电极间绝缘膜41之间设置氧化部件91来增加控制栅极电极31与硅柱21之间的电容，从而提高耦合性。结果，控制栅极电极31对硅柱21的支配力提高，动作稳定。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
接下来，对第7实施方式进行说明。
图28是表示本实施方式的半导体存储装置的剖视图。
如图28所示，在本实施方式的半导体存储装置7中，电极间绝缘膜41仅设置在浮栅电极32与导电膜42之间，而未设置在导电膜42的Z方向两侧。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图29及图30是表示本实施方式的半导体存储装置的制造方法的剖视图。
在本实施方式中，至形成覆盖层55的步骤为止是与所述第6实施方式相同。也就是说，如图3及图4所示，在硅衬底10上形成单元源极线15及积层体52，在积层体52形成存储器沟槽53。
继而，如图29所示，在存储器沟槽53的侧面上形成包含硅氧化物的覆盖层55。而且，在本实施方式中，在形成覆盖层55后形成电极间绝缘膜41。继而，与第6实施方式同样地，依次形成硅膜56、氧化硅膜57及硅膜61。继而，进行回蚀而使单元源极线15在存储器沟槽53的底面露出后，形成硅膜62。继而，在存储器沟槽53内形成绝缘部件68。
继而，与第6实施方式同样地，将硅膜61及硅膜62沿Y方向分断而形成硅柱21。此时，不分断氧化硅膜57、硅膜56、电极间绝缘膜41及覆盖层55。继而，将绝缘部件69埋入至利用蚀刻形成的间隙71内而形成绝缘部件48。
继而，如图30所示，在积层体52形成在Y方向上延伸的狭缝63。继而，经由狭缝63去除牺牲膜51(参照图29)，由此在狭缝63的侧面形成凹部64。继而，经由狭缝63及凹部64去除覆盖层55中的在凹部64内露出的部分。由此，在凹部64的里侧表面，露出在图29所示的步骤中形成的电极间绝缘膜41。继而，在狭缝63及凹部64的内表面上依次形成导电膜42、阻挡绝缘膜43。继而，形成氮化钛层67a及钨膜67b并进行回蚀，由此在各凹部64内形成控制栅极电极31。继而，经由狭缝63使例如硅氮化物堆积并对其进行回蚀，由此在覆盖控制栅极电极31的部分形成罩覆膜87。
继而，如图28所示，经由狭缝63对阻挡绝缘膜43及导电膜42进行回蚀。由此，使阻挡绝缘膜43及导电膜42仅残留在凹部64内。
继而，经由狭缝63去除层间绝缘膜45及覆盖层55。由此，形成与狭缝63连通的气隙85。在气隙85的里侧表面，露出电极间绝缘膜41。继而，经由狭缝63及气隙85实施湿式蚀刻等各向同性蚀刻。由此，去除电极间绝缘膜41及硅膜56中的在气隙85内露出的部分。结果，硅膜56沿Z方向被分断而成为多个浮栅电极32。
以后的制造方法与所述第6实施方式相同。以这样的方式，制造本实施方式的半导体存储装置7。
接下来，对本实施方式的效果进行说明。
在本实施方式中，如图30所示，在用来去除覆盖层55的湿式蚀刻时，在覆盖层55与隧道绝缘膜47之间介置有电极间绝缘膜41及硅膜55。因此，隧道绝缘膜47由电极间绝缘膜41及硅膜56保护，因此隧道绝缘膜47不会因蚀刻而受到损伤。此外，假若隧道绝缘膜47未由硅膜56等保护，那么由于覆盖层55及隧道绝缘膜47均由硅氧化物形成，因此隧道绝缘膜47也会因用来去除覆盖层55的蚀刻而受到损伤。
另外，根据本实施方式，由于能够利用覆盖层55及浮栅电极32这两层来保护隧道绝缘膜47，因此无需为了保护隧道绝缘膜47而使浮栅电极32过厚。由此，能够使浮栅电极32进一步更薄，从而能够使写入动作及删除动作高速化。
本实施方式中的所述以外的构成、制造方法及效果与所述的第5实施方式相同。
接下来，对第8实施方式进行说明。
图31是表示本实施方式的半导体存储装置的剖视图。
如图31所示，本实施方式的半导体存储装置8与所述第7实施方式的半导体存储装置7(参照图28)相比，不同点在于：导电膜42仅设置在浮栅电极32与阻挡绝缘膜43之间，而未设置在阻挡绝缘膜43的Z方向两侧；以及未设置罩覆膜88且气隙85与气隙86是利用阻挡绝缘膜43的一部分而被划分。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
本实施方式与所述第1实施方式相比，不同点在于：从存储器沟槽53侧形成导电膜42。
图32～图36是表示本实施方式的半导体存储装置的制造方法的剖视图。图32、图34～图36表示XZ截面，图33表示XY截面。
首先，如图1(a)所示，在硅衬底10上形成绝缘膜11及单元源极线15。
其次，如图32所示，使包含硅氧化物的牺牲膜95及包含氮化硅膜的牺牲膜51交替地积层，由此在单元源极线15上形成积层体92。继而，在积层体92形成在Y方向上延伸的存储器沟槽53。继而，在存储器沟槽53的内表面上依次形成包含硅氧化物的覆盖层55、包含钌的导电膜42、包含硅氧化物或硅氮化物的电极间绝缘膜41、硅膜56、氧化硅膜57及多晶硅膜61。继而，在通过实施各向异性蚀刻而使单元源极线15在存储器沟槽53的底面露出后，形成硅膜62。继而，将绝缘部件68埋入至存储器沟槽53内。
继而，如图33所示，通过使用线与间隙沿Y方向排列的掩模图案来实施RIE，而将硅膜61及硅膜62沿Y方向分断。由此，形成硅柱21。此时，不将氧化硅膜57分断而直接将其作为隧道绝缘膜47。另外，也不将硅膜56、电极间绝缘膜41、导电膜42及覆盖层55分断。继而，将绝缘部件69埋入至存储器沟槽53内。利用绝缘部件68及绝缘部件69形成绝缘部件48。
继而，如图34所示，在积层体92形成在Y方向上延伸的狭缝63。继而，经由狭缝63实施各向同性蚀刻、例如使用DHF作为蚀刻剂的湿式蚀刻，由此去除包含硅氧化物的牺牲膜95(参照图32)。由此，在狭缝63的侧面形成凹部94。继而，经由凹部94进行蚀刻而选择性地去除覆盖层55、导电膜42、电极间绝缘膜41及硅膜56。由此，导电膜42在Z方向上被分断，并且硅膜56在Z方向上被分断而成为浮栅电极32。此时，不将隧道绝缘膜47分断。
继而，如图35所示，经由狭缝63使硅氧化物堆积并对其进行回蚀，由此将牺牲膜95埋入至凹部94内。
继而，如图36所示，经由狭缝63实施各向同性蚀刻、例如使用热磷酸作为蚀刻剂的湿式蚀刻，由此去除包含硅氮化物的牺牲膜51。由此，在狭缝63的侧面形成凹部64。在凹部64的里侧表面，露出覆盖层55。继而，经由狭缝63及凹部64去除覆盖层55。
继而，如图31所示，形成阻挡绝缘膜43。阻挡绝缘膜43也形成在狭缝63的内表面上的牺牲膜95(参照图36)的露出面上。继而，使氮化钛层67a及钨膜67b堆积并对它们进行回蚀，由此在凹部64内形成控制栅极电极31。继而，去除牺牲膜95。由此，在牺牲膜95被去除后形成气隙85。另外，狭缝63成为气隙86。在气隙85与气隙86之间，残留有阻挡绝缘膜43的一部分。以后的步骤与所述第1实施方式相同。以这样的方式，制造本实施方式的半导体存储装置8。
在本实施方式中，无需对阻挡绝缘膜43进行加工。如上所述，阻挡绝缘膜43包含高介电常数材料、例如铪氧化物，而难以利用RIE等进行加工。因此，根据本实施方式，能够容易地制造半导体存储装置。
本实施方式中的所述以外的构成、制造方法及效果与所述第5实施方式相同。
此外，在本实施方式中，也可不去除牺牲膜95而直接将其作为层间绝缘膜。
接下来，对第9实施方式进行说明。
图37是表示本实施方式的半导体存储装置的剖视图。
如图37所示，本实施方式的半导体存储装置9与所述第1实施方式的半导体存储装置1(参照图1(a))相比，不同点在于：未设置绝缘膜11及单元源极线15，且硅柱21连接在硅衬底10。在硅衬底10的上层部分导入有杂质而作为单元源极线发挥功能。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
接下来，对第10实施方式进行说明。
图38是表示本实施方式的半导体存储装置的立体图。
如图38所示，本实施方式的半导体存储装置110与所述第1实施方式的半导体存储装置1(参照图1(a))相比，不同点在于：未设置单元源极线15及连接部件24，且在硅柱21与位线26之间设置有在Y方向上延伸的源极线96。而且，构成柱对22的两根硅柱21中的1根连接在位线26，另外1根连接在源极线96。在各源极线96，连接有在X方向上相邻的两根硅柱21。该两根硅柱21属于互不相同的柱对22。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
接下来，对第11实施方式进行说明。
图39(a)是表示本实施方式的半导体存储装置的剖视图，图39(b)是其俯视图。
此外，图39(a)及图39(b)是相当于第1实施方式中图1(a)及图1(b)的图，但不同于图1(a)及图1(b)，还图示出了导电膜42。
如图39(a)及图39(b)所示，在本实施方式的半导体存储装置111中，绝缘部件48是在Z方向上延伸的圆柱状，硅柱21是包围绝缘部件48的圆筒状，隧道绝缘膜47是包围硅柱21的圆筒状，浮栅电极32是包围隧道绝缘膜47并沿Z方向排列的多个环状部件。另一方面，电极间绝缘膜41、导电膜42、阻挡绝缘膜43及控制栅极电极31是在Y方向上延伸的带状。图39(a)的区域D的放大图与图2相同。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
根据以上所说明的实施方式，能够实现可靠性高的半导体存储装置及其制造方法。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并未意图限定发明的范围。这些新颖的实施方式能以其他各种实施方式实施，可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等效发明的范围内。另外，所述各实施方式可相互组合实施。

Claims (27)

1.一种半导体存储装置，具备：
半导体柱，在第1方向上延伸；
第1电极，在相对于所述第1方向交叉的第2方向上延伸；
第2电极，设置在所述半导体柱与所述第1电极之间；
第1绝缘膜，设置在所述半导体柱与所述第2电极之间；
第2绝缘膜，设置在所述第1电极与所述第2电极之间及所述第1电极的所述第1方向两侧；以及
导电膜，设置在所述第2电极与所述第2绝缘膜之间，且未与所述第1绝缘膜相接。
2.根据权利要求1所述的半导体存储装置，其中所述导电膜也配置在所述第1电极的所述第1方向两侧。
3.根据权利要求1所述的半导体存储装置，其中所述导电膜为连续膜。
4.根据权利要求1所述的半导体存储装置，其中所述导电膜具有相互隔开的多个粒状部分。
5.根据权利要求1所述的半导体存储装置，其中所述第2电极包含硅，且
所述导电膜包含选自由金属、金属氮化物及金属硅化物所组成的群中的1种以上的材料。
6.根据权利要求1所述的半导体存储装置，其还具备另一第1电极，所述另一第1电极在所述第1方向上与所述第1电极隔开设置，且在所述第2方向上延伸，且
所述导电膜在与所述第1电极及所述另一第1电极之间被分断。
7.根据权利要求1所述的半导体存储装置，其还具备：
另一第1电极，在所述第1方向上与所述第1电极隔开设置，且在所述第2方向上延伸；以及
层间绝缘膜，设置在所述第1电极与所述另一第1电极之间；且
所述导电膜也配置在所述层间绝缘膜中的所述半导体柱的相反侧的面上。
8.根据权利要求6所述的半导体存储装置，其中在所述第1电极与所述另一第1电极之间形成有气隙。
9.根据权利要求1所述的半导体存储装置，其还具备另一第1电极，所述另一第1电极在相对于所述第1方向及所述第2方向这两者交叉的第3方向上与所述第1电极隔开设置，且在所述第2方向上延伸，且
在所述第1电极与所述另一第1电极之间形成有气隙。
10.根据权利要求1所述的半导体存储装置，其中所述第2电极比所述第1绝缘膜薄。
11.根据权利要求1所述的半导体存储装置，其中在所述第1方向上，所述第2电极的长度比所述第2绝缘膜的长度短。
12.根据权利要求1所述的半导体存储装置，其还具备第3绝缘膜，所述第3绝缘膜设置在所述第2电极与所述导电膜之间。
13.根据权利要求12所述的半导体存储装置，其中所述第3绝缘膜也配置在所述第1电极的所述第1方向两侧。
14.根据权利要求12所述的半导体存储装置，其中在所述第1方向上，所述第2电极的长度比所述第3绝缘膜的长度短。
15.一种半导体存储装置的制造方法，具备如下步骤：
使层间绝缘膜与第1膜沿第1方向交替地积层；
形成在相对于所述第1方向交叉的第2方向上延伸且贯通所述层间绝缘膜及所述第1膜的沟槽；
经由所述沟槽去除所述第1膜的一部分，由此在所述沟槽的侧面形成第1凹部；
在所述第1凹部内形成第2电极；
在所述沟槽的侧面上形成第1绝缘膜；
在所述第1绝缘膜的侧面上形成半导体膜；
形成在所述第2方向上延伸且贯通所述层间绝缘膜及所述第1膜的狭缝；
经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第2凹部；
在所述第2凹部的内表面上形成导电膜；
在所述导电膜的侧面上形成第2绝缘膜；
在所述第2凹部内且所述第2绝缘膜的侧面上形成第1电极；以及
将所述半导体膜、所述第1绝缘膜及所述第2电极沿所述第2方向分断。
16.根据权利要求15所述的半导体存储装置的制造方法，其中沿所述第2方向分断的步骤具有将所述导电膜沿所述第2方向分断的步骤。
17.根据权利要求15所述的半导体存储装置的制造方法，其还具备将所述导电膜中的形成在所述层间绝缘膜的侧面上的部分去除的步骤。
18.根据权利要求15所述的半导体存储装置的制造方法，其还具备在所述第2凹部的内表面上形成第3绝缘膜的步骤，且
在形成所述导电膜的步骤中，所述导电膜形成在所述第3绝缘膜的侧面上。
19.根据权利要求15所述的半导体存储装置的制造方法，其还具备如下步骤：
在所述第1凹部内形成组成与所述第1膜的组成不同的覆盖层；以及
经由所述第2凹部去除所述覆盖层；且
形成第2凹部的步骤具有以所述覆盖层为阻止层对所述第1膜进行蚀刻的步骤。
20.一种半导体存储装置的制造方法，具备如下步骤：
使第1膜与第2膜沿第1方向交替地积层；
形成在相对于所述第1方向交叉的第2方向上延伸且贯通所述第1膜及所述第2膜的沟槽；
在所述沟槽的侧面上形成第2电极；
在所述第2电极的侧面上形成第1绝缘膜；
在所述第1绝缘膜的侧面上形成半导体膜；
将所述半导体膜沿所述第2方向分断，由此形成半导体柱；
形成在所述第2方向上延伸且贯通所述第1膜及所述第2膜的狭缝；
经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第1凹部；
在所述第1凹部的内表面上形成导电膜；
在所述导电膜的侧面上形成第2绝缘膜；
在所述第1凹部内且所述第2绝缘膜的侧面上形成第1电极；
经由所述狭缝去除所述第2膜，由此在所述狭缝的侧面形成第2凹部；以及
经由所述第2凹部去除所述第2电极，由此将所述第2电极沿所述第1方向分断。
21.根据权利要求20所述的半导体存储装置的制造方法，其还具备如下步骤：
将所述第2绝缘膜中的形成在所述第2膜的侧面上的部分去除；以及
将所述导电膜中的形成在所述第2膜的侧面上的部分去除。
22.根据权利要求21所述的半导体存储装置的制造方法，其还具备在所述狭缝与所述第2凹部之间形成第1部件的步骤。
23.根据权利要求20所述的半导体存储装置的制造方法，其还具备经由所述第2凹部将所述第2电极的端部氧化的步骤。
24.根据权利要求20所述的半导体存储装置的制造方法，其还具备如下步骤：
在所述沟槽的内表面上形成第3绝缘膜；以及
经由所述第2凹部选择性地去除所述第3绝缘膜；且
所述导电膜形成在所述第3绝缘膜的侧面上。
25.根据权利要求20所述的半导体存储装置的制造方法，其还具备在所述第1凹部的内表面上形成第3绝缘膜的步骤，且
所述导电膜形成在所述第3绝缘膜的侧面上。
26.一种半导体存储装置的制造方法，具备如下步骤：
使第1膜与第2膜沿第1方向交替地积层；
形成在相对于所述第1方向交叉的第2方向上延伸且贯通所述第1膜及所述第2膜的沟槽；
在所述沟槽的侧面上形成导电膜；
在所述导电膜的侧面上形成第2电极；
在所述第2电极的侧面上形成第1绝缘膜；
在所述第1绝缘膜的侧面上形成半导体膜；
将所述半导体膜沿所述第2方向分断，由此形成半导体柱；
形成在所述第2方向上延伸且贯通所述第1膜及所述第2膜的狭缝；
经由所述狭缝去除所述第2膜，由此在所述狭缝的侧面形成第2凹部；
经由所述第2凹部去除所述导电膜及所述第2电极，由此将所述导电膜及所述第2电极沿所述第1方向分断；
在所述第2凹部内形成层间绝缘膜；
经由所述狭缝去除所述第1膜，由此在所述狭缝的侧面形成第1凹部；
在所述狭缝的侧面上及所述第1凹部的内表面上形成第2绝缘膜；以及
在所述第1凹部内且所述第2绝缘膜的侧面上形成第1电极。
27.根据权利要求26所述的半导体存储装置的制造方法，其还具备在形成所述第1电极后去除所述层间绝缘膜的步骤。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111263980A (zh) * 2020-01-21 2020-06-09 长江存储科技有限责任公司 具有增大的接头临界尺寸的三维存储器器件及其形成方法
CN112420726A (zh) * 2019-08-22 2021-02-26 铠侠股份有限公司 半导体存储装置

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
WO2016139727A1 (ja) 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
WO2016139725A1 (ja) 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
CN113410242A (zh) 2015-05-01 2021-09-17 东芝存储器株式会社 半导体存储装置
TWI620307B (zh) 2015-05-13 2018-04-01 東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
CN107533978B (zh) * 2015-06-04 2021-01-08 东芝存储器株式会社 半导体存储装置及其制造方法
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9847342B2 (en) 2016-03-14 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
KR102635349B1 (ko) * 2016-07-13 2024-02-07 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) * 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP2021019083A (ja) 2019-07-19 2021-02-15 キオクシア株式会社 半導体記憶装置
TWI748661B (zh) * 2020-09-24 2021-12-01 華邦電子股份有限公司 記憶元件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316066A1 (en) * 2010-06-25 2011-12-29 Masayuki Tanaka Semiconductor memory device and method for manufacturing the same
CN101651144B (zh) * 2008-06-11 2013-10-30 三星电子株式会社 包括竖直立柱的存储器件及制造和操作该存储器件的方法
US20140175530A1 (en) * 2010-06-30 2014-06-26 Sandisk Technologies Inc. Three dimensional nand device with silicide containing floating gates and method of making thereof
US20140339622A1 (en) * 2013-05-14 2014-11-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013534A (ja) * 1997-07-08 2006-01-12 Sony Corp 半導体不揮発性記憶装置の製造方法
US6005270A (en) 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US7759715B2 (en) * 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
US8829646B2 (en) * 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
KR20110100958A (ko) * 2010-03-05 2011-09-15 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101623546B1 (ko) * 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
JP2013534058A (ja) * 2010-06-30 2013-08-29 サンディスク テクノロジィース インコーポレイテッド 超高密度垂直ｎａｎｄメモリデバイスおよびそれを作る方法
US9159739B2 (en) * 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
JP2012069606A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012119445A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
US8681555B2 (en) * 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8759895B2 (en) * 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
JP5593283B2 (ja) 2011-08-04 2014-09-17 株式会社東芝 半導体記憶装置及びその製造方法
JP2013182949A (ja) 2012-02-29 2013-09-12 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR20130116099A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140117212A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
US9159845B2 (en) * 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9240416B2 (en) 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9666449B2 (en) * 2014-06-17 2017-05-30 Micron Technology, Inc. Conductors having a variable concentration of germanium for governing removal rates of the conductor during control gate formation
US9379124B2 (en) * 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
EP2983196A1 (en) * 2014-08-07 2016-02-10 IMEC vzw A method for manufacturing a floating gate memory element

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101651144B (zh) * 2008-06-11 2013-10-30 三星电子株式会社 包括竖直立柱的存储器件及制造和操作该存储器件的方法
US20110316066A1 (en) * 2010-06-25 2011-12-29 Masayuki Tanaka Semiconductor memory device and method for manufacturing the same
US20140175530A1 (en) * 2010-06-30 2014-06-26 Sandisk Technologies Inc. Three dimensional nand device with silicide containing floating gates and method of making thereof
US20140339622A1 (en) * 2013-05-14 2014-11-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420726A (zh) * 2019-08-22 2021-02-26 铠侠股份有限公司 半导体存储装置
CN112420726B (zh) * 2019-08-22 2024-03-19 铠侠股份有限公司 半导体存储装置
CN111263980A (zh) * 2020-01-21 2020-06-09 长江存储科技有限责任公司 具有增大的接头临界尺寸的三维存储器器件及其形成方法
CN111263980B (zh) * 2020-01-21 2021-08-03 长江存储科技有限责任公司 具有增大的接头临界尺寸的三维存储器器件及其形成方法
US11205661B2 (en) 2020-01-21 2021-12-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same

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