CN111446252B - 存储器元件及其制造方法 - Google Patents

Abstract

本发明提供一种存储器元件及其制造方法，所述存储器元件包括：基底、多个堆叠结构、保护层以及多个接触插塞。堆叠结构配置于基底上。保护层共形地覆盖堆叠结构的顶面与侧壁。接触插塞分别配置在堆叠结构之间的基底上。接触插塞中的一者包括窄部与位于窄部上的宽部。在上视图中宽部与其相邻的保护层之间相隔一距离。

Description

存储器元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种存储器元件及其制造方法。

背景技术

随着半导体技术的提升，半导体存储器元件的尺寸愈来愈小，使得半导体存储器元件的积集度增加，进而将具有更多功能的元件整合在同一芯片上。在此情况下，半导体存储器元件中的线宽也逐渐缩小，以使电子产品达到轻薄短小的需求。然而，当元件中的线宽愈来愈小的同时，半导体工艺技术也将面临到许多挑战。

发明内容

本发明提供一种存储器元件，包括：基底、多个堆叠结构、保护层以及多个接触插塞。堆叠结构配置于基底上。保护层共形地覆盖堆叠结构的顶面与侧壁上。接触插塞分别配置在堆叠结构之间的基底上。接触插塞中的一者包括窄部与位于窄部上的宽部。在上视图中宽部与其相邻的保护层之间相隔一距离。

本发明提供一种存储器元件的制造方法，其步骤如下。于基底上形成多个堆叠结构；于所述多个堆叠结构的顶面与侧壁上共形地形成保护层；于所述基底上形成导体层，以填入所述多个堆叠结构之间的空间；进行第一图案化工艺，以将所述导体层图案化为多个导体条；进行第二图案化工艺，以将所述多个导体条中的一者图案化为多个导体柱；以及进行替代工艺，以将所述多个导体条中的其他者与所述多个导体柱替换为多个接触插塞。

附图说明

图1A至图1K是沿着本发明一实施例的存储器元件的制造流程的剖面示意图。

图2、图3、图4、图5分别是图1A、图1B、图1D、图1E的上视示意图。

图6是图5的III-III’线的剖面示意图。

具体实施方式

图1A至图1K是沿着本发明一实施例的存储器元件的制造流程的剖面示意图。图2、图3、图4、图5分别是图1A、图1B、图1D、图1E的上视示意图。图6是图5的III-III’线的剖面示意图。

请参照图1A与图2，本实施例提供一种存储器元件10(如图1K所示)的制造方法，其步骤如下。首先，提供一初始结构10a，其包括基底100、多个堆叠结构102、介电层114、118、保护层116以及导体层120。在一实施例中，基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。在本实施例中，基底100可以是硅基底。如图2所示，隔离结构101配置于基底100中，以将基底100定义出多个有源区(active areas)AA。有源区AA沿着X方向延伸。在本实施例中，隔离结构101可以是浅沟槽隔离(shallow trench isolation，STI)结构。

如图1A所示，多个堆叠结构102配置于基底100上。如图2所示，堆叠结构102可以是条状结构，其横越有源区AA。虽然图2仅示出3个堆叠结构102，但本发明不以此为限。在其他实施例中，堆叠结构102的数量可依需求来调整，其可多于3个，例如4个、5个或是更多个堆叠结构。在一实施例中，堆叠结构102沿着Y方向延伸。Y方向垂直于或正交于X方向。具体来说，堆叠结构102由下往上依序包括：穿隧介电层104、浮置栅极106、阻障层108、控制栅极110以及顶盖层112。在一实施例中，穿隧介电层104的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅、高介电常数(k>4)的介电材料或其组合。浮置栅极106的材料包括导体材料，其可例如是掺杂多晶硅、非掺杂多晶硅或其组合。阻障层108的材料包括非金属氧化物，其可例如是氧化硅、氮化硅或其组合。在本实施例中，阻障层108可视为栅间介电层，其可以是氧化物/氮化物/氧化物(Oxide-Nitride-Oxide,ONO)所构成的复合层。控制栅极110的材料包括导体材料，其可例如是掺杂多晶硅、非掺杂多晶硅或其组合。顶盖层112的材料例如是氮化硅及氧化硅。

如图1A所示，介电层114、118共形地覆盖堆叠结构102的顶面与侧壁。在一实施例中，介电层114、118的材料可以是氧化硅。保护层116共形地配置在介电层114、118之间。在一实施例中，保护层116的材料可以是氮化硅。在替代实施例中，堆叠结构102与介电层114之间可具有间隙壁(未示出)，其配置在堆叠结构102的侧壁上。

如图1A所示，导体层120配置于介电层118上。详细地说，导体层120填满堆叠结构102之间的空间且覆盖堆叠结构102的顶面。在一实施例中，导体层120的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合。

另外，如图1A所示，在形成介电层114之前，还包括在堆叠结构102之间的基底100中分别形成多个掺杂区140与多个硅化物层142。在一实施例中，掺杂区140具有与基底100相反的导电型。举例来说，当基底100为P型导电型，掺杂区140则为N型导电型；反之亦然。本实施例中，掺杂区140可例如是存储器元件的源极/漏极(S/D)区。硅化物层142分别形成在掺杂区140上，以降低S/D区的电阻值。在一实施例中，硅化物层142的材料可例如是硅化钛、硅化钴、硅化镍或其组合。

接着，如图1A所示，在初始结构10a上依序形成掩膜层122以及第一光刻胶图案130。具体来说，掩膜层122包括氮化物层124、硬掩膜层126以及抗反射层128，其中硬掩膜层126配置于氮化物层124与抗反射层128之间。在一实施例中，氮化物层124的材料可例如是氮化硅。硬掩膜层126的材料可例如是硅材料、金属材料、碳材料等合适材料。抗反射层128的材料可例如是有机聚合物、碳、氮氧化硅等合适材料。如图1A所示，第一光刻胶图案130配置在堆叠结构102之间的掩膜层122上，且对应基底100中的掺杂区140。如图2所示，第一光刻胶图案130可以是条状结构，其横越有源区AA且沿着Y方向延伸。在一实施例中，第一光刻胶图案130的材料可例如是碳、光刻胶类材料等合适材料。

请参照图1A、图1B、图2以及图3，进行第一图案化工艺，以将导体层120图案化为多个导体条132。具体来说，以第一光刻胶图案130为掩膜，进行第一蚀刻工艺，以移除部分掩膜层122。接着，以剩余的掩膜层122为掩膜，进行第二蚀刻工艺，移除部分导体层120且暴露出介电层118的顶面118t。在一实施例中，第一蚀刻工艺与第二蚀刻工艺可以是以不同蚀刻气体来进行蚀刻的干式蚀刻工艺，例如反应性离子蚀刻(reactive ion etching，RIE)工艺。第一蚀刻工艺与第二蚀刻工艺的蚀刻气体可依掩膜层122与导体层120的材料种类来调整，本发明不以此为限。

在进行第二蚀刻工艺之后，毯覆式覆盖在介电层118的导体层120变成了多个导体条132。导体条132配置在堆叠结构102之间的介电层118上，而剩余的氮化物层124a则配置在导体条132上。详细地说，如图1B所示，导体条132包括下部134与上部136。上部136自下部134的顶面134t向上突出。下部134内埋于或填入堆叠结构102之间。下部134包括第一部分134a与位于第一部分134a上的第二部分134b。从剖面图1B可知，下部134可以是T字型。也就是说，下部134的第二部分134b的顶部宽度大于第一部分134a的顶部宽度。虽然图1B所示出的导体条132的下部134的顶面134t与介电层118的顶面118t共平面，但本发明不以此为限。在其他实施例中，为了完全移除介电层118的顶面118t上的导体层120，可过度蚀刻导体层120，以使导体条132的下部134的顶面134t低于介电层118的顶面118t。

请参照图1C，在基底100上形成填充层138。填充层138填入导体条132的上部136之间的空隙，且覆盖氮化物层124a的顶面。在此情况下，填充层138的顶面138t可视为一平坦表面。在一实施例中，填充层138包括可流动性材料，其可例如是旋涂碳(Spin-on Carbon，SOC)。

请参照图1D与图4，在填充层138上依序形成抗反射层148与第二光刻胶图案150。第二光刻胶图案150具有多个开口152，其对应于堆叠结构102的一侧的导体条132b。也就是说，开口152位于堆叠结构102的一侧的导体条132b的正上方，而不位于堆叠结构102的另一侧的导体条132a的正上方。另外，从上视图4可知，开口152位于隔离结构101上的导体条132b的正上方，而不位于有源区AA上的导体条132b的正上方。在一实施例中，抗反射层148的材料可例如是有机聚合物、碳、氮氧化硅等合适材料。第二光刻胶图案150的材料可例如是碳、光刻胶类材料等合适材料。

请参照图1D、图4、图1E、图5以及图6，进行第二图案化工艺，以将导体条132b图案化为多个导体柱132c。具体来说，以第二光刻胶图案150为掩膜，移除部分填充层138、部分氮化物层124a以及部分导体条132b，以形成多个导体柱132c。如图5与图6所示，导体柱132c分别配置在有源区AA上。接着，移除剩余的填充层138，以暴露出介电层118，如图1E所示。

需注意的是，图1D为图4的II-II’线的剖面示意图，因此，在进行第二图案化工艺后，图1D中的导体条132b会被移除(未示出)。另一方面，图1E与图6分别为图5的I-I’线与III-III’线的剖面示意图。因此，在进行第二图案化工艺后，图1E中的导体条132b不会被移除，以形成导体柱132c。而图6中的导体柱132c则沿着Y方向交替配置。此外，图1D的氮化物层124a也被损耗，而使得导体柱132c上的氮化物层124b的厚度减少。

在本实施例中，如图1E所示，导体条132a可视为虚拟源极接触插塞(dummy sourcecontact plugs)，而导体柱132c可视为虚拟漏极接触插塞(dummy drain contact plugs)。于此，所谓的“虚拟(dummy)”是指会被后续取代工艺所移除的结构。虚拟源/漏极接触插塞所处的位置会被后续形成的源/漏极接触插塞所取代。在本实施例中，可通过两道图案化工艺或两个掩膜图案(即第一光刻胶图案130与第二光刻胶图案150)来定义出虚拟源极接触插塞132a与虚拟漏极接触插塞132c。相较于以单一道图案化工艺同时定义虚拟源/漏极接触插塞的制造方法，本实施例的两道图案化工艺可避免因导体层120的厚度不同而导致柱状的虚拟漏极接触插塞被吃断的问题。因此，本实施例可维持漏极接触插塞的形状与电阻值，以提升可靠度。

请参照图1F至图1K，进行替代工艺(replacement process)，以将导体条132a与导体柱132c替换为多个接触插塞164a、164b。具体来说，请参照图1F，在基底100上依序形成氮化物层154与氧化物层156。氮化物层154共形地覆盖介电层118、导体条132a、导体柱132c以及氮化物层124b上。氧化物层156填入导体条132a与导体柱132c之间的空隙且覆盖氮化物层154的最高顶面154t。在一实施例中，氮化物层154可以是氮化硅。氧化物层156可以是氧化硅。

请参照图1F与图1G，进行平坦化工艺，以暴露出氮化物层154的最高顶面154t。在此情况下，氮化物层154的最高顶面154t与氧化物层156的顶面156t可视为共平面。在一实施例中，所述平坦化工艺可例如是化学机械研磨(chemical mechanical polishing，CMP)工艺、回蚀刻工艺或其组合。

请参照图1G与图1H，进行第一全面性蚀刻工艺，移除部分氧化物层156、部分氮化物层154以及氮化物层124b，以暴露出导体条132a与导体柱132c。接着，进行第二全面性蚀刻工艺，移除导体条132a与导体柱132c，以暴露出介电层118的最低顶面118bt。在此情况下，如图1H所示，多个开口160分别形成在堆叠结构102之间的掺杂区140上。在一实施例中，由于开口160的形成不需要任何掩膜便可对准掺杂区140，因此，此开口160可视为自对准开口(self-aligned opening)。自对准开口160包括第一开口160a与第二开口160b。在本实施例中，第一开口160a可以是条状开口，其沿着Y方向延伸。第二开口160b可以是岛状或柱状开口，其沿着Y方向交替配置。在替代实施例中，第一全面性蚀刻工艺与第二全面性蚀刻工艺可例如是以不同蚀刻气体来进行蚀刻的干式蚀刻工艺，例如反应性离子蚀刻(RIE)工艺。另外，虽然第二全面性蚀刻工艺是用以移除导体条132a与导体柱132c，但仍有部分氮化物层154会被移除，以于开口160的上侧壁形成导角156c，如图1H所示。

值得注意的是，本实施例利用由氮化硅所构成的保护层116来保护堆叠结构102不被第一全面性蚀刻工艺与第二全面性蚀刻工艺所损坏，以保持堆叠结构102的完整性，进而提升可靠度。另外，在进行第二全面性蚀刻工艺之后，仍有导体结构158残留在介电层118与氮化物层154a之间，如图1H所示。在本实施例中，导体结构158也可进一步保护堆叠结构102免受第一全面性蚀刻工艺与第二全面性蚀刻工艺的损坏。具体来说，导体结构158包括第一导体结构158a与第二导体结构158b。在本实施例中，第一导体结构158a可以是条状结构，其分别配置在第一开口160a的两侧。而第二导体结构158b可以是环状结构，分别环绕第二开口160b。

请参照图1H与图1I，在基底100上形成氮化物层162。氮化物层162共形地覆盖氧化物层156a、氮化物层154a以及开口160的表面上。在一实施例中，氮化物层162的材料可以是氮化硅，其形成方法可以是原子层沉积(atomic layer deposition，ALD)法，且其厚度约为10nm至20nm。在本实施例中，氮化物层162的厚度必须够薄且阶梯覆盖率必须够好才能够覆盖开口160的表面，而不会填满开口160。

请参照图1I与图1J，进行第三全面性蚀刻工艺，移除开口160下方的氮化物层162、介电层118、保护层116以及介电层114，以将开口160向下延伸，进而暴露出硅化物层142。在第三全面性蚀刻工艺中，氧化物层156a顶面上的氮化物层162也被移除，以使剩余的氮化物层162a的最高顶面与其相邻的氮化物层154a的最高顶面、氧化物层156的最高顶面共平面。在一实施例中，第三全面性蚀刻工艺可包括干式蚀刻工艺，例如反应性离子蚀刻(RIE)工艺。在本实施例中，氮化物层162也可进一步保护堆叠结构102免受第三全面性蚀刻工艺的损坏。

请参照图1J与图1K，在开口160中形成导体材料，以形成多个接触插塞164，进而完成本实施例的存储器元件10。在一实施例中，导体材料包括金属材料(例如是W、Cu、AlCu等)、阻障金属(例如是Ti、TiN、Ta、TaN等)或其组合，其形成方法可以是电镀法、物理气相沉积法(physical vapor deposition，PVD)、化学气相沉积法(chemical vapor deposition，CVD)等合适形成方法。在本实施例中，由于接触插塞164的形成不需要任何掩膜便可对准掺杂区140，因此，此接触插塞164可视为自对准接触插塞。

请参照图1K，本实施例的存储器元件10，包括：基底100、多个堆叠结构102介电层114、118、保护层116以及多个接触插塞164。堆叠结构102配置于基底100上。具体来说，堆叠结构102由下往上依序包括：穿隧介电层104、浮置栅极106、阻障层108、控制栅极110以及顶盖层112。介电层114、118共形地覆盖堆叠结构102的顶面与侧壁。保护层116共形地配置在介电层114、118之间，且共形地覆盖堆叠结构102的顶面与侧壁。接触插塞164分别配置在堆叠结构102之间的基底100上。具体来说，如图1K所示，接触插塞164包括源极接触插塞164a与漏极接触插塞164b。源极接触插塞164a通过硅化物层142与掺杂区140a电性连接，其中掺杂区140a可视为源极。漏极接触插塞164b通过硅化物层142与掺杂区140b电性连接，其中掺杂区140b可视为漏极。在一实施例中，在上视图中源极接触插塞164a可以是条状，其沿着Y方向延伸。在另一实施例中，在上视图中漏极接触插塞164b可以是岛状，其沿着Y方向交替配置。

如图1K所示，源极接触插塞164a包括窄部164a1与位于窄部164a1上的宽部164a2。宽部164a2的最大宽度W2大于窄部164a1的最大宽度W1。另外，连接部164a3位于窄部164a1与宽部164a2之间，以连接窄部164a1与宽部164a2。值得注意的是，在上视图中宽部164a2与其相邻的保护层116之间相隔一距离d。此距离d表示在进行上述第一、第二以及第三全面性蚀刻工艺时，保护层116保护堆叠结构102免受上述全面性蚀刻工艺的损坏，以保持堆叠结构102的完整性。也就是说，保护层116可增加上述全面性蚀刻工艺的工艺裕度，而不会受到工艺变异进而影响堆叠结构102的形状。

另外，存储器元件10还包括导体结构158分别配置在保护层116与接触插塞164之间。在本实施例中，导体结构158可进一步保护堆叠结构102免受上述全面性蚀刻工艺的损坏。具体来说，导体结构158包括第一导体结构158a与第二导体结构158b。在本实施例中，第一导体结构158a可以是条状结构，其分别配置在源极接触插塞164a的两侧。而第二导体结构158b可以是环状结构，分别环绕漏极接触插塞164b。

综上所述，本发明通过两道图案化工艺来定义出源极接触插塞与漏极接触插塞，以维持漏极接触插塞的形状与电阻值，进而提升可靠度。另外，本实施例的存储器元件具有保护层与多个导体结构。保护层共形地覆盖堆叠结构的顶面与侧壁。导体结构配置在保护层与接触插塞之间。保护层与导体结构可保护堆叠结构免受全面性蚀刻工艺的损坏，并保持堆叠结构的完整性，以更进一步地提升可靠度。

Claims (9)

1.一种存储器元件，包括：

多个堆叠结构，配置于基底上；

保护层，共形地覆盖所述多个堆叠结构的顶面与侧壁；

多个接触插塞，分别配置在所述多个堆叠结构之间的所述基底上，其中所述多个接触插塞中的一者包括窄部与位于所述窄部上的宽部，且在上视图中所述宽部与其相邻的保护层之间相隔一距离；以及

多个导体结构，分别配置在所述保护层与所述多个接触插塞之间。

2.根据权利要求1所述的存储器元件，其中所述多个接触插塞包括：

多个源极接触插塞，在所述上视图中所述多个源极接触插塞呈条状，其沿着Y方向延伸；以及

多个漏极接触插塞，在所述上视图中所述多个漏极接触插塞呈岛状，其沿着所述Y方向交替配置。

3.根据权利要求1所述的存储器元件，其中所述多个导体结构包括多个条状结构，其分别配置在所述多个接触插塞的两侧。

4.根据权利要求1所述的存储器元件，其中所述多个导体结构包括多个环状结构，其分别环绕所述多个接触插塞。

5.一种存储器元件的制造方法，包括：

于基底上形成多个堆叠结构；

于所述多个堆叠结构的顶面与侧壁上共形地形成保护层；

于所述基底上形成导体层，以填入所述多个堆叠结构之间的空间；

进行第一图案化工艺，以将所述导体层图案化为多个导体条，其中所述多个导体条具有多个第一导体条以及多个第二导体条；

进行第二图案化工艺，以将所述多个第一导体条图案化为多个导体柱；以及

进行替代工艺，以将所述多个第二导体条与所述多个导体柱替换为多个接触插塞。

6.根据权利要求5所述的存储器元件的制造方法，其中所述替代工艺包括：

进行全面性蚀刻工艺，移除所述多个第二导体条与所述多个导体柱，以于所述多个堆叠结构之间分别形成多个开口，其中所述多个开口暴露出所述基底；以及

于所述多个开口中填入导体材料，以形成所述多个接触插塞。

7.根据权利要求6所述的存储器元件的制造方法，其中所述导体材料包括金属材料、阻障金属或其组合。

8.根据权利要求6所述的存储器元件的制造方法，其中在进行所述全面性蚀刻工艺之后，多个导体结构分别形成在所述保护层与所述多个开口之间。

9.根据权利要求8所述的存储器元件的制造方法，其中所述多个导体结构分别配置在所述多个开口的两侧或是分别环绕所述多个开口。

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