TW202249256A - 半導體元件及其形成方法 - Google Patents

Abstract

一種半導體元件包括：基底、多個第一閘極結構以及保護結構。基底包括第一區與第二區。第一閘極結構配置在第一區的基底上。保護結構共形地覆蓋與第二區相鄰的多個第一閘極結構中的一者的側壁。保護結構包括下部以及配置在下部上的上部。下部與上部具有不同介電材料。另提供一種半導體元件的形成方法。

Description

半導體元件及其形成方法

本發明是有關於一種具有快閃記憶體的半導體元件及其形成方法。

隨著半導體技術的提升，半導體元件的尺寸愈來愈小，以使半導體元件的積集度增加，進而將具有更多功能的元件整合在同一晶片上。在此情況下，半導體元件中的線寬亦逐漸縮小，以使電子產品達到輕薄短小的需求。

然而，當半導體元件中的關鍵尺寸愈來愈小的同時，半導體製程技術也將面臨到許多挑戰。舉例來說，接縫區（stitch region）周圍或是周邊電路區周圍的鎢殘留物會形成源極/汲極接觸窗之間的漏電路徑，進而導致半導體元件的良率下降。

本發明提供一種半導體元件及其形成方法，其可解決接縫區周圍或是周邊電路區周圍的鎢殘留物問題，進而提升半導體元件的良率。

本發明提供一種半導體元件，包括：基底、多個第一閘極結構以及保護結構。基底包括第一區與第二區。第一閘極結構配置在第一區的基底上。保護結構共形地覆蓋與第二區相鄰的多個第一閘極結構中的一者的側壁。保護結構包括下部以及配置在下部上的上部。下部與上部具有不同介電材料。

本發明提供一種半導體元件的形成方法，包括：提供包括晶胞區與周邊區的基底；在晶胞區的基底上形成多個第一閘極結構；在周邊區的基底上形成至少一第二閘極結構；在晶胞區的多個第一閘極結構上形成犧牲材料；形成停止層以共形覆蓋至少一第二閘極結構、與周邊區相鄰的多個第一閘極結構中的一者的側壁以及犧牲材料的表面；在周邊區的停止層上形成層間介電層；進行第一蝕刻製程，移除犧牲材料的頂面上的停止層且進一步凹蝕犧牲材料與層間介電層之間的停止層，進而形成第一開口；形成保護層以填入第一開口，其中保護層與停止層具有不同介電材料；以及圖案化犧牲材料，以於多個第一閘極結構之間形成多個虛擬接觸窗。

基於上述，本發明實施例藉由將保護結構形成在晶胞區與接縫區之間以及/或在晶胞區與周邊區之間，以避免回蝕刻製程期間所導致的停止層的損耗。在此情況下，在進行接觸窗替換製程之後，金屬鎢不會殘留在接縫區周圍或是周邊電路區周圍。因此，本發明實施例可避免鎢殘留物所形成的源極/汲極接觸窗之間的漏電路徑，進而提升半導體元件的良率。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1J是本發明第一實施例的半導體元件之製造流程的剖面示意圖。

請參照圖1A，本實施例提供一種半導體元件1（如圖1J所示）的製造方法，其步驟如下。首先，提供一初始結構1a，其包括基底100、多個第一閘極結構110以及至少一第二閘極結構120。基底100可包括第一區R1與第二區R2。在一實施例中，第一區R1可以是晶胞區，而第二區R2可以是周邊區。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。在本實施例中，基底100可以是矽基底。

多個第一閘極結構110可配置在第一區R1的基底100上。在本實施例中，第一閘極結構110可以是快閃記憶體（flash memory）結構。具體來說，每一個第一閘極結構110可由下而上依序包括穿隧介電層112、浮置閘極114、閘間介電層116、控制閘極118以及頂蓋層119。也就是說，穿隧介電層112配置在第一區R1的基底100上。浮置閘極114配置在穿隧介電層112上。閘間介電層116配置在浮置閘極114上。控制閘極118配置在閘間介電層116上。頂蓋層119配置在控制閘極118上。

在一實施例中，穿隧介電層112的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法（CVD）、熱氧化法等。在一實施例中，浮置閘極114的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。在一實施例中，閘間介電層116可例如是由氮化物/氧化物/氮化物/氧化物/氮化物（Nitride/Oxide/Nitride/Oxide/Nitride，NONON）所構成的複合層，但本發明並不限於此，此複合層可為三層、五層或更多層；閘間介電層116的形成方法可例如是化學氣相沈積法。在一實施例中，控制閘極118的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。在一實施例中，頂蓋層119的材料可包括介電材料，例如是氮化矽、氮氧化矽或其組合，其形成方法可以是化學氣相沈積法。

至少一第二閘極結構120可配置在第二區R2的基底100上。具體來說，第二閘極結構120可包括閘介電層122以及配置在閘介電層122上的閘電極124。在一實施例中，閘介電層122的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等。在一實施例中，閘電極124的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。在本實施例中，第一閘極結構110與第二閘極結構120可具有不同尺寸，例如是不同高度以及/或不同寬度。另外，第二閘極結構120的閘介電層122的厚度可不同於第一閘極結構110的穿隧介電層112的厚度。此外，雖然圖1A僅繪示單一個第二閘極結構120，但本發明不以此為限。在其他實施例中，第二閘極結構120的數量可依需求來調整。

如圖1A所示，初始結構1a還包括間隙壁102、126、犧牲材料130、停止層132以及層間介電層（ILD layer）134。具體來說，間隙壁102可包括單層結構、雙層結構或是多層結構。舉例來說，間隙壁102可包括氧化矽層104、氮化矽層106以及氧化矽層108。間隙壁102可共形地覆蓋第一閘極結構110的表面。另一方面，間隙壁126可配置在第二閘極結構120的側壁上。在一實施例中，間隙壁126的材料可包括介電材料，例如是氧化矽、氮化矽或其組合。雖然圖1A所繪示的間隙壁126為單層結構，但本發明不以此為限。在其他實施例中，間隙壁126亦可以是雙層結構或是多層結構。

犧牲材料130可配置在間隙壁102上。詳細地說，犧牲材料130可填入第一閘極結構110之間的空間且延伸覆蓋第一閘極結構110的頂面。在一實施例中，犧牲材料130的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。

停止層132可共形覆蓋第二閘極結構120、與第二區R2相鄰的第一閘極結構110的側壁110s（或是間隙壁102的側壁102s）以及犧牲材料130的表面。在一實施例中，停止層132的材料可包括介電材料，例如是氮化矽、氮氧化矽等含氮介電材料，其形成方法可以是化學氣相沈積法。

層間介電層134可配置在第二區R2的停止層132上。在一實施例中，層間介電層134的材料包括氧化矽、低介電常數（low-k）介電材料等介電材料。於此，所謂的低介電常數為介電常數小於或等於4。層間介電層134的形成步驟可包括：在基底100上形成層間介電材料；以及進行平坦化製程（例如CMP製程）以暴露出第一區R1的停止層132的頂面132t。值得注意的是，第一區R1的停止層132與層間介電層134可具有不同研磨速率的不同介電材料。舉例來說，停止層132可以是氮化矽，而層間介電層134可以是氧化矽。在此情況下，上述的平坦化製程可移除大部分由氧化矽構成的層間介電材料，並停在停止層132的頂面132t上。也就是說，停止層132可視為上述的平坦化製程的研磨停止層。在此實施例中，第一區R1的停止層132的頂面132t與層間介電層134的頂面134t可視為實質上共平面。

請參照圖1B，進行第一蝕刻製程140移除犧牲材料130的頂面130t上的停止層132且進一步凹蝕犧牲材料130與層間介電層134之間的部分停止層132，進而形成第一開口10。在一實施例中，第一蝕刻製程140可以是濕式蝕刻製程。舉例來說，當停止層132為氮化矽，第一蝕刻製程140可以是使用含有磷酸的蝕刻液，由此移除停止層132。由於第一蝕刻製程140所使用的蝕刻液對於停止層132具有高蝕刻選擇性，因此，由氮化矽所構成的停止層132可被大量移除，而由多晶矽所構成的犧牲材料130與由氧化矽所構成的層間介電層134不會被移除或僅少量移除。在此情況下，第一開口10可具有寬度10w與深度10d，其中深度10d為犧牲材料130的頂面130t與第一開口10的底面10bt之間的距離。在本實施例中，第一開口10的寬度10w可介於30 nm至40 nm之間，例如35 nm。第一開口10的深度10d可介於130 nm至150 nm之間，例如140 nm。第一開口10的深寬比可介於5至3.25之間，例如4。

請參照圖1C，形成保護材料142，以覆蓋犧牲材料130的頂面130t、層間介電層134的頂面134t並填入第一開口10中。在一實施例中，保護材料142與停止層132a具有不同介電材料。舉例來說，保護材料142可以是諸如氧化矽的氧化物材料，而停止層132可以是諸如氮化矽的氮化物材料。但本發明不以此為限，只要保護材料142與停止層132a為具有高蝕刻選擇比的材料即為本發明的範疇。另外，值得注意的是，由於第一開口10具有高深寬比，因此，在本實施例中，可利用增強高深寬比溝填製程（enhanced High Aspect Ratio Process，eHARP）來形成保護材料142，進而減少第一開口10中的保護材料142的孔洞（voids）。在此情況下，保護材料142可以是eHARP氧化物。但本發明不以此為限，在其他實施例中，亦可以化學氣相沉積法或是原子層沉積法（ALD）來形成保護材料142。在一實施例中，eHARP氧化物中的孔洞小於CVD氧化物或是ALD氧化物中的孔洞。從另一角度來看，eHARP氧化物的緻密度大於CVD氧化物或是ALD氧化物的緻密度。

請參照圖1C與圖1D，進行平坦化製程（例如CMP製程），以移除犧牲材料130的頂面130t上的保護材料142、層間介電層134的頂面134t上的保護材料142以及部分層間介電層134，進而在第一開口10中形成保護層142a。在此情況下，犧牲材料130的頂面130t、保護層142a的頂面142t以及層間介電層134的頂面134t可視為共平面。

請參照圖1E與圖1F，圖案化犧牲材料130，以於第一閘極結構110之間形成多個虛擬接觸窗130a。具體來說，如圖1E所示，在基底100上形成罩幕圖案144。罩幕圖案144可覆蓋或是不覆蓋保護層142a的頂面142t。在一實施例中，罩幕圖案144的材料包括介電材料，例如是氮化矽、氮氧化矽等含氮介電材料，其形成方法可以是化學氣相沈積法。接著，以罩幕圖案144為罩幕，進行第二蝕刻製程150，移除部分犧牲材料130，進而形成多個第二開口12。在此情況下，如圖1F所示，第二開口12暴露出第一閘極結構110正上方的間隙壁102，且暴露出保護層142a的部分表面。在一實施例中，第二蝕刻製程150可以是乾式蝕刻製程，例如是反應性離子蝕刻（RIE）製程。

請參照圖1G，可選擇性地形成襯層152，以共形地覆蓋。罩幕圖案144與第二開口12的表面。在一實施例中，襯層152的材料可包括介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合，其形成方法可以是化學氣相沈積法。

請參照圖1G與圖1H，在第二開口12中形成介電層154。在一實施例中，介電層154的材料可包括介電材料，例如是四乙氧基矽烷（TEOS）。介電層154的形成步驟可包括：在基底100上形成介電材料；以及進行平坦化製程（例如CMP製程）以暴露出罩幕圖案144的頂面144t。

請參照圖1I，進行回蝕刻製程160，移除部分襯層152、部分介電層154以及罩幕圖案144，進而暴露出虛擬接觸窗130a的頂面130t與保護層142a的頂面142t。在一實施例中，回蝕刻製程160可以是乾式蝕刻製程，例如是反應性離子蝕刻（RIE）製程。在本實施例中，回蝕刻製程160對於罩幕圖案144具有高蝕刻選擇性，因此，由氮化矽所構成的罩幕圖案144可被完全移除。在此情況下，回蝕刻製程160可停在由多晶矽所構成的虛擬接觸窗130a與由氧化矽所構成的保護層142a上。如圖1I所示，虛擬接觸窗130a可形成在第一閘極結構110之間，且通過間隙壁102與第一閘極結構110分隔。

值得注意的是，本實施例將停止層的上部由氮化矽替換為氧化矽，因此，此由氧化矽所構成的保護層142a可保護由氮化矽所構成的停止層132a免受回蝕刻製程160的侵蝕而形成凹槽。在此實施例中，停止層132a與保護層142a可視為保護結構162。保護結構162可共形地覆蓋與第二區R2相鄰的第一閘極結構110的側壁110s，且可夾置在層間介電層134與間隙壁102之間。從另一角度來看，保護結構162可具有下部（即停止層132a）與配置在下部132a上的上部（即保護層142a）。下部132a與上部142a之間的界面S1可高於第一閘極結構110的頂面110t。上部142a的頂面142t可外露於層間介電層134。下部132a與上部142a可具有不同介電材料，且上部142a與罩幕圖案144（圖1H）可具有相同材料。舉例來說，下部132a的材料包括氮化矽，而上部142a與罩幕圖案144的材料包括氮化矽。

請參照圖1I與圖1J，進行替換製程（replacement process）以將虛擬接觸窗130a替換為金屬接觸窗230。具體來說，移除虛擬接觸窗130a及其下方的部分的間隙壁102，以形成暴露出基底100的多個接觸窗開口。接著，形成導體材料以填入接觸窗開口中。在一實施例中，上述的導體材料與犧牲材料130不同。上述的導體材料可包括金屬材料（例如是W、Cu、AlCu等）、阻障金屬（例如是Ti、TiN、Ta、TaN等）或其組合，其形成方法可以是電鍍法、物理氣相沉積法（PVD）、化學氣相沉積法等合適形成方法。然後，進行平坦化製程（例如CMP製程）以移除介電層154、層間介電層134以及保護層142a上方的多餘導體材料，進而形成源極接觸窗SC與汲極接觸窗DC。在此情況下，保護層142a的頂面142t可與源極接觸窗SC的頂面SCt以及汲極接觸窗DC的頂面DCt實質上共平面。也就是說，在進行CMP製程之後，不會有任何金屬殘留物形成在晶胞區R1與周邊區R2之間的停止層132a的上方。因此，本實施例可避免在源極接觸窗SC以及/或汲極接觸窗DC之間形成漏電路徑，進而提升半導體元件1的良率。

在一實施例中，源極接觸窗SC可配置在第一閘極結構110的第一側，而汲極接觸窗DC可配置在第一閘極結構110的相對於第一側的第二側。也就是說，源極接觸窗SC與汲極接觸窗DC可沿著平行於基底100的方向D1交替配置。此外，如圖1J所示，源極接觸窗SC與汲極接觸窗DC可通過間隙壁102與第一閘極結構110分隔。

圖2是本發明第二實施例的一種半導體元件的上視示意圖。

請參照圖2，本發明第二實施例提供一種半導體元件2包括基底100、多個第一閘極結構110、多個源極接觸窗SC、多個汲極接觸窗DC以及多個控制閘極接觸窗CC，基底100包括第一區R1與第二區R2’。在一實施例中，第一區R1可以是晶胞區，而第二區R2’可以是接縫區（stitch region）。接縫區R2可配置在相鄰兩個晶胞區R1之間。

第一閘極結構110可配置在晶胞區R1的基底100上，其配置與材料已於上述實施例詳細描述過，於此便不再贅述。在一實施例中，源極接觸窗SC可配置在第一閘極結構110的第一側，而汲極接觸窗DC可配置在第一閘極結構110的相對於第一側的第二側。也就是說，源極接觸窗SC與汲極接觸窗DC可沿著X方向交替配置。值得注意的是，源極接觸窗SC與汲極接觸窗DC在上視角度中具有不同形狀。具體來說，如圖2所示，源極接觸窗SC可以是沿著Y方向延伸的條狀圖案。汲極接觸窗DC可以是沿著Y方向交替排列的多個點狀圖案，且多個點狀圖案彼此分隔。源極接觸窗SC與汲極接觸窗DC可沿著Z方向延伸，並與基底100接觸，如圖1J所示。

另外，控制閘極接觸窗CC可配置在接縫區R2’的基底100上，以電性連接第一閘極結構110的控制閘極118（如圖1J所示）。具體來說，控制閘極接觸窗CC可配置在源極接觸窗SC與汲極接觸窗DC之間的第一閘極結構110的延伸方向上。控制閘極接觸窗CC可沿著X方向交錯排列。

圖3A至圖3E是沿著圖2之A-A’線的半導體元件2的製造流程的剖面示意圖。

請參照圖3A，在進行第一蝕刻製程140以形成第一開口12（如圖1B所示）的同時，亦可凹蝕晶胞區R1與接縫區R2’之間的停止層132，進而形成第三開口14。接著，形成保護材料142，以覆蓋犧牲材料130的頂面130t、層間介電層134的頂面134t並填入第三開口14中。值得注意的是，第三開口14的側壁14s與底面14bt之間的夾角θ1為銳角，且第三開口14具有高深寬比。因此，在本實施例中，可利用增強高深寬比溝填製程（eHARP）來形成保護材料142，進而減少第三開口14中的保護材料142的孔洞（voids）並提高保護材料142的緻密度。在本實施例中，夾角θ1可介於0度至87度之間，例如65度。第三開口14的深寬比可介於5至3.25之間，例如4。

請參照圖3A與圖3B，進行平坦化製程（例如CMP製程），以移除犧牲材料130的頂面130t上的保護材料142、層間介電層134的頂面134t上的保護材料142以及部分層間介電層134，進而在第三開口14中形成保護層242。在此情況下，犧牲材料130的頂面130t、保護層242的頂面242t以及層間介電層134的頂面134t可視為共平面。

請參照圖3C，圖案化犧牲材料130，以於第一閘極結構110之間形成多個虛擬接觸窗130a。具體來說，如圖3C所示，在基底100上形成罩幕圖案144。罩幕圖案144可覆蓋保護層242的頂面242t。接著，以罩幕圖案144為罩幕，進行第二蝕刻製程150，移除部分犧牲材料130，進而形成多個第二開口12（如圖1F所示）。在此實施例中，沿著A-A’線的結構會被罩幕圖案144所覆蓋，因此，並未在圖3C中示出第二開口12。

請參照圖3D，在形成襯層152與介電層154（如圖1H所示）之後，進行回蝕刻製程160，移除罩幕圖案144，進而暴露出虛擬接觸窗130a的頂面130t與保護層242的頂面242t。在本實施例中，回蝕刻製程160對於罩幕圖案144具有高蝕刻選擇性，因此，由氮化矽所構成的罩幕圖案144可被完全移除。在此情況下，回蝕刻製程160可停在由多晶矽所構成的虛擬接觸窗130a與由氧化矽所構成的保護層242上。

請參照圖3E，進行替換製程以將虛擬接觸窗130a替換為金屬接觸窗230。具體來說，移除虛擬接觸窗130a及其下方的間隙壁，以形成暴露出基底100的多個接觸窗開口。接著，形成導體材料以填入接觸窗開口中。然後，進行平坦化製程（例如CMP製程）以移除層間介電層134以及保護層242上方的多餘導體材料，進而形成金屬接觸窗230（亦即，源極接觸窗SC與汲極接觸窗DC）。在此情況下，保護層242的頂面242t可與金屬接觸窗230的頂面230t以及層間介電層134的頂面134t實質上共平面。在此實施例中，停止層132a與保護層242可視為保護結構262。保護結構262可具有下部（即停止層132a）與配置在下部132a上的上部（即保護層242）。在一實施例中，保護結構262的側壁與基底100的頂面之間的夾角θ2為銳角。在本實施例中，夾角θ2可介於0度至87度之間，例如65度。

值得注意的是，本實施例可將停止層132a的上部由氮化矽替換為氧化矽，因此，此由氧化矽所構成的保護層242可保護由氮化矽所構成的停止層132a免受回蝕刻製程160的侵蝕而形成凹槽。在此情況下，在進行接觸窗替換製程之後，不會有任何金屬殘留物形成在晶胞區R1與接縫區R2’之間的停止層132a的上方。因此，本實施例可避免在源極接觸窗SC以及/或汲極接觸窗DC之間形成漏電路徑，進而提升半導體元件2的良率。

綜上所述，本發明實施例藉由將保護結構形成在晶胞區與接縫區之間以及/或在晶胞區與周邊區之間，以避免回蝕刻製程期間所導致的停止層的損耗。在此情況下，在進行接觸窗替換製程之後，金屬鎢不會殘留在接縫區周圍或是周邊電路區周圍。因此，本發明實施例可避免鎢殘留物所形成的源極/汲極接觸窗之間的漏電路徑，進而提升半導體元件的良率。

1、2:半導體元件 1a:初始結構 10:第一開口 10bt:底面 10d:深度 10w:寬度 12:第二開口 14:第三開口 14bt:底面 14s:側壁 100:基底 102、126:間隙壁 102s、110s:側壁 104、108:氧化矽層 106:氮化矽層 110:第一閘極結構 112:穿隧介電層 114:浮置閘極 116:閘間介電層 118:控制閘極 119:頂蓋層 120:第二閘極結構 122:閘介電層 124:閘電極 130:犧牲材料 130a:虛擬接觸窗 130t、132t、134t、142t、230t、242t、DCt、SCt:頂面 132、132a:停止層（下部） 134:層間介電層 140:第一蝕刻製程 142:保護材料 142a、242:保護層（上部） 144:虛擬接觸窗 150:第二蝕刻製程 152:襯層 154:介電層 160:回蝕刻製程 162、262:保護結構 230:金屬接觸窗 D1、X、Y、Z:方向 DC:汲極接觸窗 S1:界面 SC:源極接觸窗 R1:第一區（晶胞區） R2:第二區（周邊區） R2’:第二區（接縫區） θ1、θ2:夾角

圖1A至圖1J是本發明第一實施例的半導體元件之製造流程的剖面示意圖。 圖2是本發明第二實施例的一種半導體元件的上視示意圖。 圖3A至圖3E是沿著圖2之A-A’線的半導體元件的製造流程的剖面示意圖。

2:半導體元件

100:基底

132a:停止層(下部)

134:層間介電層

134t、230t、242t:頂面

230:金屬接觸窗

242:保護層(上部)

262:保護結構

θ2:夾角

Claims (13)

1. 一種半導體元件，包括： 基底，包括第一區與第二區； 多個第一閘極結構，配置在所述第一區的所述基底上：以及 保護結構，共形地覆蓋與所述第二區相鄰的所述多個第一閘極結構中的一者的側壁，其中所述保護結構包括： 下部；以及 上部，配置在所述下部上，其中所述下部與所述上部具有不同介電材料。
2. 如請求項1所述的半導體元件，其中所述上部的材料包括氧化矽，且所述下部的材料包括氮化矽。
3. 如請求項1所述的半導體元件，其中所述第一區為晶胞區，所述第二區為周邊區，所述半導體元件更包括至少一第二閘極結構配置在所述周邊區的所述基底上。
4. 如請求項1所述的半導體元件，更包括： 源極接觸窗，配置在所述多個第一閘極結構的第一側；以及 汲極接觸窗，配置在所述多個第一閘極結構的相對於所述第一側的第二側，其中所述源極接觸窗與所述汲極接觸窗在上視角度中具有不同形狀。
5. 如請求項4所述的半導體元件，更包括： 間隙壁，共形地覆蓋所述多個第一閘極結構的表面，其中所述源極接觸窗與所述汲極接觸窗通過所述間隙壁與所述多個第一閘極結構分隔；以及 層間介電層，配置在所述周邊區的所述至少一第二閘極結構上，其中所述保護結構夾置在所述層間介電層與所述間隙壁之間，且所述保護結構的所述上部的頂面外露於所述層間介電層。
6. 如請求項1所述的半導體元件，其中所述第一區為晶胞區，所述第二區為接縫區，所述半導體元件更包括多個控制閘極接觸窗配置在所述接縫區的所述基底上，以電性連接所述控制閘極。
7. 如請求項6所述的半導體元件，其中所述保護結構的側壁與所述基底的頂面之間的夾角為銳角。
8. 如請求項1所述的半導體元件，其中所述下部與所述上部之間的界面高於所述多個第一閘極結構的頂面。
9. 一種半導體元件的形成方法，包括： 提供包括晶胞區與周邊區的基底； 在所述晶胞區的所述基底上形成多個第一閘極結構； 在所述周邊區的所述基底上形成至少一第二閘極結構； 在所述晶胞區的所述多個第一閘極結構上形成犧牲材料； 形成停止層以共形覆蓋所述至少一第二閘極結構、與所述周邊區相鄰的所述多個第一閘極結構中的一者的側壁以及所述犧牲材料的表面； 在所述周邊區的所述停止層上形成層間介電層； 進行第一蝕刻製程，移除所述犧牲材料的頂面上的所述停止層且進一步凹蝕所述犧牲材料與所述層間介電層之間的所述停止層，進而形成第一開口； 形成保護層以填入所述第一開口，其中所述保護層與所述停止層具有不同介電材料；以及 圖案化所述犧牲材料，以於所述多個第一閘極結構之間形成多個虛擬接觸窗。
10. 如請求項9所述的半導體元件的形成方法，其中所述圖案化所述犧牲材料包括： 在所述基底上形成罩幕圖案； 以所述罩幕圖案為罩幕，進行第二蝕刻製程，移除部分所述犧牲材料，進而形成多個第二開口； 在所述多個第二開口中形成介電層；以及 進行回蝕刻製程，移除部分所述介電層以及所述罩幕圖案，進而暴露出所述多個虛擬接觸窗的頂面與所述保護層的頂面。
11. 如請求項9所述的半導體元件的形成方法，其中在形成所述犧牲材料之前，所述形成方法更包括：形成間隙壁，以共形地覆蓋所述多個第一閘極結構的表面，且所述多個虛擬接觸窗通過所述間隙壁與所述多個第一閘極結構分隔。
12. 如請求項11所述的半導體元件的形成方法，更包括： 移除所述多個虛擬接觸窗及其下方的所述間隙壁，以形成暴露出所述基底的多個接觸窗開口；以及 將導體材料填入所述多個接觸窗開口中，以形成源極接觸窗與汲極接觸窗，其中所述源極接觸窗與所述汲極接觸窗在上視角度中具有不同形狀。
13. 如請求項9所述的半導體元件的形成方法，其中所述第一開口的深寬比介於5至3.25之間。

Images