TWI497650B - 記憶體及其製造方法 - Google Patents

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TWI497650B
TWI497650B TW102137083A TW102137083A TWI497650B TW I497650 B TWI497650 B TW I497650B TW 102137083 A TW102137083 A TW 102137083A TW 102137083 A TW102137083 A TW 102137083A TW I497650 B TWI497650 B TW I497650B
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記憶體及其製造方法
本發明是關於一種記憶體及其一種製造方法，特別是關於一種字元線與串列選擇結構係由不同製程步驟形成的記憶體及其一種製造方法。
對於高密度的記憶體裝置，一個積體電路中每單位面積的資料量是一項重要因素。因此，相關業者發展出三維的記憶體陣列結構，以達到更大的儲存密度及更低的位元成本。
在典型的三維記憶體陣列裡，係形成複數個半導體長條和絕緣長條的堆疊，其中半導體長條例如是用作為記憶體的位元線。記憶體層係形成在這些堆疊上。字元線係正交於這些堆疊而形成在記憶體層上。在結構的一端，每隔一個的堆疊係由一階狀結構所終止，又每隔一個的半導體長條堆疊係分別由一獨立的源極導體所終止。在這端由階狀結構所終止的堆疊係在結構的另一端由分別由一獨立的源極導體所終止，在這端分別由獨立的源極導體所終止的堆疊係在結構的另一端由一階狀結構所終止。這些堆疊並分別在接近其終止於階狀結構的該端處耦接到串列選擇結構。這些串列選擇結構通常是在定義字元線時於相同製程步驟中完成圖案化。
本發明提供一種記憶體結構，在此結構中，字元線與串列選擇結構係由不同的製程步驟形成。這將有助於串列選擇結構的自我對準，而提高結構的對稱性。另外，所有的半導體長條堆疊係在結構的一端統一由一階狀結構所終止，在另一端統一由一源極導體所終止。這將有助於提高結構強度。本發明亦提供適用於此種記憶體的製造方法。
根據本發明的一些實施例，一記憶體包括一基板、複數個位元線堆疊、一記憶體層、複數個第二絕緣層以及複數個串列選擇結構。位元線堆疊係平行配置在基板上方。位元線堆疊各包括相互交替之複數個半導體層和複數個第一絕緣層，且位元線堆疊各具有相對之二個側壁。記憶體層係配置在位元線堆疊的側壁上。第二絕緣層係分別配置在位元線堆疊各者之上。串列選擇結構係對應位元線堆疊配置。串列選擇結構各包括一第一導電層及二個襯墊層，其中第一導電層配置在這些第二絕緣層中對應的第二絕緣層上，二個襯墊層分別沿著這些位元線堆疊中對應之位元線堆疊其相對的二個側壁配置並連接第一導電層。
根據本發明的一些實施例，此種記憶體的製造方法包括以下的步驟。提供一基板，此一基板上方形成有交替之半導體層和第一絕緣層的一堆疊。在堆疊上形成一第二絕緣層。在第二絕緣層上形成一第一導電層。圖案化第一導電層、第二絕緣層和堆疊，以形成複數個位元線堆疊和分別對應這些位元線堆疊的複數個第二絕緣層及複數個第一導電層。形成一記憶體層覆蓋這些位元線堆疊。移除部分的記憶體層，露出對應這些位元線堆疊的第一導電層。並分別沿著位元線堆疊的各個側壁形成複數個襯墊層，使襯墊層連接對應位元線堆疊的第一導電層，形成複數個串列選擇結構。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧記憶體
102‧‧‧基板
104‧‧‧位元線堆疊
104s‧‧‧側壁
106‧‧‧記憶體層
108‧‧‧第二絕緣層
110‧‧‧串列選擇結構
112‧‧‧半導體層
114‧‧‧第一絕緣層
116‧‧‧第一導電層
118‧‧‧襯墊層
120‧‧‧阻障層
122‧‧‧字元線
124‧‧‧位元線接墊結構
126‧‧‧源極導體
128‧‧‧垂直導體
202‧‧‧基板
204‧‧‧堆疊
206‧‧‧半導體層
208‧‧‧第一絕緣層
210‧‧‧阻障層
212‧‧‧第二絕緣層
214‧‧‧第一導電層
216‧‧‧位元線堆疊
216s‧‧‧側壁
216s’‧‧‧側壁部分
218‧‧‧第二絕緣層
220‧‧‧第一導電層
222‧‧‧記憶體層
224‧‧‧拋棄層
226‧‧‧襯墊層
228‧‧‧串列選擇結構
230‧‧‧犧牲層
232‧‧‧光阻層
234‧‧‧第二導電層
236‧‧‧開口
238‧‧‧第三絕緣層
240‧‧‧遮罩層
242‧‧‧字元線
244‧‧‧第四絕緣層
246‧‧‧介電層
248‧‧‧層間介電質層
250‧‧‧串列選擇導體
W1‧‧‧源極導體的寬度
第1A~1C圖為根據本發明一實施例之記憶體的示意圖。
第2A~21圖為根據本發明一實施例之製造方法的各個階段的示意圖。
第22圖為根據本發明另一實施例之製造方法其中一階段的示意圖。
現將參照圖式，對於本發明之記憶體及可適用於此種記憶體的製造方法進行詳述。然而需注意，所附的圖式僅是描繪出部份實施態樣，因此實施例之內容並非作為限制本發明的範圍之用。為了幫助理解，在可能的情況下，係使用相同的元件符號來指示圖式中共通的相同元件。另外，為了清楚起見，在圖式中，各元件之相對比例可能不是依照其實際相對比例來繪示，並可能省略部分元件及元件符號。
第1A~1C圖是根據本發明一實施例之記憶體100的示意圖。第1A圖是俯視示意圖。第1B圖是沿著第1A圖中1-1’線的剖面示意圖。第1C圖是沿著第1A圖中2-2’線的剖面示意圖。為了能清楚說明實施例，係從第1A~1C圖移除部分的絕緣材料。
記憶體100包括一基板102、複數個位元線堆疊104、一記憶體層106、複數個第二絕緣層108以及複數個串列選擇結構110。位元線堆疊104係平行配置在基板102上方，例如沿著第1圖的X方向平行配置在基板102上方。位元線堆疊104各包括相互交替之複數個半導體層112和複數個第一絕緣層114。雖然在此示出2個半導體層112和3個第一絕緣層114，但半導體層112和第一絕緣層114的數目並不受限於此，位元線堆疊104可各包括很多交錯堆疊的半導體層112和第一絕緣層114。在一實施例中，半導體層112是多晶矽層，第一絕緣層114是氧化物層。位元線堆疊104各具有相對之二個側壁104s。記憶體層106係配置在位元線堆疊104的側壁104s上。記憶體層106例如具有氧化層-氮化矽-氧化層(Oxide-Nitride-Oxide, ONO)或氧化層-氮化矽-氧化層-氮化矽-氧化層(Oxide-Nitride-Oxide-Nitride-Oxide, ONONO)結構。第二絕緣層108分別配置在位元線堆疊104各者之上。第二絕緣層108例如是由氧化物製造而成。
串列選擇結構110係分別對應位元線堆疊104配置。串列選擇結構110各包括一第一導電層116及二個襯墊層118。第一導電層116係配置在對應的第二絕緣層108上。襯墊層118分別沿著對應之位元線堆疊104相對的二個側壁104s配置，並連接第一導電層116。第一導電層116和二個襯墊層118係由相同材料製造而成，例如是由重摻雜P型(P+)多晶矽或導體製造而成。在一些實施例中，因為對於裝置的抹除而言，P+多晶矽較N+多晶矽需要的臨界電壓(Vt)較低且抹除速度較快，所以使用P+多晶矽較為合適。如第1C圖所示，串列選擇結構110的襯墊層118與位元線堆疊104的側壁104s係由記憶體層106絕緣，以避免因襯墊層118接觸位元線堆疊104中的半導體層112而造成的短路。或者，在另一實施例中，在串列選擇結構110的位置，襯墊層118與側壁104s係由一氧化物層絕緣(在之後段落參照第22圖有詳細說明)。
另外，記憶體100可包括一阻障層(barrier layer)120。阻障層120配置在基板102上，而位元線堆疊104係配置在阻障層120上。阻障層120例如是一氧化物層，並可作為製程中的一蝕刻停止層。
請再參照第1A圖，記憶體100更包括複數個字元線122、一位元線接墊結構124及一源極導體126。字元線122平行於串列選擇結構110之一排列方向，並正交於位元線堆疊104。更明確地說，以第1A圖為例，串列選擇結構110沿著Y方向排列，字元線122沿著Y方向平行配置，並且，排列在Y方向上的字元線122正交於沿著X方向配置的位元線堆疊104。
位元線堆疊104的一端連接到單一個源極導體126。源極導體126例如是溝槽或孔洞形狀，貫穿位元線堆疊104的各層。隨著源極導體126的寬度W1增加，源極導體126的電阻下降，從而降低位元線電阻。並且，較寬的源極導體寬度W1有利於獲得較寬的製程窗口(process window)。 由於位元線堆疊104的一端是連接到單一個貫穿位元線堆疊104各層的源極導體126，相較於典型的三維記憶體陣列，根據本發明實施例之記憶體100具有較高的機械強度。
位元線堆疊104相對於接近源極導體126該端的另一端係連接到階狀的位元線接墊結構124。位元線接墊結構124包括複數個垂直導體128，分別耦接到連接不同層之半導體層112的位元線接墊。
位元線堆疊104係在接近其終止於位元線接墊結構124的該端耦接到串列選擇結構110。串列選擇結構110係配置在位元線堆疊104的同一側。由於位元線堆疊104的一端連接到單一個源極導體126，另一端統一連接到位元線接墊結構124，且串列選擇結構110皆配置在位元線堆疊104的同一側，記憶體100相較於典型的三維記憶體陣列具有更高的對稱性。
以下將參照第2A~21圖，敘述根據本發明一實施例之可適用於上述記憶體的一種製造方法。
請參照第2A~2B圖，其中第2B圖是沿著第2A圖中1-1’線的剖面示意圖。首先提供一基板202，此一基板202上方形成有一堆疊204。堆疊204係由交替之半導體層206和第一絕緣層208構成，其中半導體層206例如可由多晶矽形成，第一絕緣層208例如可由氧化物形成。雖然在此繪示2個半導體層206和3個第一絕緣層208為例加以說明，但半導體層206和第一絕緣層208的數目並不受限於此，堆疊204可以包括很多交替的半導體層206和第一絕緣層208。
在一實施例中，如第2B圖所示，一阻障層210係形成在基板202上，而堆疊204是形成在阻障層210上。在一實施例中，阻障層210例如是由氧化物形成。
並且，在堆疊204上形成一第二絕緣層212。第二絕緣層212例如是由氧化物形成。又在第二絕緣層212上形成一第一導電層214。第一導電層214例如是由P+多晶矽或導體形成。在一實施例中，第一導電層214的厚度可例如為100埃(Å)~1500埃。
請參照第3A~3B圖，其中第3B圖是沿著第3A圖中1-1’線的剖面示意圖。圖案化第一導電層214、第二絕緣層212和堆疊204，以形成複數個位元線堆疊216和分別對應位元線堆疊216的複數個第二絕緣層218及複數個第一導電層220。圖案化的步驟可藉由蝕刻來達成。在一實施例中，如第3B圖所示，阻障層210係作為蝕刻停止層，而蝕刻步驟係止於阻障層210。
請參照第4A~4B圖，其中第4B圖是沿著第4A圖中1-1’線的剖面示意圖。形成一記憶體層222，使其覆蓋位元線堆疊216。記憶體層222可藉由沉積來形成。記憶體層222例如具有ONO或ONONO結構。
接著係移除部分的記憶體層222，露出對應位元線堆疊216的第一導電層220。這可藉由第5A~8B圖所示的步驟來完成。
請參照第5A~5B圖，其中第5B圖是沿著第5A圖中1-1’線的剖面示意圖。首先形成一犧牲或拋棄層224於記憶體層222上。在一實施例中，拋棄層224例如是藉由沉積或旋轉塗佈之方式形成。舉例來說，在一實施例中，拋棄層224是藉由塗佈一有機介電質層(Organic Dielectric Layer, ODL)或一底部抗反射塗層(Bottom AntiReflection Coating, BARC)等其蝕刻步驟對於氧化物具有選擇性的材料來形成。拋棄層224完全覆蓋記憶體層222，以達成結構上表面的平坦化。
請參照第6A~6B圖，其中第6B圖是沿著第6A圖中1-1’線的剖面示意圖。形成拋棄層224於記憶體層222上後，係蝕刻拋棄層224，以露出部分的記憶體層222，如第6B圖所示。由於拋棄層224的蝕刻具有選擇性，記憶體層222與被其覆蓋的部分實質上不被蝕刻。對於拋棄層224的蝕刻可止於第一導電層220或第二絕緣層218的水平高度，但不蝕刻到低於位元線堆疊216之第一絕緣層208頂部的水平高度。舉例來說，在一實施例中，如第6B圖所示，對於拋棄層224的蝕刻止於其可露出第一導電層220的水平高度。
請參照第7A~7B圖，其中第7B圖是沿著第7A圖中1-1’線的剖面示意圖。移除露出在拋棄層224之外的記憶體層222部分，以暴露出第一導電層220。舉例來說，在一實施例中，如第6B圖所示，對於拋棄層224的蝕刻止於其可露出第一導電層220的水平高度，從而在移除暴露於拋棄層224外的記憶體層222部分後，第一導電層220係暴露出來，如第7B圖所示。然而需注意，位元線堆疊216不應暴露出來，以避免因後續製程步驟所形成的襯墊層(如第9B圖所示之襯墊層226)接觸位元線堆疊216中的半導體層206而造成的短路。
請參照第8A~8B圖，其中第8B圖是沿著第8A圖中1-1’線的剖面示意圖。係移除拋棄層224。在一實施例中，拋棄層224例如是藉由乾式剝除(strip)或溼式剝除來移除。
請參照第9A~9B圖，其中第9B圖是沿著第9A圖中1-1’線的剖面示意圖。分別沿著位元線堆疊216的各個側壁216s形成複數個襯墊層226，使這些襯墊層226連接對應位元線堆疊216的第一導電層220，形成複數個串列選擇結構228。在一實施例中，襯墊層226例如是藉由沉積與蝕刻來形成。在一實施例中，襯墊層226是由相同於第一導電層220的材料來形成，例如P+多晶矽或導體。
請參照第10A~10B圖，其中第10B圖是沿著第10A圖中1-1’線的剖面示意圖。在形成串列選擇結構228後，係形成正交於位元線堆疊216的一犧牲層230。犧牲層230完全覆蓋串列選擇結構228，以達成結構上表面的平坦化。
在一實施例中，犧牲層230可為一單層結構。此一單層結構可由與具有高深寬比的溝槽或孔洞具備良好共形性(conformality)的材料製造而成，如此一來，單層結構的犧牲層230與串列選擇結構228能具有良好的共形性。此一單層結構特別是可由與串列選擇結構228具有良好共形性，且能忍受高達400o C~500o C高溫的有機材料製造而成，此種材料例如是美商應用材料的TOPAZTM 。在一實施例中，若使用TOPAZTM 製作犧牲層230，後續製程步驟可在高達400o C~500o C的溫度進行。不過要注意，處理中的結構應與氧氣隔絕，以避免TOPAZTM 灰化(ash away)。在反應性離子蝕刻製程中，TOPAZTM 相對於多晶矽/氧化物/SiN具有高選擇性。
在另一實施例中，犧牲層230可為一雙層結構，雙層結構的下層由與串列選擇結構228具有良好共形性的材料製造而成，例如是由選自包括TOPAZTM 及有機介電材料ODL之群組的材料製造而成，雙層結構的上層則例如是由選自包括含矽硬遮罩底部抗反射塗層(silicon containing hard mask bottom antireflection coating)SHB、介電抗反射塗佈材料(dielectric antireflection coating)DARC、氧化物、氮化矽(SiN)及多晶矽之群組的材料製造而成。舉例來說，在雙層結構的下層是由TOPAZTM 製造而成的例子中，雙層結構的上層可由SHB、DARC、氧化物、氮化矽或多晶矽製造而成。舉例來說，在雙層結構的下層是由ODL製造而成的例子中，雙層結構的上層可由SHB製造而成。
請參照第11A~11C圖，其中第11B圖是沿著第11A圖中1-1’線的剖面示意圖，第11C圖是沿著第11A圖中2-2’線的剖面示意圖。在對應串列選擇結構228的位置，於犧牲層230上形成正交於位元線堆疊216的一光阻層232。
請參照第12A~12C圖，其中第12B圖是沿著第12A圖中1-1’線的剖面示意圖，第12C圖是沿著第12A圖中2-2’線的剖面示意圖。蝕刻犧牲層230未被光阻層232遮蓋的部分。在一實施例中，此一蝕刻步驟例如是藉由反應性離子蝕刻來達成。藉由反應性離子蝕刻，係除去由有機材料如TOPAZTM 等形成的犧牲層230，但表面可為多晶矽或氧化物的串列選擇結構228、記憶體層222實質上不被蝕刻。反應性離子蝕刻例如是停止於記憶體層222或阻障層210。光阻層232是在犧牲層230的反應性離子蝕刻步驟中移除。在一些實施例中，光阻層232下的犧牲層230，其頂部可由DARC(雙層結構的下層由TOPAZTM 製造而成)或(雙層結構的下層由ODL製造而成)所保護。如第12A、12C圖所示，最後留下正交於位元線堆疊216的犧牲層230。
請參照第13A~13C圖，其中第13B圖是沿著第13A圖中1-1’線的剖面示意圖，第13C圖是沿著第13A圖中2-2’線的剖面示意圖。形成一第二導電層234，覆蓋整個結構。在一實施例中，第二導電層234可藉由沉積之方式形成，例如化學氣相沉積。第二導電層234例如是由P+多晶矽或導體形成。在犧牲層230是由TOPAZTM 製造而成的例子中，鎢(W)、矽化鎢(WSi)或其他可在不超過500o C之溫度下沉積並具有良好導電性的材料所形成的層可作為第二導電層234。
請參照第14A~14C圖，其中第14B圖是沿著第14A圖中1-1’線的剖面示意圖，第14C圖是沿著第14A圖中2-2’線的剖面示意圖。除去多餘的第二導電層234，使得第二導電層234在對應串列選擇結構228的位置露出犧牲層230。在一實施例中，此一移除步驟例如是藉由蝕刻來達成，並停止於TOPAZTM (犧牲層230是單層結構)或SHB(犧牲層230是雙層結構)。
請參照第15A~15C圖，其中第15B圖是沿著第15A圖中1-1’線的剖面示意圖，第15C圖是沿著第15A圖中2-2’線的剖面示意圖。移除犧牲層230，產生露出串列選擇結構228的一開口236。在一實施例中，此一移除步驟例如是藉由乾式或溼式剝除來達成。在犧牲層230是雙層結構的例子中，雙層結構的上層具有硬遮罩的作用，因此可能需要多一個蝕刻步驟以先移除此一上層。
請參照第16A~16C圖，其中第16B圖是沿著第16A圖中1-1’線的剖面示意圖，第16C圖是沿著第16A圖中2-2’線的剖面示意圖。在由犧牲層230之移除產生的開口236內形成一第三絕緣層238。第三絕緣層238可藉由沉積來形成。在一實施例中，第三絕緣層238例如可為一氧化物層。在一實施例中，可藉由化學機械研磨使第三絕緣層238與第二導電層234齊平。
接著係定義平行於串列選擇結構228之一排列方向並正交於位元線堆疊216的複數個字元線(如第18B圖所示之字元線242)。這可藉由第17A~19D圖所示的步驟來完成。
請參照第17A~17D圖，其中第17B圖是沿著第17A圖中1-1’線的剖面示意圖，第17C圖是沿著第17A圖中2-2’線的剖面示意圖，第17D圖是沿著第17A圖中3-3’線的剖面示意圖。對應預定形成字元線的位置，係形成平行於第三絕緣層238並正交於位元線堆疊216的複數個遮罩層240。
請參照第18A~18D圖，其中第18B圖是沿著第18A圖中1-1’線的剖面示意圖，第18C圖是沿著第18A圖中2-2’線的剖面示意圖，第18D圖是沿著第18A圖中3-3’線的剖面示意圖。移除第二導電層234未被遮罩層240遮蓋的部分，以形成複數個字元線242。在一實施例中，此一移除步驟例如是藉由對於氧化物具有高選擇性的反應性離子蝕刻來達成。
請參照第19A~19D圖，其中第19B圖是沿著第19A圖中1-1’線的剖面示意圖，第19C圖是沿著第19A圖中2-2’線的剖面示意圖，第19D圖是沿著第19A圖中3-3’線的剖面示意圖。在形成字元線242後，係移除遮罩層240。在一實施例中，此一移除步驟例如是藉由剝除來達成。
請參照第20A~20D圖，其中第20B圖是沿著第20A圖中1-1’線的剖面示意圖，第20C圖是沿著第20A圖中2-2’線的剖面示意圖，第20D圖是沿著第20A圖中3-3’線的剖面示意圖。在定義出字元線242後，可填充一第四絕緣層244，使其填滿字元線242的間隙，並填滿串列選擇結構228與鄰接串列選擇結構228的字元線242的間隙。在一些實施例中，於填充步驟後，可進行毯式蝕刻(blanket etch)以暴露出字元線242。在一些實施例中，填充和毯式蝕刻步驟可整合於周邊間隔物(spacer)模組的製造步驟中。 在一實施例中，第四絕緣層244可例如由氧化物形成。
在這些製程步驟之後，可再形成記憶體的其他元件。請參照第21圖，其對應第20C圖的剖面。舉例來說，可在串列選擇結構228、字元線242和第四絕緣層244上方形成一介電層246，例如一氮化矽層。接著，可在介電層246上形成一層間介電質層248。在一實施例中，層間介電質層248可藉由沉積和化學機械研磨來形成。之後，可貫穿層間介電質層248及介電層246，形成分別耦接到串列選擇結構228的複數個串列選擇導體250。在一實施例中，串列選擇導體250可藉由蝕刻層間介電質層248及介電層246，化學氣相沉積鎢，和化學機械研磨來形成。
雖然在第21圖中，串列選擇結構228和介電層246有一間隙，但第三絕緣層238與串列選擇結構228的上表面可實際上為齊平，而介電層246直接接觸串列選擇結構228。另外，即使串列選擇導體250並未正對於串列選擇結構228，只要接觸到對應的串列選擇結構228，且不接觸到不對應的串列選擇結構228，仍可達成其功能。
以下將敘述根據本發明另一實施例之可適用於前述記憶體的一種製造方法。此一實施例大致相同於前面所敘述的實施例，為求簡潔，相同之處便在此省略。
在形成襯墊層226前，例如在第4A、4B圖所示之步驟後，可移除對應預定形成串列選擇結構228的部分的記憶體層222。舉例來說，可蝕刻該部分的記憶體層222，露出位元線堆疊216的側壁部分216s’。
接著，可在位元線堆疊216露出的側壁部分216s上形成一氧化物層252，形成如第22圖所示之結構。
之後，可繼續進行第9A~20D圖之製程步驟。
總而言之，在根據本發明實施例的製造方法中，字元線和串列選擇結構係由不同的製程步驟形成。串列選擇結構係以自我對準的製程形成，因此可提高記憶體陣列的對稱性。再者，以這樣的製造方法可同時獲得間距、寬度皆不相同之字元線和串列選擇結構二者的製程窗口。
另外，根據本發明實施例的記憶體，其所有的半導體長條堆疊(如第1A圖所示的位元線堆疊104)係在結構的一端統一由一階狀結構(如第1A圖所示的位元線接墊結構124)所終止，在另一端統一由一源極導體(如第1A圖所示的源極導體126)所終止。這更有助於提高陣列結構的對稱性和機械強度。並且，根據本發明實施例的記憶體結構可以利用較簡單的製程形成，進而降低或維持低製造成本。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
202‧‧‧基板
206‧‧‧半導體層
208‧‧‧第一絕緣層
210‧‧‧阻障層
216‧‧‧位元線堆疊
216s‧‧‧側壁
218‧‧‧第二絕緣層
220‧‧‧第一導電層
222‧‧‧記憶體層
226‧‧‧襯墊層
228‧‧‧串列選擇結構

Claims (1)


  1. (1)

    一種記憶體，包括：

    一基板；

    複數個位元線堆疊，平行配置在該基板上方，該些位元線堆疊各包括相互交替之複數個半導體層和複數個第一絕緣層，該些位元線堆疊各具有相對之二個側壁；

    一記憶體層，配置在該些位元線堆疊的該些側壁上；

    複數個第二絕緣層，分別配置在該些位元線堆疊各者之上；以及

    複數個串列選擇結構，分別對應該些位元線堆疊配置，該些串列選擇結構各包括：

    一第一導電層，配置在該些第二絕緣層中對應的該第二絕緣層上；及

    二個襯墊層，分別沿著該些位元線堆疊中對應之該位元線堆疊相對的該二個側壁配置並連接該第一導電層。

    (2)

    如申請專利範圍第1項所述之記憶體，其中該些串列選擇結構係配置在該些位元線堆疊的同一側。

    (3)

    如申請專利範圍第1項所述之記憶體，其中該第一導電層和該二個襯墊層係由相同材料製造而成。

    (4)

    如申請專利範圍第3項所述之記憶體，其中該第一導電層和該二個襯墊層係由重摻雜P型多晶矽或導體製造而成。

    (5)

    如申請專利範圍第1項所述之記憶體，其中該些位元線堆疊的一端連接到單一個源極導體。

    (6)

    一種記憶體的製造方法，包括：

    提供一基板，該基板上方形成有交替設置之半導體層和第一絕緣層的一堆疊；

    在該堆疊上形成一第二絕緣層；

    在該第二絕緣層上形成一第一導電層；

    圖案化該第一導電層、該第二絕緣層和該堆疊，以形成複數個位元線堆疊和分別對應該些位元線堆疊的複數個第二絕緣層及複數個第一導電層；

    形成一記憶體層覆蓋該些位元線堆疊；

    移除部分的該記憶體層，露出對應該些位元線堆疊的該些第一導電層；以及

    分別沿著該些位元線堆疊的各個側壁形成複數個襯墊層，使該些襯墊層連接對應該些位元線堆疊的該些第一導電層，形成複數個串列選擇結構。

    (7)

    如申請專利範圍第6項所述之製造方法，其中在形成該些串列選擇結構的步驟後，更包括：

    定義平行於該些串列選擇結構之一排列方向並正交於該些位元線堆疊的複數個字元線。

    (8)

    如申請專利範圍第7項所述之製造方法，其中在定義該些字元線的步驟前，更包括：

    形成正交於該些位元線堆疊的一犧牲層；

    形成一第二導電層，該第二導電層在對應該些串列選擇結構的位置露出該犧牲層；

    移除該犧牲層；以及

    在由該犧牲層之移除產生的開口內形成一第三絕緣層。

    (9)

    如申請專利範圍第8項所述之製造方法，其中該犧牲層為一雙層結構，該雙層結構的下層是由與該些串列選擇結構具有良好共形性的材料製造而成，該雙層結構的上層是由選自包括底部抗反射塗層(SHB)、介電抗反射塗佈材料(DARC)、氧化物、氮化矽及多晶矽之群組的材料製造而成。

    (10)

    如申請專利範圍第6項所述之製造方法，其中在形成該記憶體層的步驟後，更包括：

    蝕刻部分的該記憶體層，露出該些位元線堆疊複數個側壁部分；以及

    在該些位元線堆疊露出的該些側壁部分上形成一氧化物層。
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