TWI591806B - 記憶體結構及其製造方法 - Google Patents

Description

記憶體結構及其製造方法

本揭露內容是有關於一種記憶體結構及其製造方法，且特別是有關於一種三維記憶體結構及其製造方法。

非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。快閃記憶體是一種典型的非揮發性記憶體技術。

製作具有垂直通道的非揮發性記憶體元件，例如垂直通道NAND快閃記憶體的方法，一般係先以複數絕緣層和多晶矽層交錯堆疊在半導體基材上形成多層堆疊結構，再於多層堆疊結構中形成貫穿開口，將基材暴露於外；並依序在貫穿開口的側壁上毯覆記憶層，例如矽-矽氧化物-氮化矽-矽氧化物-矽(SONOS)記憶層以及多晶矽通道層，藉以在記憶層、通道層以及多晶矽層上定義出複數個記憶胞。

然而，隨著記憶體元件的應用的增加，對於記憶體元件的需求也趨向較小的尺寸、較大的記憶容量。因應這種需 求，係需要製造高元件密度及具有小尺寸的記憶裝置，也因此製程的難度係提升。

因此，有需要提供一種垂直通道快閃記憶體元件及其製造方法，來解決習知技術所面臨的問題。

本揭露內容係有關於一種記憶體結構及其製造方法。實施例中，記憶體結構中，以兩次蝕刻製程分別製作兩個凹槽，因此可以較容易控制整體凹槽的深度，且第二絕緣凹槽的寬度大於第一絕緣凹槽的寬度，因此第二絕緣凹槽的蝕刻製程可以輕易地對齊第一絕緣凹槽的位置。

根據本揭露內容之一實施例，係提出一種記憶體結構。記憶體結構包括一底氧化層、一第一導體層、一第一絕緣凹槽、複數個絕緣層、複數個第二導體層、一第二絕緣凹槽、一通道層以及一記憶層。第一導體層位於底氧化層上。第一絕緣凹槽穿過第一導體層且位於底氧化層上，且第一絕緣凹槽具有一第一寬度。絕緣層位於第一導體層上。第二導體層與絕緣層交錯堆疊，且第二導體層和第一導體層電性隔離。第二絕緣凹槽穿過絕緣層和第二導體層且位於第一絕緣凹槽上，第二絕緣凹槽具有一第二寬度，且第二寬度大於第一寬度。通道層位於第二絕緣凹槽的至少一側壁上。記憶層位於通道層與第二導體層之間。

根據本揭露內容之另一實施例，係提出一種記憶體結構的製造方法。記憶體結構的製造方法包括以下步驟：形成一 底氧化層；形成一第一導體層於底氧化層上；形成一第一絕緣凹槽，第一絕緣凹槽穿過第一導體層且位於底氧化層上，第一絕緣凹槽具有一第一寬度；形成複數個絕緣層於第一導體層上；形成複數個第二導體層，第二導體層與絕緣層交錯堆疊，且和第一導體層電性隔離；形成一第二絕緣凹槽，第二絕緣凹槽穿過絕緣層和第二導體層且位於第一絕緣凹槽上，第二絕緣凹槽具有一第二寬度，第二寬度大於第一寬度；形成一通道層於第二絕緣凹槽的至少一側壁上；以及形成一記憶層於通道層與第二導體層之間。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10、20、30、40、50、50A、60、1100、120‧‧‧記憶體結構

100‧‧‧底氧化層

100A‧‧‧基板

200‧‧‧第一導體層

200A、400‧‧‧絕緣層

210、220‧‧‧導體部分

300‧‧‧第一絕緣凹槽

300A、900A‧‧‧凹槽

500‧‧‧第二導體層

500A‧‧‧犧牲層

600‧‧‧第二絕緣凹槽

700‧‧‧通道層

700a‧‧‧U型區

700h‧‧‧水平延伸段

700v‧‧‧垂直延伸段

700s、910s、920s‧‧‧側面

800‧‧‧記憶層

900‧‧‧頂氧化層

910、940、970‧‧‧硬遮罩層

910a‧‧‧延伸段

920‧‧‧低溫氧化物層

930‧‧‧有機介電層

950‧‧‧貫穿開口

960‧‧‧圖案化遮罩層

960a‧‧‧開口

L1、L2‧‧‧延伸長度

T1‧‧‧厚度

W1‧‧‧第一寬度

W2‧‧‧第二寬度

W3‧‧‧寬度

11B-11B’、11C-11C’、11F-11F’、11I-11I’、11K-11K’‧‧‧剖面 線

第1圖繪示本揭露內容之一實施例之記憶體結構之示意圖。

第2圖繪示本揭露內容之另一實施例之記憶體結構之示意圖。

第3圖繪示本揭露內容之又一實施例之記憶體結構之示意圖。

第4圖繪示本揭露內容之再一實施例之記憶體結構之示意圖。

第5圖繪示本揭露內容之更一實施例之記憶體結構之示意圖。

第6圖繪示本揭露內容之又更一實施例之記憶體結構之示意 圖。

第7A圖~第7F圖繪示依照本發明之一實施例之一種記憶體結構之製造方法示意圖。

第8A圖~第8H圖繪示依照本發明之另一實施例之一種記憶體結構之製造方法示意圖。

第9A圖~第9B圖繪示依照本發明之又一實施例之一種記憶體結構之製造方法示意圖。

第10A圖~第10K圖繪示依照本發明之再一實施例之一種記憶體結構之製造方法示意圖。

第11A圖~第11K-1圖繪示依照本發明之更一實施例之一種記憶體結構之製造方法示意圖。

第12A圖~第12B-1圖繪示依照本發明之又更一實施例之一種記憶體結構之製造方法示意圖。

在此揭露內容之實施例中，係提出一種記憶體結構及其製造方法。實施例中，記憶體結構中，以兩次蝕刻製程分別製作兩個凹槽，因此可以較容易控制整體凹槽的深度，且第二絕緣凹槽的寬度大於第一絕緣凹槽的寬度，因此第二絕緣凹槽的蝕刻製程可以輕易地對齊第一絕緣凹槽的位置。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1圖，其繪示本揭露內容之一實施例之記憶體結構之示意圖。如第1圖所示，記憶體結構10包括一底氧化層100、一第一導體層200、一第一絕緣凹槽300、複數個絕緣層400、複數個第二導體層500、一第二絕緣凹槽600、一通道層700以及一記憶層800。

如第1圖所示，第一導體層200位於底氧化層100上。第一絕緣凹槽300穿過第一導體層200且位於底氧化層100上，且第一絕緣凹槽300具有一第一寬度W1。絕緣層400位於第一導體層200上。第二導體層500與絕緣層400交錯堆疊，且第二導體層500和第一導體層200電性隔離。第二絕緣凹槽600穿過絕緣層400和第二導體層500且位於第一絕緣凹槽300上，第二絕緣凹槽600具有一第二寬度W2，且第二寬度W2大於第一寬度W1。通道層700位於第二絕緣凹槽600的至少一側壁上。記憶層800位於通道層700與第二導體層500之間。

根據本揭露內容之實施例，記憶體結構10可以作為 三維垂直通道NAND快閃記憶體元件的主要結構，其中第一導體層200例如是反轉閘極(inversion gate)，第二導體層500例如是字元線。

根據本揭露內容之實施例，以兩次蝕刻製程分別製作兩個凹槽300/600，因此可以較容易控制整體凹槽的深度；且第二絕緣凹槽600的第二寬度W2大於第一絕緣凹槽300的第一寬度W1，因此第二絕緣凹槽600的蝕刻製程可以輕易地對齊第一絕緣凹槽300的位置。

更進一步而言，如第1圖所示，根據本揭露內容之實施例，通道層700位於第二絕緣凹槽600的側壁和底面上，形成U型區700a於第一導體層200中，因而即使是通道層700的U型區700a都可以靠近第一導體層200，因此通道層700的相當大的範圍都可以受到閘極(經由第一導體層200)的控制，而可以有效減小通道層不受閘極控制的區域，進而減少通道層不受到閘極控制之區域的較大阻值及較小電流對於記憶裝置之操作性能的不良影響。

再者，如第1圖所示，根據本揭露內容之實施例，通道層700位於記憶層800上，換言之，通道層700並非埋置於記憶層800中、被其他膜層所覆蓋、或埋置於一些管線中，因而可以較容易對通道層700進行各種處理，例如可以較容易地對通道層700進行熱處理，使其晶粒尺寸增大、晶界減少以及提高電流。

如第1圖所示，實施例中，記憶體結構10更可包括一頂氧化層900，頂氧化層900位於絕緣層400和第二導體層500上。

如第1圖所示的實施例中，第一絕緣凹槽300和第二絕緣凹槽600內填充氧化物，而頂氧化層900覆蓋通道層700和第二絕緣凹槽600的上方。

實施例中，如第1圖所示，第一導體層200具有一厚度T1，厚度T1例如是1500~4000埃。詳細而言，根據本揭露內容之實施例，第一導體層200具有相對較大的厚度T1，因此以兩次蝕刻製程分別製作兩個凹槽300/600可以令兩個凹槽300/600的連接處位於第一導體層200中，可以較容易控制整體凹槽的深度，也因此有利於製程中之第二導體層500(字元線)的圖案化。

實施例中，如第1圖所示，第一絕緣凹槽300的第一寬度W1例如是10~30奈米，第二絕緣凹槽600的第二寬度W2例如是50~150奈米。

實施例中，第一導體層200和第二導體層500可分別包括多晶矽、鎢或兩者之組合。

請參照第2圖，其繪示本揭露內容之另一實施例之記憶體結構之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第2圖所示，記憶體結構20中，通道層700具有 一垂直延伸段700v和一水平延伸段700h，垂直延伸段700v和水平延伸段700h係相連接，且水平延伸段700h位於第二導體層500之上。

如第2圖所示，實施例中，記憶體結構20更可包括一硬遮罩層910，硬遮罩層910位於通道層700上。硬遮罩層910具有一延伸段910a，延伸段910a位於通道層700的水平延伸段700h上，且硬遮罩層910的延伸段910a的延伸長度L1大於通道層700的水平延伸段700h的延伸長度L2。實施例中，通道層700的水平延伸段700h用於電性連接至記憶裝置的位元線。

請參照第3圖，其繪示本揭露內容之又一實施例之記憶體結構之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第3圖所示，實施例中，記憶體結構30更可包括一低溫氧化物層(low-temperature oxide)920。低溫氧化物層920位於硬遮罩層910上，且低溫氧化物層920完全覆蓋硬遮罩層910的延伸段910a。

如第3圖所示，實施例中，低溫氧化物層920的上部具有突出外緣，突出外緣的側面920s超過延伸段910a的側面910s，延伸段910a的側面910s超過水平延伸段700h的側面700s。

請參照第4圖，其繪示本揭露內容之再一實施例之記憶體結構之示意圖。本實施例中與前述實施例相同或相似之元 件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第4圖所示，實施例中，記憶體結構40更包括一貫穿開口950。貫穿開口950穿過絕緣層400、第二導體層500和第一導體層200，且貫穿開口950位於底氧化層100上。

請參照第5圖，其繪示本揭露內容之更一實施例之記憶體結構之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第5圖所示，實施例中，記憶體結構50的第一導體層200可包括兩個導體部分210和220，導體部分210和導體部分220例如可由不同材料所製作。舉例而言，鄰接第一絕緣凹槽300的導體部分210由多晶矽所製作，而鄰接貫穿開口950的導體部分220由鎢所製作。

如第5圖所示，導體部分210基本上位於第二絕緣凹槽600和底氧化層100之間，而導體部分220基本上位於絕緣層400和底氧化層100之間。

請參照第6圖，其繪示本揭露內容之又更一實施例之記憶體結構之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第6圖所示，實施例中，記憶體結構60的第一導 體層200可包括兩個導體部分210和220，鄰接第一絕緣凹槽300的導體部分210由多晶矽所製作，而鄰接貫穿開口950的導體部分220由鎢所製作。

如第6圖所示，由多晶矽所製作的導體部分210所佔有的體積大於由鎢所製作的導體部分220所佔有的體積。

第7A圖~第7F圖繪示依照本發明之一實施例之一種記憶體結構之製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第7A圖所示，形成底氧化層100，以及形成第一導體層200於底氧化層100上。實施例中，第一導體層200例如是多晶矽層，其厚度T1例如是1500~4000埃。第一導體層200在記憶裝置中可作為閘極。

如第7B圖所示，形成第一絕緣凹槽300。第一絕緣凹槽300穿過第一導體層200且位於底氧化層100上，第一絕緣凹槽300具有第一寬度W1，第一寬度W1例如是10~30奈米。實施例中，例如是蝕刻第一導體層200並停止於底氧化層100上以形成第一絕緣凹槽300，此蝕刻製程對於底氧化層100和第一導體層200具有高選擇比。

如第7C圖所示，填充絕緣材料於第一絕緣凹槽300中。實施例中，例如是先沈積氧化物於第一絕緣凹槽300中，接著以例如化學機械研磨方式平坦化氧化物的表面至第一導體層 200的上表面。

如第7D圖所示，形成多個絕緣層400於第一導體層200上，以及形成多個第二導體層500，第二導體層500與絕緣層400交錯堆疊，且第二導體層500和第一導體層200彼此電性隔離。實施例中，絕緣層400例如是氧化物層，第二導體層500例如是多晶矽層，或者是摻雜多晶矽層，在記憶裝置中可作為字元線。

如第7E圖所示，形成第二絕緣凹槽600，第二絕緣凹槽600穿過絕緣層400和第二導體層500且位於第一絕緣凹槽300上。第二絕緣凹槽600的第二寬度W2大於第一絕緣凹槽300的第一寬度W1。實施例中，第二絕緣凹槽600的第二寬度W2例如是50~150奈米。

實施例中，例如是蝕刻絕緣層400、第二導體層500以及部分的第一導體層200和部分的第一絕緣凹槽300之絕緣材料，而停止於第一導體層200之中，以形成第二絕緣凹槽600於第一絕緣凹槽300上。第一導體層200的相對較大的厚度T1有利於此蝕刻製程的蝕刻深度之控制。

根據本揭露內容之實施例，以兩次蝕刻製程製作兩個凹槽300/600，兩個凹槽300/600的連接處位於第一導體層200中，因此較容易控制整體凹槽的深度；且第二絕緣凹槽600的第二寬度W2大於第一絕緣凹槽300的第一寬度W1，因此第二絕緣凹槽600的蝕刻製程可以輕易地對齊第一絕緣凹槽300的位 置。

如第7F圖所示，形成通道層700於第二絕緣凹槽600的至少一側壁上，以及形成記憶層800於通道層700與第二導體層500之間。實施例中，通道層700例如是多晶矽層或者是鍺(Ge)/矽化鍺(SiGe)/鍺銦錫氧化物(GIZO)層，記憶層800例如可具有氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)結構的複合層(但不以此為限)。

如第7F圖所示，通道層700更可形成於第二絕緣凹槽600的底面上。如此一來，通道層700的大部分區域皆靠近第一導體層200或第二導體層500，而可以避免通道層700不受閘極和/或字元線控制的區域之較大阻值及較小電流對於記憶裝置之操作性能的不良影響。

接著，請參照第1圖，形成頂氧化層900於絕緣層400和第二導體層500上。至此，形成如第1圖所示的記憶體結構10。

請同時參照第7A圖~第7F圖和第8A圖~第8H圖，其繪示依照本發明之另一實施例之一種記憶體結構之製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣 或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

進行如第7A圖~第7F圖的步驟之後，接著，如第8A圖所示，形成硬遮罩層910於通道層700上。實施例中，硬遮罩層910例如是氮化矽層或氧化矽層。此階段的硬遮罩層910可以用來保護通道層700。

如第8B圖所示，形成有機介電層930於硬遮罩層910且填充第二絕緣凹槽600，以及形成另一個硬遮罩層940於有機介電層930上。實施例中，如第8B圖所示，有機介電層930具有一平坦的上表面，而硬遮罩層940形成於有機介電層930的平坦上表面上。

實施例中，有機介電層930例如包括有機介電材料或Topaz材料(應用材料公司(Applied Materials)所開發)，硬遮罩層940例如包括含矽硬遮罩底部抗反射塗層(silicon-containing hard-mask bottom anti-reflection coating，SHB)、低溫氧化物層(low-temperature oxide，LTO)、或DARC層(應用材料公司所開發)。

如第8C圖所示，設置一圖案化遮罩層960於硬遮罩層940上，以進行後續的圖案化製程。圖案化遮罩層960具有至少一開口960a，開口960a對應預定的第二絕緣凹槽600。如第8C圖所示，實施例中，此結構同時也可具有另一個第二絕緣凹槽600，而開口960a僅對應預定的第二絕緣凹槽600，另一個第二絕緣凹槽600完全被圖案化遮罩層960所覆蓋。

如第8D圖所示，根據圖案化遮罩層960蝕刻移除部分的有機介電層930和硬遮罩層940，暴露出第二絕緣凹槽600內的硬遮罩層910和其下的通道層700，同時一併蝕刻移除圖案化遮罩層960。由於有機介電層930的材料相對於硬遮罩層910、通道層700、絕緣層400和第二導體層500具有高蝕刻選擇比，因此蝕刻移除有機介電層930所留下的硬遮罩層910和其下的通道層700保有完整的結構，並未受到蝕刻製程的破壞。

如第8E圖所示，形成低溫氧化物層920於有機介電層930和硬遮罩層940上，並填充於第二絕緣凹槽600內。實施例中，例如是以原子層沈積法(ALD)形成低溫氧化物層920。低溫氧化物層920可以保護硬遮罩層910和通道層700不受後續的等向性蝕刻(iso-tropical etching)製程的破壞。

如第8F圖所示，蝕刻移除部分的低溫氧化物層920及硬遮罩層940，暴露出有機介電層930。

如第8G圖所示，蝕刻移除有機介電層930，且保留低溫氧化物層920、硬遮罩層910和通道層700。舉例而言，如第8G圖所示，實施例中，位於另一個第二絕緣凹槽600內的有機介電層930在此步驟中被蝕刻移除。

接著，如第8H圖所示，以等向性蝕刻(iso-tropical etching)製程蝕刻移除部分的硬遮罩層910和部分的通道層700，而形成低溫氧化物層920的上部之突出外緣的側面920s超過硬遮罩層910的延伸段910a的側面910s，延伸段910a的側面910s 超過通道層700的水平延伸段700h的側面700s。

實施例中，等向性蝕刻製程例如包括採用熱磷酸(H₃PO₄)蝕刻液或以化學乾式蝕刻(chemical dry etch，CDE)製程蝕刻硬遮罩層910，以及採用氨水(NH₄OH)或氫氧化四甲基銨(TMAH)蝕刻液、或以化學乾式蝕刻(CDE)製程蝕刻通道層700。

接著，請參照第3圖，形成頂氧化層900於絕緣層400、第二導體層500和低溫氧化物層920上。至此，形成如第3圖所示的記憶體結構30。

根據本揭露內容之實施例的製造方法，可以形成水平延伸段700h用以電性連接至記憶裝置的位元線，同時不蝕刻記憶層800。如此一來，可保有記憶層800的完整，可以維持記憶層800的電場分佈均勻性，降低電場分佈不均勻可能產生的邊緣效應(edge effect)，而可以有效維持並提升記憶裝置的編程/抹除之操作效能和操作速度。

請同時參照第7A圖~第7F圖和第9A圖~第9B圖，其繪示依照本發明之又一實施例之一種記憶體結構之製造方法示意圖。

進行如第7A圖~第7F圖的步驟之後，接著，如第9A圖所示，形成硬遮罩層910於通道層700上。實施例中，硬遮罩層910例如是氮化矽層。此階段的硬遮罩層910可以用來保護通道層700。

接著，如第9B圖所示，以等向性蝕刻製程蝕刻移 除部分的硬遮罩層910和部分的通道層700，而形成硬遮罩層910的延伸段910a的側面910s超過通道層700的水平延伸段700h的側面700s。實施例中，例如可以先形成如第8H圖所示之包括低溫氧化物層920的結構，再以稀釋氫氟酸(diluted hydrofluoric acid，DHF)移除低溫氧化物層920。

實施例中，等向性蝕刻製程例如包括採用熱磷酸(H₃PO₄)蝕刻液或以化學乾式蝕刻(chemical dry etch)製程蝕刻硬遮罩層910，以及採用氨水(NH₄OH)或氫氧化四甲基銨(TMAH)蝕刻液、或以化學乾式蝕刻(chemical dry etch)製程蝕刻通道層700。

接著，請參照第2圖，形成頂氧化層900於絕緣層400和第二導體層500上。至此，形成如第2圖所示的記憶體結構20。

第10A圖~第10K圖繪示依照本發明之再一實施例之一種記憶體結構之製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第10A圖所示，形成底氧化層100，以及形成一絕緣層200A於底氧化層100上。實施例中，絕緣層200A例如是氮化矽層，其厚度T1例如是1500~4000埃。

如第10B圖所示，形成凹槽300A。凹槽300A穿過絕緣層200A且位於底氧化層100上，凹槽300A具有寬度W3例如是70~150奈米。實施例中，例如是蝕刻絕緣層200A並停止於 底氧化層100上以形成凹槽300A。

如第10C圖所示，形成導體部分210於凹槽300A的側壁上，並定義出第一絕緣凹槽300。實施例中，例如是以導體材料填充凹槽300A，接著蝕刻凹槽300A的導體材料以形成第一絕緣凹槽300及導體部分210，第一絕緣凹槽300具有第一寬度W1為10~30奈米。實施例中，導體材料例如是多晶矽。

如第10D圖所示，填入絕緣材料於第一絕緣凹槽300中。

如第10E圖所示，形成多個絕緣層400於第一絕緣凹槽300、導體部分210及絕緣層200A上，以及形成多個犧牲層500A，犧牲層500A與絕緣層400交錯堆疊。實施例中，絕緣層400例如是氧化矽層，犧牲層500A例如是氮化矽層。

如第10F圖所示，形成第二絕緣凹槽600，第二絕緣凹槽600穿過絕緣層400和犧牲層500A且位於第一絕緣凹槽300上。第二絕緣凹槽600的第二寬度W2大於第一絕緣凹槽300的第一寬度W1。實施例中，第二絕緣凹槽600的第二寬度W2例如是50~150奈米。

如第10G圖所示，形成通道層700於第二絕緣凹槽600的至少一側壁上，以及形成記憶層800於通道層700與犧牲層500A之間。

如第10H圖所示，形成頂氧化層900於絕緣層400和犧牲層500A上。

如第10I圖所示，形成貫穿開口950。貫穿開口950穿過頂氧化層900、通道層700、記憶層800、絕緣層400、犧牲層500A和絕緣層200A，且位於底氧化層100上。

如第10J圖所示，移除犧牲層500A和絕緣層200A。實施例中，例如經由貫穿開口950導入蝕刻液以將犧牲層500A和絕緣層200A蝕刻移除。

如第10K圖所示，形成導體部分220和第二導體層500。實施例中，例如經由貫穿開口950導入導體材料填充犧牲層500A和絕緣層200A蝕刻留下的空間，接著再經由貫穿開口950導入蝕刻液將貫穿開口950的導體材料蝕刻分開。至此，形成如第10K圖所示的記憶體結構50A。

另一實施例中，請同時參照第5圖、第8A~8H圖和第10A~10K圖，在進行如第10G圖所示的步驟之後，進行如第8A~8H圖所示的步驟以形成如第5圖所示的低溫氧化物層920、硬遮罩層910的延伸段910a和通道層700的水平延伸段700h之結構，接著再進行第10H~10K圖所示的步驟，最後塗佈氧化物材料於頂氧化層900上和貫穿開口950中，則形成如第5圖所示的記憶體結構50。

如第4圖所示的記憶體結構40之製造方法與如第5圖所示的記憶體結構50之製造方法的差異在於如第10B~10C圖所示的步驟，其中不形成凹槽300A和導體部分210，而是直接在絕緣層200A中形成具有第一寬度W1為10~30奈米的第一絕緣 凹槽300，之後的製造步驟則類似如第10D~10K圖所示的步驟。

如第6圖所示的記憶體結構60之製造方法與如第5圖所示的記憶體結構50之製造方法的差異在於如第10B~10C圖所示的步驟，其中調整凹槽300A的寬度W3，使寬度W3大於第二絕緣凹槽600預定的第二寬度W2，之後的製造步驟則類似如第10D~10K圖所示的步驟。

第11A圖~第11K-1圖繪示依照本發明之更一實施例之一種記憶體結構之製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第11A圖所示，形成底氧化層100於基板100A上，以及形成第一導體層200於底氧化層100上。然後，形成多個絕緣層400於第一導體層200上，以及形成多個第二導體層500，第二導體層500與絕緣層400交錯堆疊，且第二導體層500和第一導體層200電性隔離。接著，形成硬遮罩層970於第二導體層500上。

如第11B~11B-1圖所示，其中第11B-1圖繪示沿第11B圖之剖面線11B-11B’之剖面示意圖，形成凹槽900A，凹槽900A穿過絕緣層400、第二導體層500、第一導體層200及底氧化層100且位於基板100A上。

如第11C~11C-1圖所示，其中第11C-1圖繪示沿第11C圖之剖面線11C-11C’之剖面示意圖，形成通道層700於凹槽 900A的至少一側壁上，以及形成記憶層800於通道層700與第二導體層500之間。實施例中，通道層700例如是多晶矽層，記憶層800例如可具有氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)結構的複合層(但不以此為限)。接著，形成硬遮罩層910於通道層700上。

如第11D圖所示，形成有機介電層930於硬遮罩層910且填充凹槽900A，以及形成另一個硬遮罩層940於有機介電層930上。

如第11E圖所示，設置一圖案化遮罩層960於硬遮罩層940上，以進行後續的圖案化製程。圖案化遮罩層960具有至少一開口960a，開口960a對應預定的凹槽900A。

如第11F~11F-1圖所示，其中第11F-1圖繪示沿第11F圖之剖面線11F-11F’之剖面示意圖，根據圖案化遮罩層960蝕刻移除部分的有機介電層930和硬遮罩層940，暴露出預定的凹槽900A內的硬遮罩層910和其下的通道層700。由於有機介電層930的材料相對於硬遮罩層910和其下的通道層700具有高選擇比，因此移除有機介電層930所留下的硬遮罩層910和其下的通道層700保有完整的結構，並未受到蝕刻製程的破壞。

如第11G圖所示，形成低溫氧化物層920於有機介電層930和硬遮罩層940上，並填充於凹槽900A內。

如第11H圖所示，蝕刻移除部分的低溫氧化物層920及硬遮罩層940，暴露出有機介電層930。

如第11I~11I-1圖所示，其中第11I-1圖繪示沿第11I圖之剖面線11I-11I’之剖面示意圖，蝕刻移除有機介電層930，且保留低溫氧化物層920、硬遮罩層910和通道層700。舉例而言，如第11I-1圖所示，實施例中，位於另一個凹槽900A內的有機介電層930在此步驟中被蝕刻移除。

如第11J圖所示，以等向性蝕刻(iso-tropical etching)製程蝕刻移除部分的硬遮罩層910和部分的通道層700，而形成低溫氧化物層920的上部之突出外緣的側面920s超過硬遮罩層910的延伸段910a的側面910s，延伸段910a的側面910s超過通道層700的水平延伸段700h的側面700s。

接著，如第11K~11K-1圖所示，其中第11K-1圖繪示沿第11K圖之剖面線11K-11K’之剖面示意圖，形成頂氧化層900於絕緣層400、第二導體層500、記憶層800和低溫氧化物層920上。至此，形成如第11K~11K-1圖所示的記憶體結構1100。

第12A圖~第12B-1圖繪示依照本發明之又更一實施例之一種記憶體結構之製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

進行如第11A~11F-1圖所示的步驟之後，進行如第9A~9B圖所示的步驟，形成如第12A圖所示的結構，其中硬遮罩層910的延伸段910a的側面910s超過通道層700的水平延伸段700h的側面700s。

接著，如第12B~12B-1圖所示，其中第12B-1圖繪示沿第12B圖之剖面線12B-12B’之剖面示意圖，形成頂氧化層900於絕緣層400、第二導體層500和記憶層800上。至此，形成如第12B~12B-1圖所示的記憶體結構1200。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧記憶體結構

100‧‧‧底氧化層

200‧‧‧第一導體層

300‧‧‧第一絕緣凹槽

400‧‧‧絕緣層

500‧‧‧第二導體層

600‧‧‧第二絕緣凹槽

700‧‧‧通道層

700a‧‧‧U型區

800‧‧‧記憶層

900‧‧‧頂氧化層

T1‧‧‧厚度

W1‧‧‧第一寬度

W2‧‧‧第二寬度

Claims (8)

1. 一種記憶體結構，包括：一底氧化層；一第一導體層，位於該底氧化層上；一第一絕緣凹槽，穿過該第一導體層且位於該底氧化層上，該第一絕緣凹槽具有一第一寬度；複數個絕緣層，位於該第一導體層上；複數個第二導體層，與該些絕緣層交錯堆疊，且和該第一導體層電性隔離；一第二絕緣凹槽，穿過該些絕緣層和該些第二導體層且位於該第一絕緣凹槽上，該第二絕緣凹槽具有一第二寬度，該第二寬度大於該第一寬度；一通道層，位於該第二絕緣凹槽的至少一側壁上；以及一記憶層，位於該通道層與該些第二導體層之間，其中該第一導體層具有一厚度係為1500~4000埃，該第一絕緣凹槽的該第一寬度係為15~30奈米，該第二絕緣凹槽的該第二寬度係為70~120奈米。
2. 如申請專利範圍第1項所述之記憶體結構，其中該通道層更位於該第二絕緣凹槽的一底面上，該第一導體層和該些第二導體層分別包括多晶矽或鎢。
3. 如申請專利範圍第1項所述之記憶體結構，其中該通道層具有一垂直延伸段和一水平延伸段，該水平延伸段位於該些第二導體層之上，該記憶體結構更包括：一硬遮罩層，位於該通道層上，其中該硬遮罩層具有一延伸段，該延伸段位於該通道層的該水平延伸段上，且該硬遮罩層的該延伸段的延伸長度大於該通道層的該水平延伸段的延伸長度；以及一低溫氧化物層(low-temperature oxide)，位於該硬遮罩層上，且完全覆蓋該硬遮罩層的該延伸段。
4. 如申請專利範圍第1項所述之記憶體結構，更包括：一貫穿開口，穿過該些絕緣層、該些第二導體層和該第一導體層，且位於該底氧化層上；以及一頂氧化層，位於該些絕緣層和該些第二導體層上。
5. 一種記憶體結構的製造方法，包括：形成一底氧化層；形成一第一導體層於該底氧化層上；形成一第一絕緣凹槽，該第一絕緣凹槽穿過該第一導體層且位於該底氧化層上，該第一絕緣凹槽具有一第一寬度； 形成複數個絕緣層於該第一導體層上；形成複數個第二導體層，該些第二導體層與該些絕緣層交錯堆疊，且和該第一導體層電性隔離；形成一第二絕緣凹槽，該第二絕緣凹槽穿過該些絕緣層和該些第二導體層且位於該第一絕緣凹槽上，該第二絕緣凹槽具有一第二寬度，該第二寬度大於該第一寬度；形成一通道層於該第二絕緣凹槽的至少一側壁上；以及形成一記憶層於該通道層與該些第二導體層之間，其中該第一導體層具有一厚度係為1500~4000埃，該第一絕緣凹槽的該第一寬度係為15~30奈米，該第二絕緣凹槽的該第二寬度係為70~120奈米。
6. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中該通道層更位於該第二絕緣凹槽的一底面上，該第一導體層和該些第二導體層分別包括多晶矽或鎢。
7. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中該通道層具有一垂直延伸段和一水平延伸段，該水平延伸段位於該些第二導體層之上，該記憶體結構的製造方法更包括： 形成一硬遮罩層於該通道層上，其中該硬遮罩層具有一延伸段，該延伸段位於該通道層的該水平延伸段上，且該硬遮罩層的該延伸段的延伸長度大於該通道層的該水平延伸段的延伸長度；以及形成一低溫氧化物層(low-temperature oxide)於該硬遮罩層上，且完全覆蓋該硬遮罩層的該延伸段。
8. 如申請專利範圍第5項所述之記憶體結構的製造方法，更包括：形成一貫穿開口，該貫穿開口穿過該些絕緣層、該些第二導體層和該第一導體層，且位於該底氧化層上；以及形成一頂氧化層於該些絕緣層和該些第二導體層上。