KR100757337B1 - 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법 - Google Patents

전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법 Download PDF

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Abstract

전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법에서, 상기 전하 트랩형 비휘발성 메모리 장치는, 기판 상에 형성되고 고립된 섬 형상의 터널 산화막 패턴, 전하 트랩용 실리콘 질화막 패턴이 적층된 전하 트랩 구조물과, 상기 전하 트랩용 실리콘 질화막 패턴의 상부면을 노출시키면서 상기 전하 트랩 구조물 사이를 매립하는 층간 절연막과, 상기 전하 트랩용 실리콘 질화막 패턴 및 층간 절연막 상부 표면을 덮는 유전막 및 상기 유전막 상에 상기 전하 트랩 구조물과 대향하도록 위치하는 전극 패턴을 포함한다. 상기 전하 트랩형 비휘발성 메모리 장치는 전하의 측방 이동에 의한 동작 불량이 감소되고 전극 패턴의 측벽 프로파일이 우수하다.

Description

전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법{Charge trap type non-volatile memory device and method for manufacturing the same}
도 1은 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2 내지 도 10은 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 사시도이다.
도 11 및 도 12는 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 평면도이다.
본 발명은 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법에 관한 것으로써, 보다 상세하게는 전하가 측방으로 이동하는 현상(charge spreading)이 개선되고, 셀 트랜지스터의 측벽 프로파일이 양호한 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는 단위 셀의 구조에 따라 플로팅 게이트 형 비휘발성 메모리 장치(floating gate type non-volatile memory device)와 전하 트랩형의 비휘발성 메모리 장치(charge trap type non-volatile memory device)로 나눌 수 있다. 특히, 상기 전하 트랩형 비휘발성 메모리 장치는 주로 SONOS(silicon oxide nitride oxide semiconductor) 구조를 갖는다.
상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 터널 산화막, 플로팅 게이트와 유전막 및 콘트롤 게이트를 포함한다. 그리고, 상기 플로팅 게이트 내에 자유 전하(free carriers)의 형태로 전하를 저장하는 방법으로 프로그래밍을 수행한다. 특히, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 상기 플로팅 게이트와 반도체 기판 사이에 개재하는 상기 터널 산화막에 결함이 발생하면 상기 플로팅 게이트에 저장된 전하를 모두 잃어버릴 수 있기 때문에 상기 터널 산화막을 상대적으로 두껍게 형성해야 한다. 그러나, 상기 터널 산화막을 두껍께 형성할 경우에는 높은 동작 전압을 필요하고, 그 결과 주변 회로의 구조가 복잡해진다. 그러므로, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 고집적화에 한계를 나타낸다.
상기 SONOS 형의 비휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 터널 산화막, 실리콘 질화막 및 유전막의 다층 구조를 갖는 전하 트랩 절연체(charge trapping dielectric)와 상기 전하 트랩 절연체 상에 형성하는 단일 전극을 포함한다. 그리고, 상기 SONOS 형의 비휘발성 메모리 장치는 상기 실리콘 질화막에 포함되는 트랩 사이트에 전하를 저장하는 방법으로 프로그래밍이 수행된다. 특히, 상기 전하는 상기 실리콘 질화막의 깊은 준위 트랩(deep level trap)에 저장되기 때문에 상기 터널 산화막을 상대적으로 얇게 형성할 수 있다.
상기 SONOS형의 비휘발성 메모리 장치의 경우 실리콘 질화막 내의 트랩 사이트에 전하가 저장되므로, 상기 저장된 전하들은 트랩 사이트에 고정되어 있다고 생각하여 왔다. 그러므로, 상기 SONOS형 비휘발성 메모리 장치의 경우 상기 실리콘 질화막이 고립된 형상을 갖지 않고 이웃하는 셀과 연결되어 있는 형상을 갖도록 형성하였다.
그러나, 실재로 상기 SONOS형의 비휘발성 메모리 장치에 데이터를 기록하면 상기 저장된 전하들이 측방으로 이동하는 현상이 발생하게 된다. 상기와 같이, 전하들이 측방으로 이동하게 되면 각 셀 트랜지스터에 저장되어 있던 전하들의 일부를 잃어버리게 되므로 원하는 수준으로 문턱 전압이 높아지지 않게 되어 셀에 저장된 데이터가 바뀌는 등의 문제가 발생하게 된다.
이러한 문제를 개선하기 위하여, 최근에는 상기 비휘발성 메모리 장치의 단위 셀에 포함되는 실리콘 질화막을 고립된 섬 형태가 되도록 X 및 Y 방향으로 각각 절단하는 공정을 수행하기도 한다.
상기 고립된 섬 형상의 실리콘 질화막 패턴을 형성하는 통상적인 방법으로, 예비 터널 산화막 패턴, 예비 실리콘 질화막 패턴 및 예비 유전막 패턴이 적층되는 라인 형상의 예비 게이트 전극 구조물을 형성한 후에, 상기 예비 게이트 전극 구조물의 연장 방향과 수직한 방향으로 상기 예비 게이트 전극 구조물을 식각함으로써 고립된 형상의 터널 산화막 패턴, 실리콘 질화막 패턴 및 유전막 패턴을 형성한다.
그러나, 상기 실리콘 질화막 상에 유전막으로써 고유전율을 갖는 금속 산화물을 형성하는 경우, 상기 유전막을 플라즈마를 이용하는 건식 식각 공정을 통해 식각하는 것이 용이하지 않다. 때문에, 상기 유전막을 식각하기 위하여 유전막을 되도록 얇게 형성하여야 하며 과도하게 식각 공정을 수행하여야 한다.
그런데, 상기와 같이 유전막을 식각하고, 계속하여 상기 유전막 아래의 실리콘 질화막을 식각하는 동안, 상기 유전막 상에 위치하는 전극의 측벽이 플라즈마에 의해 손상될 뿐 아니라 셀 트랜지스터의 게이트 측벽 프로파일이 불량해진다. 이로 인해, 상기 전극의 선폭이 감소되어 저항이 높아지게 될 뿐 아니라 상기 전극의 선폭이 불균일해지므로 비휘발성 메모리 장치의 동작 특성이 불량해지는 등의 문제가 발생된다.
따라서, 본 발명의 제1 목적은 전하 측벽 이동 현상이 감소되면서 게이트 측벽 프로파일이 우수한 전하 트랩형 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고 고립된 섬 형상의 터널 산화막 패턴, 전하 트랩용 실리콘 질화막 패턴이 적층된 전하 트랩 구조물과, 상기 전하 트랩용 실리콘 질화막 패턴의 상부면을 노출시키면서 상기 전하 트랩 구조물 사이를 매립하는 층간 절연막과, 상기 전하 트랩용 실리콘 질화막 패턴 및 층간 절연막 상부 표면을 덮는 유전막 및 상기 유전막 상에 상기 전하 트랩 구조물과 대향하도록 위치하는 전극 패턴을 포함한다.
상기 유전막은 금속 산화물을 포함한다. 구체적으로, 상기 유전막으로 사용될 수 있는 물질은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있으며, 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 전극 패턴은 상기 전하 트랩 구조물의 선폭에 비해 넓은 선폭을 갖는 것이 바람직하다.
상기 전하 트랩 구조물 사이의 기판 아래에는 제1 방향으로 연장되는 소자 분리막 패턴이 구비될 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 먼저 기판 상에 예비 터널 산화막 패턴, 예비 전하 트랩용 실리콘 질화막 패턴, 예비 버퍼막 패턴 및 예비 저지막 패턴이 적층되고 제1 방향으로 연장되는 예비 전하 트랩 구조물을 형성한다. 상기 예비 저지막 패턴의 상부면을 노출시키면서 상기 예비 전하 트랩 구조물 사이를 매립하는 층간 절연막을 형성한다. 상기 제1 방향과 수직한 제2 방향으로 상기 예비 저지막 패턴, 예비 버퍼막 패턴, 층간 절연막, 예비 전하 트랩용 실리콘 질화막 패턴 및 예비 터널 산화막의 일부를 순차적으로 식각함으로써, 고립된 섬 형상을 갖는 터널 산화막 패턴, 전하 트랩용 실리콘 질화막 패턴, 버퍼막 패턴 및 저지막 패턴을 형성한다. 상기 전하 트랩용 실리콘 질화막 패턴의 상부면이 노출되도록 상기 저지막 패턴, 버퍼막 패턴 및 층간 절연막의 일부분을 제거한다. 상기 전하 트랩용 실리콘 질화막 패턴 상에 유전막을 형성한다. 다음에, 상기 유전막 상에 상기 전하 트랩용 실리콘 질화 막 패턴과 대향하는 전극 패턴을 형성한다.
상기 유전막은 금속 산화물을 포함한다. 구체적으로, 상기 유전막으로 사용될 수 있는 물질은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있으며, 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 전극 패턴은 상기 전하 트랩 구조물의 선폭에 비해 넓은 선폭을 갖도록 형성되는 것이 바람직하다.
상기 전하 트랩 구조물을 형성한 이 후에, 상기 전하 트랩 구조물 사이의 기판을 식각하여 상기 제2 방향으로 연장되는 라인 형상의 소자 분리용 트렌치를 형성하는 공정과, 상기 소자 분리용 트렌치 내부에 절연 물질을 매립하여 소자 분리막 패턴을 형성하는 공정을 더 수행할 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 먼저 기판 상에, 예비 터널 산화막 패턴, 예비 전하 트랩용 실리콘 질화막 패턴, 예비 버퍼막 패턴 및 예비 제1 저지막 패턴이 적층되고 제1 방향으로 연장되는 라인 형상을 갖는 예비 전하 트랩 구조물을 형성한다. 상기 예비 제1 저지막 패턴의 상부면을 노출시키면서 상기 예비 전하 트랩 구조물 사이를 매립하는 층간 절연막을 형성한다. 상기 제1 방향과 수직한 방향으로 상기 예비 제1 저지막 패턴, 예비 버퍼막 패턴, 예비 전하 트랩용 실리콘 질화막 패턴, 예비 터널 산화막 패턴, 층간 절연막 및 기판의 일부분을 식각함으로써, 고립된 섬 형상을 갖는 터널 산화막 패턴, 전하 트랩용 실리콘 질화막 패턴이 적층된 전하 트랩 구조물, 버퍼막 패턴, 제1 저지막 패턴 및 소자 분리용 트렌치를 형성한다. 상 기 소자 분리용 트렌치 내부에 소자 분리막을 형성한다. 상기 전하 트랩용 실리콘 질화막 패턴의 상부면이 노출되도록 상기 제1 저지막 패턴, 버퍼막 패턴, 층간 절연막 및 소자 분리막의 일부분을 제거한다. 상기 실리콘 질화막 패턴, 층간 절연막 및 소자 분리막 상부 표면을 덮는 유전막을 형성한다. 다음에, 상기 유전막 상에 상기 실리콘 질화막 패턴과 대향하는 전극 패턴을 형성한다.
상기 층간 절연막을 형성하기 위하여, 상기 예비 전하 트랩 구조물 사이를 매립하면서 상기 예비 전하 트랩 구조물 상에 예비 층간 절연막을 형성하는 공정과, 상기 예비 제1 저지막 패턴의 상부면이 노출되도록 화학 기계적 연마 공정을 통해 상기 예비 층간 절연막을 제거하는 공정을 수행한다.
이 때, 상기 화학 기계적 연마 공정을 통해 상기 층간 절연막을 형성한 이 후에는 상기 예비 제1 저지막 패턴이 50 내지 1000Å 정도가 남아 있는 것이 바람직하다.
상기 층간 절연막을 형성한 이 후에, 상기 층간 절연막 및 예비 제1 저지막 상에 상기 제2 방향으로 연장되는 라인 형상을 갖는 제2 저지막을 형성하는 공정과, 상기 제2 저지막 상에 하드 마스크막을 형성하는 공정 및 상기 하드 마스크막 및 제2 저지막을 패터닝하여 제2 저지막 패턴 및 하드 마스크 패턴을 형성하는 공정을 더 수행할 수 있다.
상기 전하 트랩용 실리콘 질화막 패턴의 상부면이 노출되도록 제거하는 단계는, 상기 층간 절연막에 비해 낮은 단차를 갖는 상기 버퍼막 패턴이 노출되도록 상기 제1 저지막 패턴을 제거하는 공정 및 상기 층간 절연막의 상부면이 상기 전하 트랩용 실리콘 질화막 패턴의 저면보다 높게 유지되도록 하면서, 상기 층간 절연막, 소자 분리막 패턴의 일부 및 상기 버퍼막 패턴의 전부를 제거하는 공정을 포함할 수 있다.
이 때, 상기 층간 절연막, 소자 분리막 패턴의 일부 및 상기 버퍼막 패턴의 전부를 제거하는 단계는 습식 식각 공정을 통해 수행되는 것이 바람직하다.
상기 유전막은 금속 산화물을 포함한다. 구체적으로, 상기 유전막으로 사용될 수 있는 물질은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있으며, 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 전극 패턴은 상기 전하 트랩 구조물의 선폭에 비해 넓은 선폭을 갖도록 형성되는 것이 바람직하다. 상기 전극 패턴은 금속, 금속 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성될 수 있다.
본 발명에 따른 전하 트랩형 비휘발성 메모리 장치는 전하 트랩용 실리콘 질화막 패턴이 고립된 섬 형상을 갖는다. 때문에, 상기 실리콘 질화막 패턴에 저장된 전하가 측방으로 이동함으로써 발생되는 불량을 감소시킬 수 있다.
또한, 본 발명에 따른 방법에 의하면 상기 유전막을 식각하는 공정이 수행되지 않는다. 그러므로, 상기 유전막을 식각하는 동안 전극 패턴에 가해지는 어택이 발생되지 않기 때문에, 우수한 측벽 프로파일을 가지면서 상기 실리콘 질화막 패턴에 비해 넓은 선폭을 갖는 전극 패턴을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
도 1은 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치를 나타내는 사시도이다.
도 1을 참조하면, 실리콘과 같은 반도체 물질을 포함하는 기판(100)이 마련된다.
상기 기판(100)에는 제1 방향으로 연장되는 트렌치(122)들이 서로 평행하게 형성되어 있다. 상기 트렌치(122) 내에는 소자 분리막 패턴(124)이 매립되어 있다. 상기 기판(100)에서 소자 분리막 패턴(124)이 형성되어 있는 부위는 소자 분리 영역이 되고 소자 분리막 패턴이 형성되어 있지 않는 부위는 액티브 영역이 된다.
기판(100)의 액티브 영역 상에는 고립된 섬 형상의 터널 산화막 패턴(102a) 및 전하 트랩용 실리콘 질화막 패턴(104a, 이하, 실리콘 질화막 패턴)이 적층된 전하 트랩 구조물(105)이 구비된다.
상기 실리콘 질화막 패턴(104a)의 상부면을 노출시키면서 상기 전하 트랩 구조물(105) 사이를 매립하는 층간 절연막(112)이 구비된다.
상기 층간 절연막의 상부면이 상기 실리콘 질화막 패턴의 저면보다 낮게 위치하면 상기 실리콘 질화막 패턴 상에 위치하게 되는 유전막이 상기 터널 산화막 패턴과 지나치게 가까워지게 된다. 때문에, 본 실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 각 셀에 프로그래밍을 하면 전하들이 실리콘 질화막 패턴뿐 아니라 유전막에도 트랩되므로 동작 불량이 발생될 수 있다. 따라서, 상기 층간 절연막(112)의 상부면은 상기 실리콘 질화막 패턴(104a)의 저면보다는 높게 위치하는 것이 바람직하다. 보다 바람직하게는, 상기 층간 절연막(112)의 상부면은 상기 실리콘 질화막 패턴(104a)의 상부면과 동일한 평면에 위치하여 상기 층간 절연막(112) 및 실리콘 질화막 패턴(104a) 간에 단차가 생기지 않도록 한다.
상기 실리콘 질화막 패턴(104a), 층간 절연막(112) 및 소자 분리막 패턴(124)을 덮는 유전막(126)이 구비된다. 상기 유전막(126)은 고 유전율을 갖는 금속 산화물로 이루어지는 것이 바람직하다. 상기 유전막(126)으로 사용될 수 있는 물질의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 본 실시예에서, 상기 유전막(126)은 알루미늄 산화물로 형성된다.
상기 유전막(126) 상에는 상기 실리콘 질화막 패턴(104a)과 서로 대향하는 전극 패턴(132)이 구비된다. 상기 전극 패턴(132)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 전극 패턴(132)의 선폭이 상기 실리콘 질화막 패턴(104a)보다 좁은 선폭을 갖는 경우 상기 실리콘 질화막 패턴(104a)의 양측으로 상기 전극 패턴(132)과 겹쳐지지 않는 부위가 생기게 된다. 그런데, 상기 전극 패턴(132)과 실리콘 질화막 패턴(104a)이 서로 겹쳐지지 않는 부위는 셀 트랜지스터의 게이트로 동작하지 않는다. 그러므로, 상기 전극 패턴(132)과 겹쳐지지 않는 상기 실리콘 질화막 패턴(104a) 양측 부위로 전하들이 이동하는 경우 상기 셀 트랜지스터의 문턱 전압이 충분히 상승하지 않게 되어 동작 불량이 발생될 수 있다. 때문에, 상기 전극 패턴(132)이 상기 실리콘 질화막 패턴(104a) 상부면 전체를 충분히 덮을 수 있도록 형성되어야 하며, 이를 위하여 상기 전극 패턴(132)은 상기 실리콘 질화막 패턴(104a)의 선폭에 비해 넓은 선폭을 갖는 것이 바람직하다.
구체적으로, 상기 전극 패턴(132)의 선폭이 상기 실리콘 질화막 패턴(104a)에 비해 5% 이하로 넓은 선폭을 갖는 경우 상기 전극 패턴(132)과 실리콘 질화막 패턴(104a)간에 미스 얼라인 마진을 충분히 증가시키지 못하며, 상기 전극 패턴(132)의 선폭이 상기 실리콘 질화막 패턴(104a)에 비해 20% 이상으로 넓은 선폭을 갖는 경우에는 전극 패턴(132) 사이의 폭이 상대적으로 좁아지게 되어 기생 커패시터가 증가되고 이웃하는 전극 패턴(132)간이 쇼트될 수 있다. 상기 전극 패턴(132)의 선폭이 상기 실리콘 질화막 패턴(104a)에 비해 5 내지 20% 정도 넓은 선폭을 갖는 것이 바람직하다.
이와 같이, 상기 전극 패턴(132)의 선폭이 넓게 형성된 경우, 상기 실리콘 질화막 패턴(104a)과의 미스얼라인 마진이 증가될 뿐 아니라 상기 전극 패턴(132)의 저항이 감소된다.
상기 전극 패턴(132)은 적어도 2층의 도전막 패턴이 적층된 구조를 가질 수 있다. 또한, 상기 전극 패턴(132)은 금속 또는 금속 질화물로 이루어질 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다.
상기 유전막 패턴(126)상부면과 직접 접촉하는 하부 전극 패턴(128a)은 4.5eV 이상의 높은 일함수를 갖는 제1 도전 물질로 이루어지고, 상기 하부 전극 패턴(128a) 상에 적층되는 상부 전극 패턴(130a)은 상기 제1 도전 물질보다 낮은 저항을 가지면서 용이하게 패터닝할 수 있는 제2 도전 물질로 이루어질 수 있다. 또 한, 상기 하부 전극 패턴(128a) 및 상부 전극 패턴(130a) 사이에는 베리어 금속막 패턴(도시안됨)이 추가적으로 구비될 수 있다. 상기와 같이, 하부 전극 패턴(128a)이 높은 일함수를 갖는 도전 물질로 형성되는 경우, 소거 동작 시에 상기 전극 패턴(132)으로부터 상기 실리콘 질화막 패턴(104a)으로 전하들이 역터널링하는 문제를 감소시킬 수 있다. 상기 하부 전극 패턴(128a)은 4.7 내지 5.3eV 정도의 높은 일함수를 갖는 도전 물질로 형성되는 것이 바람직하다. 구체적으로, 상기 전극 패턴(132)은 탄탈륨 질화물로 이루지는 하부 전극 패턴(128a)과, 텅스텐 질화물로 이루어지는 베리어 금속막 패턴 및 텅스텐으로 이루어지는 상부 전극 패턴(130a)이 적층된 구조를 가질 수 있다.
상기 설명한 전하 트랩형 비휘발성 메모리 장치는 전하 트랩용 실리콘 질화막 패턴이 고립된 섬 형상을 가지므로, 트랩되어 있는 전하들이 측방으로 이동하더라도 상기 실리콘 질화막 패턴을 벗어나지 않는다. 때문에, 상기 전하들이 측방으로 이동함으로써 발생되는 동작 불량이 감소된다.
또한, 상기 유전막이 패터닝되지 않고 상기 실리콘 질화막 패턴, 층간 절연막 및 소자 분리막을 덮는 형상을 갖는다. 때문에, 유전막 상부에 형성되는 전극 패턴의 측벽 프로파일이 매우 양호해진다.
그리고, 상기 전극 패턴이 상기 실리콘 질화막 패턴보다 넓은 선폭을 갖기 때문에 오버랩 마진이 증가된다. 때문에, 미스 얼라인이 발생되더라도 상기 전극 패턴을 통해 상기 실리콘 질화막 패턴으로 충분한 일렉트릭 필드(electric field)를 인가할 수 있게 된다. 또한, 상기 전극 패턴의 저항을 감소시킬 수 있다.
도 2 내지 도 10은 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 사시도이다. 도 11 및 도 12는 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 평면도이다.
도 2를 참조하면, 실리콘과 같은 반도체 물질을 포함하는 기판(100)을 마련한다.
상기 기판(100) 상에 예비 터널 산화막 패턴(102), 예비 전하 트랩용 실리콘 질화막 패턴(104, 이하 예비 실리콘 질화막 패턴), 예비 버퍼막 패턴(106) 및 예비 제1 저지막 패턴(108)이 적층되고 제1 방향으로 연장되는 라인 형상을 갖는 예비 전하 트랩 구조물(110)을 형성한다.
구체적으로, 상기 기판(100)을 열산화하여 상기 기판(100) 표면에 터널 산화막(도시안됨)을 형성한다. 상기 터널 산화막 상에 전하 트랩용 실리콘 질화막(도시안됨), 버퍼막(도시안됨) 및 제1 저지막(도시안됨)을 순차적으로 형성한다.
상기 전하 트랩용 실리콘 질화막은 화학 기상 증착 공정을 통해 형성될 수 있다. 상기 버퍼막은 후속 공정들을 수행할 때 상기 전하 트랩용 실리콘 질화막을 보호하는 역할을 한다. 상기 버퍼막은 유전막을 형성하기 이 전에 제거되어야 하므로, 상기 전하 트랩용 실리콘 질화막을 손상시키지 않으면서 제거될 수 있는 물질로 형성되어야 한다. 구체적으로, 상기 버퍼막은 중온 산화막으로 형성될 수 있다. 상기 제1 저지막은 후속의 층간 절연막 연마 공정 시에 연마 저지막으로써 사용된다. 상기 제1 저지막으로 사용될 수 있는 물질로는 실리콘 질화물을 들 수 있다.
상기 제1 저지막이 100Å보다 얇은 두께로 형성되는 경우 상기 층간 절연막 연마 공정 시에 연마 저지막으로써 사용되기가 어려우며, 상기 제1 저지막이 1500Å보다 두껍게 형성되는 경우 층간 절연막과 버퍼막간의 단차가 지나치게 커지게 되어 후속 공정에서 소자 분리용 트렌치를 형성하는데 다소 어려울 수 있다. 그러므로, 상기 제1 저지막은 100 내지 1500Å 정도의 두께로 형성하는 것이 바람직하다.
상기 제1 저지막 상에 제1 방향으로 연장되는 라인 형상을 갖는 포토레지스트 패턴(도시안됨)들을 형성한다. 이 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 저지막, 버퍼막, 전하 트랩용 실리콘 질화막 및 터널 산화막을 순차적으로 식각한다. 상기 공정을 통해, 예비 터널 산화막 패턴(102), 예비 실리콘 질화막 패턴(104), 예비 버퍼막 패턴(106) 및 예비 제1 저지막 패턴(108)이 적층되는 라인 형상의 예비 전하 트랩 구조물(110)을 형성한다.
도 3을 참조하면, 상기 예비 제1 저지막 패턴(108)의 상부면을 노출시키면서 상기 예비 전하 트랩 구조물(110) 사이를 매립하는 층간 절연막(112)을 형성한다.
구체적으로, 상기 예비 전하 트랩 구조물(110)을 완전히 매립하도록 예비 층간 절연막(도시안됨)을 형성한다. 이 후, 상기 예비 제1 저지막 패턴(108) 상부면이 노출되도록 화학 기계적 연마 공정을 수행하여 상기 예비 층간 절연막의 일부를 제거함으로써 층간 절연막(112)을 형성한다. 상기 공정을 수행하면, 상기 예비 제1 저지막 패턴(108) 및 상기 층간 절연막(112)의 상부면이 평탄면을 갖도록 형성된다. 이 때, 상기 예비 제1 저지막 패턴(108)의 두께는 상기 예비 버퍼막 패턴(104) 과 상기 층간 절연막(112)의 단차와 같다.
한편, 상기 남아있는 예비 제1 저지막 패턴(108)의 두께가 50Å보다 얇으면 상기 예비 버퍼막 패턴(104)과 상기 층간 절연막(112)의 단차가 거의 없어서 후속 공정에서 문제가 발생될 수 있다. 반면에, 상기 남아있는 예비 제1 저지막 패턴(108)의 두께가 1000Å보다 두꺼우면 상기 예비 버퍼막 패턴(104)과 상기 층간 절연막(112)의 단차가 지나치게 커지게 된다. 그러므로, 상기 화학 기계적 연마 공정을 수행한 이 후에 적어도 예비 제1 저지막 패턴(108)이 적어도 50Å이상이 남아있도록 하여야 하며, 보다 바람직하게는 50 내지 1000Å이 남아있도록 한다.
도 4를 참조하면, 상기 층간 절연막(112) 및 예비 제1 저지막 패턴(108) 상에 제2 저지막 패턴(114) 및 소자 분리용 트렌치를 형성하기 위한 하드 마스크 패턴(116)을 적층한다. 상기 제2 저지막 패턴(114) 및 하드 마스크 패턴(116)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다.
구체적으로, 상기 층간 절연막(112) 및 예비 제1 저지막 패턴(108) 상에 제2 저지막(도시안됨)을 형성한다. 상기 제2 저지막은 상기 제1 예비 저지막 패턴(108)과 동일한 물질로 형성되는 것이 바람직하다. 본 실시예에서, 상기 제2 저지막은 실리콘 질화물로 형성된다.
상기 제2 저지막 상에 하드 마스크로 사용되기 위한 비정질 탄소막(도시안됨)을 형성한다. 상기 비정질 탄소막 상에 제2 포토레지스트 패턴(120)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 상기 비정질 탄소막, 제2 저지막 및 예비 제1 저지막 패턴(도4, 108)을 이방성 식각함으로써 상기 제2 방향으로 연장되는 제2 저지막 패턴(114) 및 비정질 탄소로 이루어지는 하드 마스크 패턴(116)을 형성한다. 또한, 상기 이방성 식각 공정을 통해 상기 예비 제1 저지막 패턴(108)은 고립된 섬 형상을 갖는 제1 저지막 패턴(108a)으로 전환된다.
도 5를 참조하면, 상기 하드 마스크 패턴(116)을 사용하여 노출되어 있는 상기 예비 버퍼막 패턴(106), 층간 절연막(112), 예비 실리콘 질화막 패턴(104) 및 예비 터널 산화막(102)을 순차적으로 이방성 식각함으로써, 고립된 섬 형상을 갖는 터널 산화막 패턴(102a), 전하 트랩용 실리콘 질화막 패턴(104a) 및 버퍼막 패턴(108a)을 형성한다.
상기 식각 공정을 수행한 후, 에싱 및 스트립 공정을 수행하여 상기 제2 포토레지스트 패턴(도 4, 120) 및 비정질 탄소막 패턴(도 4, 116)을 동시에 제거한다.
이 후에, 도시하지는 않았지만, 상기 하드 마스크 패턴(116)에 의해 덮혀 있는 액티브 영역의 가장자리 부위에 굴곡을 형성하기 위하여 상기 노출된 기판(100) 표면을 열산화시키는 공정을 더 수행할 수 있다.
계속하여, 상기 노출된 기판(100) 표면을 이방성 식각함으로써 소자 분리용 트렌치(122)를 형성한다. 상기 소자 분리용 트렌치(122)를 형성한 이 후에, 상기 소자 분리용 트렌치(122)의 측벽을 큐어링하기 위한 열산화 공정을 수행할 수 있 다. 상기 열산화 공정을 수행하는 경우, 상기 트렌치 내벽 산화막(도시안됨)이 형성된다.
도 6을 참조하면, 상기 소자 분리용 트렌치(122)의 내부에 절연 물질을 채워넣음으로써 소자 분리막 패턴(124)을 형성한다. 상기 소자 분리막 패턴(124)은 1개 이상의 절연 물질이 적층된 형상을 가질 수도 있다.
구체적으로, 갭필 특성이 우수한 제1 절연 물질을 사용하여 상기 트렌치(122) 내부를 부분적으로 매립하는 제1 절연막(도시안됨)을 형성한다. 상기 제1 절연막으로 사용되는 물질은 BPSG, USG 등을 들 수 있다. 또한, 상기 제1 절연 물질에 비해 치밀한 구조를 갖는 제2 절연 물질을 사용하여 상기 트렌치(122) 내부를 완전히 매립하는 제2 절연막(도시안됨)을 형성한다. 상기 제2 절연 물질은 고밀도 플라즈마 공정을 통해 형성된 산화물을 포함한다.
다음에, 상기 제2 저지막 패턴(114)이 노출되도록 상기 제2 절연막 및 제1 절연막의 상부면을 연마함으로써 소자 분리막 패턴(124)을 형성한다. 상기 소자 분리막 패턴(124)은 상기 제1 절연 물질로 이루어지는 제1 절연막 패턴(도시안됨)과 상기 제2 절연 물질로 이루어지는 제2 절연막 패턴(도시안됨)이 적층된 구조를 갖는다.
도 7을 참조하면, 상기 노출된 제2 저지막 패턴(114)과 상기 제2 저지막 패턴(114) 아래에 위치하는 제1 저지막 패턴(108a)을 제거한다. 상기 제거는 습식 식각 공정을 통해 수행될 수 있다.
상기 제거 공정을 수행하면, 상기 액티브 영역에는 버퍼막 패턴(106a) 및 상 기 버퍼막 패턴(108a)보다 높은 단차를 갖는 층간 절연막(112)이 노출된다. 그런데, 상기 제1 저지막 패턴(108a)이 50Å 이상의 두께를 가지므로, 상기 버퍼막 패턴(106a) 및 층간 절연막(112) 간의 단차는 50Å 이상이 된다.
도 11은 소자 분리막 패턴(124)과 실리콘 질화막 패턴(104a) 간의 배치를 나타낸다.
도 8 및 도 11을 참조하면, 상기 제1 저지막 패턴(108a)의 상부면이 노출되도록 상기 버퍼막 패턴(106a)을 제거한다. 상기 버퍼막 패턴(106a)을 제거할 때, 상기 버퍼막 패턴(106a)의 하부에 위치하는 실리콘 질화막 패턴(104a)이 손상되어서는 안된다. 때문에, 상기 버퍼막 패턴(106a)의 제거는 습식 식각 공정을 통해 수행되는 것이 바람직하다.
상기 버퍼막 패턴(106a)을 제거하면, 상기 버퍼막 패턴(106a)과 동일한 실리콘 산화물계 물질로 이루어지는 소자 분리막 패턴(124) 및 층간 절연막(112)의 일부분이 동시에 제거된다.
상기 식각 공정에서 상기 층간 절연막이 과도하게 식각되어 상기 층간 절연막의 상부면이 상기 실리콘 질화막 패턴보다 낮아지게 되면, 상기 실리콘 질화막 패턴 표면에 형성되는 유전막이 상기 터널 산화막 패턴과 지나치게 가까워지게 된다. 때문에, 본 실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 각 셀에 프로그래밍을 하면 전하들이 실리콘 질화막 패턴뿐 아니라 유전막에도 트랩되므로 동작 불량이 발생될 수 있다. 따라서, 상기 식각 공정을 수행한 이 후에 상기 층간 절연막(112)의 상부면은 상기 실리콘 질화막 패턴(104a)의 저면보다는 높게 위치하는 것이 바람직하다. 보다 바람직하게는, 상기 층간 절연막(112)의 상부면은 상기 실리콘 질화막 패턴(104a)의 상부면과 동일한 평면에 위치하여 상기 층간 절연막(112) 및 실리콘 질화막 패턴(104a) 간에 단차가 생기지 않아야 한다.
그런데, 식각 공정을 수행하기 이 전의 상기 층간 절연막(112)은 버퍼막 패턴(106a)에 비해 높은 단차를 갖고 있으므로, 상기 버퍼막 패턴(106a)을 충분히 제거하면서도 상기 층간 절연막(112)이 상기 실리콘 질화막 패턴(104a)의 저면보다 낮아지지 않도록 습식 식각 공정을 수행할 수 있다.
도 9를 참조하면, 상기 실리콘 질화막 패턴(104a), 층간 절연막(112) 및 소자 분리막 패턴(124) 상부 표면을 덮는 유전막(126)을 형성한다. 상기 유전막(126)은 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물로 형성될 수 있다. 상기 유전막(126)으로 형성할 수 있는 물질의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 본 실시예에서는, 알루미늄 산화물을 증착시켜 유전막(126)을 형성한다.
상기 유전막(126) 상에 전극막(132)을 형성한다. 상기 전극막(132)은 도전 물질을 2층 이상 적층시켜 형성할 수 있다. 상기 전극막(132)은 금속 또는 금속 질화물로 이루어질 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다.
바람직하게, 상기 전극막(132)은 4.5eV 이상의 높은 일함수를 갖는 제1 도전 물질로 이루어지는 하부 전극막(128)과, 상기 제1 도전 물질보다 낮은 저항을 가지면서 용이하게 패터닝할 수 있는 제2 도전 물질로 이루어지는 상부 전극막(130)을 적층시켜 형성할 수 있다. 또한, 상기 하부 전극막(128)과 상부 전극막(130) 사이 에는 베리어 금속막(도시안됨)을 추가적으로 형성할 수 있다.
본 실시예에서는, 탄탈륨 질화물을 증착시켜 하부 전극막(128)을 형성하고, 텅스텐 질화물을 증착시켜 베리어 금속막을 형성하고, 텅스텐을 증착시켜 상부 전극막(130)을 형성한다.
도 12는 유전막 및 상부 전극을 나타낸다.
도 10 및 12를 참조하면, 상기 전극막 상에 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴은 상기 실리콘 질화막 패턴(104a) 대향하면서 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 하드 마스크 패턴은 실리콘 질화막을 증착하고 이를 사진 식각 공정을 통해 패터닝함으로써 형성될 수 있다. 이 때, 상기 하드 마스크 패턴은 상기 실리콘 질화막 패턴(104a)에 비해 넓은 선폭을 갖도록 형성된다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 전극막(132)을 식각하여 전극 패턴(132a)을 형성한다. 상기 전극 패턴(132a)은 하부 전극 패턴(128a), 베리어 금속막 패턴 및 상부 전극 패턴(130a)이 적층된 형상을 갖는다.
상기와 같이 형성된 전극 패턴(132a)은 상기 실리콘 질화막 패턴(104a)의 선폭에 비해 넓은 선폭을 갖는다. 때문에, 상기 전극 패턴(132a) 형성 시에 미스 얼라인이 발생되어 상기 실리콘 질화막 패턴(104)과 다소 어긋나더라도 상기 전극 패턴(132a)이 실리콘 질화막 패턴(104a)의 상부를 충분히 덮을 수 있다.
이로 인해, 상기 실리콘 질화막 패턴(104a)에 저장되어 있는 전하의 측방 이동에 따른 불량 발생을 감소시킬 수 있다. 또한, 상기 전극 패턴(132a)의 선폭이 넓어짐에 따라 상기 전극 패턴(132a)의 저항이 감소되는 효과가 있다.
상술한 바와 같이 본 발명에 의한 전하 트랩형 비휘발성 메모리 장치는 트랩되어 있는 전하들이 측방으로 이동하더라도 실리콘 질화막 패턴을 벗어나지 않는다. 때문에, 전하들이 측방으로 이동함으로써 발생되는 동작 불량이 감소된다. 또한, 전극 패턴은 측벽 프로파일이 양호하고 저저항을 갖는다. 그러므로, 비휘발성 메모리 장치의 동작 특성이 양호해진다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에 형성되고, 고립된 섬 형상의 터널 산화막 패턴, 전하 트랩용 실리콘 질화막 패턴이 적층된 전하 트랩 구조물;
    상기 전하 트랩용 실리콘 질화막 패턴의 상부면을 노출시키면서 상기 전하 트랩 구조물 사이를 매립하는 층간 절연막;
    상기 전하 트랩용 실리콘 질화막 패턴 및 층간 절연막 상부 표면을 덮는 유전막; 및
    상기 유전막 상에 상기 전하 트랩 구조물과 대향하도록 위치하는 전극 패턴을 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 유전막은 금속 산화물을 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 금속 산화물은 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 전극 패턴은 상기 전하 트랩 구조물의 선폭에 비해 넓은 선폭을 갖는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 전하 트랩 구조물 사이의 기판 아래에는 제1 방향으로 연장되는 소자 분리막 패턴이 구비되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  6. 기판 상에, 예비 터널 산화막 패턴, 예비 전하 트랩용 실리콘 질화막 패턴, 예비 버퍼막 패턴 및 예비 저지막 패턴이 적층되고 제1 방향으로 연장되는 예비 전하 트랩 구조물을 형성하는 단계;
    상기 예비 저지막 패턴의 상부면을 노출시키면서 상기 예비 전하 트랩 구조물 사이를 매립하는 층간 절연막을 형성하는 단계;
    상기 제1 방향과 수직한 제2 방향으로 상기 예비 저지막 패턴, 예비 버퍼막 패턴, 층간 절연막, 예비 전하 트랩용 실리콘 질화막 패턴 및 예비 터널 산화막의 일부를 순차적으로 식각함으로써, 고립된 섬 형상을 갖는 터널 산화막 패턴, 전하 트랩용 실리콘 질화막 패턴, 버퍼막 패턴 및 저지막 패턴을 형성하는 단계;
    상기 전하 트랩용 실리콘 질화막 패턴의 상부면이 노출되도록 상기 저지막 패턴, 버퍼막 패턴 및 층간 절연막의 일부분을 제거하는 단계;
    상기 전하 트랩용 실리콘 질화막 패턴 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 전하 트랩용 실리콘 질화막 패턴과 대향하는 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 유전막은 금속 산화물을 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 금속 산화물은 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  9. 제6항에 있어서, 상기 전극 패턴은 상기 전하 트랩 구조물의 선폭에 비해 넓은 선폭을 갖도록 형성되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  10. 제6항에 있어서, 상기 전하 트랩 구조물을 형성한 이 후에,
    상기 전하 트랩 구조물 사이의 기판을 식각하여 상기 제2 방향으로 연장되는 라인 형상의 소자 분리용 트렌치를 형성하는 단계; 및
    상기 소자 분리용 트렌치 내부에 절연 물질을 매립하여 소자 분리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  11. 기판 상에, 예비 터널 산화막 패턴, 예비 전하 트랩용 실리콘 질화막 패턴, 예비 버퍼막 패턴 및 예비 제1 저지막 패턴이 적층되고 제1 방향으로 연장되는 라인 형상을 갖는 예비 전하 트랩 구조물을 형성하는 단계;
    상기 예비 제1 저지막 패턴의 상부면을 노출시키면서 상기 예비 전하 트랩 구조물 사이를 매립하는 층간 절연막을 형성하는 단계;
    상기 제1 방향과 수직한 방향으로 상기 예비 제1 저지막 패턴, 예비 버퍼막 패턴, 예비 전하 트랩용 실리콘 질화막 패턴, 예비 터널 산화막 패턴, 층간 절연막 및 기판의 일부분을 식각함으로써, 고립된 섬 형상을 갖는 터널 산화막 패턴, 전하 트랩용 실리콘 질화막 패턴이 적층된 전하 트랩 구조물, 버퍼막 패턴, 제1 저지막 패턴 및 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내부에 소자 분리막을 형성하는 단계;
    상기 전하 트랩용 실리콘 질화막 패턴의 상부면이 노출되도록 상기 제1 저지막 패턴, 버퍼막 패턴, 층간 절연막 및 소자 분리막의 일부분을 제거하는 단계;
    상기 실리콘 질화막 패턴, 층간 절연막 및 소자 분리막 상부 표면을 덮는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 실리콘 질화막 패턴과 대향하는 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 층간 절연막을 형성하는 단계는,
    상기 예비 전하 트랩 구조물 사이를 매립하면서 상기 예비 전하 트랩 구조물 상에 예비 층간 절연막을 형성하는 단계; 및
    상기 예비 제1 저지막 패턴의 상부면이 노출되도록 화학 기계적 연마 공정을 통해 상기 예비 층간 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 층간 절연막을 형성한 이 후에 남아있는 예비 제1 저지막 패턴의 두께가 50 내지 1000Å이 되도록, 상기 화학 기계적 연마 공정을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제11항에 있어서, 상기 층간 절연막을 형성한 이 후에,
    상기 층간 절연막 및 예비 제1 저지막 상에 상기 제2 방향으로 연장되는 라인 형상을 갖는 제2 저지막을 형성하는 단계;
    상기 제2 저지막 상에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막 및 제2 저지막을 패터닝하여 제2 저지막 패턴 및 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제11항에 있어서, 상기 전하 트랩용 실리콘 질화막 패턴의 상부면이 노출되도록 제거하는 단계는,
    상기 층간 절연막에 비해 낮은 단차를 갖는 상기 버퍼막 패턴이 노출되도록 상기 제1 저지막 패턴을 제거하는 단계; 및
    상기 층간 절연막의 상부면이 상기 전하 트랩용 실리콘 질화막 패턴의 저면보다 높게 유지되도록 하면서, 상기 층간 절연막, 소자 분리막 패턴의 일부 및 상기 버퍼막 패턴의 전부를 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 층간 절연막, 소자 분리막 패턴의 일부 및 상기 버퍼막 패턴의 전부를 제거하는 단계는 습식 식각 공정을 통해 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  17. 제11항에 있어서, 상기 유전막은 금속 산화물을 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  18. 제17항에 있어서, 상기 금속 산화물은 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  19. 제11항에 있어서, 상기 전극 패턴은 상기 전하 트랩 구조물의 선폭에 비해 넓은 선폭을 갖도록 형성되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  20. 제11항에 있어서, 상기 전극 패턴은 금속, 금속 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
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