TW201401442A - 半導體元件的製造方法 - Google Patents

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Abstract

一種半導體元件的製造方法，包括下列步驟。首先，於基底上形成多個堆疊結構，其中各堆疊結構由下而上依序包括穿隧介電層、浮置閘極、閘間介電層以及控制閘極。接著，形成覆蓋於堆疊結構的第一介電層，其中第一介電層具有多個懸突，懸突包覆堆疊結構之頂部。然後，進行乾式共形蝕刻製程，以共形地移除第一介電層，直到移除位於控制閘極頂部的高度以下的第一介電層。接下來，於堆疊結構上形成第二介電層，其中第二介電層連接相鄰的懸突，而在堆疊結構之間形成氣隙。

Description

半導體元件的製造方法
本發明是有關於一種記憶體的製造方法，且特別是有關於一種半導體元件的製造方法。
非揮發性記憶體元件由於具有可多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，因此已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
典型的非揮發性記憶體元件，一般是被設計成具有堆疊閘極(Stacked-Gate)結構，其中包括以摻雜多晶矽製作的浮置閘極(FloatingGate)與控制閘極(ControlGate)。浮置閘極位於控制閘極和基底之間，且處於浮置狀態，沒有和任何電路相連接，而控制閘極則與字元線(WordLine)相接。此外，非揮發性記憶體元件還包括穿隧介電層(TunnelingDielectricLayer)和閘間介電層(Inter-GateDielectricLayer)分別位於基底和浮置閘極之間以及浮置閘極和控制閘極之間。
在目前提高元件積集度的趨勢下，會依據設計規則縮小元件的尺寸。在此情況下，為了防止堆疊閘極結構之間的電容-電阻延遲(Resistor-Capacitor Delay，RC Delay)增加與浮置閘極間耦合干擾(Floating Gate Coupling)升高，通常會提高堆疊閘極結構之間的氣隙比(氣隙之截面積佔堆疊閘極結構之間的空間的截面積的比例)來解決上述問題。
然而，隨著元件積集度增加，習知的非揮發記憶體製造方法所 製造之非揮發性記憶體的氣隙比較低，因而導致無法有效降低電容-電阻延遲以及解決浮置閘極間的耦合干擾的問題。
有鑑於此，本發明提供一種半導體元件的製造方法，可增加堆疊結構之間的氣隙比。
本發明提出一種半導體元件的製造方法，包括下列步驟。首先，於基底上形成多個堆疊結構。接著，形成覆蓋於堆疊結構的第一介電層，其中第一介電層具有多個懸突，懸突包覆堆疊結構之頂部。然後，進行乾式共形蝕刻製程，以共形地移除第一介電層，直到移除懸突以外的第一介電層。接下來，於堆疊結構上形成第二介電層，其中第二介電層連接相鄰的懸突，而在堆疊結構之間形成氣隙。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，在形成堆疊結構之後，更包括形成覆蓋堆疊結構的襯層。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，在乾式共形蝕刻製程對襯層的蝕刻率例如是小於對第一介電層的蝕刻率。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，乾式共形蝕刻製程例如是等向性蝕刻製程。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，乾式共形蝕刻製程例如是非電漿式蝕刻製程或電漿式蝕刻製程。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，乾式共形蝕刻製程例如是氣體蝕刻製程。
依照本發明的一實施例所述，在上述之半導體元件的製造方法 中，乾式共形蝕刻製程可適用於50奈米以下之線寬。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，氣隙之截面積佔堆疊結構之間的空間的截面積的比例例如是大於70%且小於等於90%。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，當半導體元件為非揮發性記憶體時，各堆疊結構由下而上依序包括穿隧介電層、浮置閘極、閘間介電層以及控制閘極。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，乾式共形蝕刻製程可移除位於控制閘極頂部的高度以下的第一介電層。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，在浮置閘極之間之氣隙的下部寬度例如是大於等於氣隙的上部寬度。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，堆疊結構更包括導體層，設置於控制閘極上。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，堆疊結構包括頂蓋層，頂蓋層例如是堆疊結構的最上層。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，乾式共形蝕刻製程可移除位於頂蓋層底部的高度以下的該第一介電層。
基於上述，由於本發明所提出之半導體元件的製造方法可移除懸突以外的第一介電層，因此能有效地增加堆疊結構之間的氣隙比，進而增進半導體元件的效能。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施 例，並配合所附圖式作詳細說明如下。
圖1A至圖1D為根據本發明一實施例所繪示之半導體元件的製造流程剖面圖。在此實施例中，半導體元件是以非揮發性記憶體為例進行說明，但並不用以限制本發明。亦即，只要是將本實施例所揭露的半導體元件的製造方法應用於在兩個堆疊結構之間形成氣隙，即屬於本發明所保護的範圍。
首先，請參照圖1A，於基底100上形成堆疊結構200。當半導體元件為非揮發性記憶體時，堆疊結構200由下而上依序可包括穿隧介電層102、浮置閘極104、閘間介電層106以及控制閘極108。堆疊結構200的形成方法例如是藉由沈積製程與圖案化製程而形成之。基底100例如是矽基底。基底100可以依據實際的需要進行摻雜，而在基底100中形成摻雜區(未繪示)。穿隧介電層102的材料例如是氧化矽。穿隧介電層102的形成方法例如是熱氧化法。浮置閘極104的材料例如是摻雜多晶矽。浮置閘極104的形成方法例如是化學氣相沈積法。閘間介電層106可為單層結構或多層結構。閘間介電層106的材料例如是氧化矽或氧化矽/氮化矽/氧化矽的複合材料。閘間介電層106的形成方法例如是化學氣相沈積法。控制閘極108的材料例如摻雜多晶矽。控制閘極108的形成方法例如是化學氣相沈積法。
此外，堆疊結構200更可選擇性地包括導體層110，設置於控制閘極108上。導體層110例如是金屬矽化物層或金屬層。金屬矽化物層的材料例如是矽化鎢，金屬層的材料例如是鎢。當導體層110 為金屬矽化物層時，導體層110的形成方法例如是進行化學氣相沈積製程或是自對準金屬矽化物製程而形成之。
另外，堆疊結構200更可選擇性地包括頂蓋層112，設置於導體層110上。頂蓋層112例如是堆疊結構200的最上層。頂蓋層112的材料例如是氮化矽或氧化矽。頂蓋層112的形成方法例如是化學氣相沈積製程法。
接著，可選擇性地形成覆蓋堆疊結構200的襯層114，以避免堆疊結構200在後續蝕刻製程中遭受損傷。襯層114的材料例如是氧化矽或是氮化矽。襯層114的形成方法例如是化學氣相沈積法、臨場蒸氣生成法(In-Situ Steam Generation，ISSG)或原子層沉積法。
然後，請參照圖1B，於襯層114上形成覆蓋堆疊結構200的第一介電層300，其中第一介電層300具有懸突302，懸突302包覆堆疊結構200之頂部。懸突302的厚度大於其他位置上的第一介電層300的厚度。第一介電層300的材料例如是氧化矽。第一介電層300的形成方法例如是化學氣相沈積法。
然後，請參照圖1C，進行乾式共形蝕刻製程，以共形地移除第一介電層300，直到移除懸突302a以外的第一介電層300，而形成具有懸突302a的第一介電層300a。此外，此乾式共形蝕刻製程可移除位於位於控制閘極108頂部的高度H1以下的第一介電層300，甚至可移除位於頂蓋層112底部的高度H2以下的第一介電層300。在此實施例中，是以完全移除位於頂蓋層112底部的高度H2以下的第一介電層300為例進行說明，但並不用以限制本發明。
詳細而言，在進行乾式共形蝕刻製程時，可在第一介電層300的各個位置上移除實質上為相同厚度T的第一介電層300。如此一 來，由於懸突302的厚度大於其他位置上的第一介電層300的厚度，所以可在維持第一介電層300的懸突302的形狀下移除第一介電層300，直到懸突302a以外(如，頂蓋層112底部的高度H2以下)的第一介電層300被完全移除為止。
值得一提的是，在乾式共形蝕刻製程中，襯層114與第一介電層300例如是具有不同的蝕刻選擇比。舉例而言，襯層114與第一介電層300的材料可皆為氧化矽，且襯層114之氧化矽的緻密度高於第一介電層300之氧化矽的緻密度，因此乾式共形蝕刻製程對襯層114的蝕刻率可小於對第一介電層300的蝕刻率。如此一來，在對第一介電層300進行蝕刻時，襯層114可作為保護堆疊結構200的蝕刻終止層。
上述乾式共形蝕刻製程例如是等向性蝕刻製程，以同時移除位於堆疊結構200側壁的第一介電層300以及位於堆疊結構200之間的基底100上方的第一介電層300。此外，乾式共形蝕刻製程可為非電漿式蝕刻製程或電漿式蝕刻製程。另外，乾式共形蝕刻製程例如是氣體蝕刻製程。由於氣體可在不受表面張力的影響下對第一介電層300進行蝕刻，因此本發明之半導體元件的製造方法可適用於50奈米以下之線寬，更可適用於30奈米以下之線寬。
接下來，請參照圖1D，於堆疊結構200上形成第二介電層400，其中第二介電層400連接相鄰的懸突302a，而在堆疊結構200之間形成氣隙G。換句話說，本實施例是利用第二介電層400連接相鄰的懸突302a來進行快速封口，以形成氣隙G。第二介電層400的材料例如是氧化矽。第二介電層400的形成方法例如是化學氣相沈積法，如高密度電漿化學氣相沈積法(High Density Plasma Chemical Vapor Deposition，HDPCVD)。
此外，在浮置閘極104之間之氣隙G的下部寬度W1例如是大於等於氣隙G的上部寬度W2，而使得位在浮置閘極104之間之氣隙G形成類似箱形的形狀。在其他實施例中，浮置閘極104之間之氣隙G的下部寬度W1可大於等於堆疊結構200中其他構件之間(例如是閘間介電層106之間)的氣隙G的寬度(未繪示)。
另外，氣隙G的截面積AG佔堆疊結構200之間的空間的截面積AS的比例(亦即氣隙比)例如是大於70%且小於等於90%，因此可大幅地提升堆疊結構200之間的氣隙比，所以可有效地降低電容-電阻延遲以及解決浮置閘極104之間耦合干擾的問題，且可提升閘極耦合率值，進而增進記憶體元件效能。
基於上述實施例可知，可利用乾式共形蝕刻製程共形地移除懸突302a以外(如，位於控制閘極108頂部的高度H1以下或頂蓋層112底部的高度H2以下)的第一介電層300，所以在藉由第二介電層400進行封口之後，所形成的氣隙G具有較大的氣隙比。藉此，可大幅地降低電容-電阻延遲以及解決浮置閘極104之間耦合干擾的問題，且可提升閘極耦合率值，進而增進記憶體元件效能。
綜上所述，上述實施例至少具有下列特徵：
1.上述實施例所提出之半導體元件的製造方法可製作出具有較大的氣隙比的半導體元件。
2.當上述實施例所提出之半導體元件的製造方法用於製造非揮發性記憶體時，能大幅地降低電容-電阻延遲以及解決浮置閘極之間耦合干擾的問題，且可提升閘極耦合率值，進而增進記憶體元件效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧穿隧介電層
104‧‧‧浮置閘極
106‧‧‧閘間介電層
108‧‧‧控制閘極
110‧‧‧導體層
112‧‧‧頂蓋層
114‧‧‧襯層
200‧‧‧堆疊結構
300/300a‧‧‧第一介電層
302/302a‧‧‧懸突
400‧‧‧第二介電層
AG‧‧‧氣隙之截面積
AS‧‧‧堆疊結構之間的空間的截面積
G‧‧‧氣隙
H1‧‧‧控制閘極頂部的高度
H2‧‧‧頂蓋層底部的高度
T‧‧‧厚度
W1‧‧‧氣隙的下部寬度
W2‧‧‧氣隙的上部寬度
圖1A至圖1D為根據本發明一實施例所繪示之半導體元件的製造流程剖面圖。
100‧‧‧基底
102‧‧‧穿隧介電層
104‧‧‧浮置閘極
106‧‧‧閘間介電層
108‧‧‧控制閘極
110‧‧‧導體層
112‧‧‧頂蓋層
114‧‧‧襯層
200‧‧‧堆疊結構
300a‧‧‧第一介電層
302a‧‧‧懸突
400‧‧‧第二介電層
AG‧‧‧氣隙之截面積
AS‧‧‧堆疊結構之間的空間的截面積
G‧‧‧氣隙
W1‧‧‧氣隙的下部寬度
W2‧‧‧氣隙的上部寬度

Claims (14)

  1. 一種半導體元件的製造方法，包括：於一基底上形成多個堆疊結構；形成覆蓋於該些堆疊結構的一第一介電層，其中該第一介電層具有多個懸突，該些懸突包覆該些堆疊結構之頂部；進行一乾式共形蝕刻製程，以共形地移除該第一介電層，直到移除位該些懸突以外的該第一介電層；以及於該些堆疊結構上形成一第二介電層，其中該第二介電層連接相鄰的該些懸突，而在該些堆疊結構之間形成一氣隙。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中在形成該些堆疊結構之後，更包括形成覆蓋該些堆疊結構的一襯層。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，其中該乾式共形蝕刻製程對該襯層的蝕刻率小於對該第一介電層的蝕刻率。
  4. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該乾式共形蝕刻製程包括等向性蝕刻製程。
  5. 如申請專利範圍第4項所述之半導體元件的製造方法，其中該乾式共形蝕刻製程包括非電漿式蝕刻製程或電漿式蝕刻製程。
  6. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該乾式共形蝕刻製程包括氣體蝕刻製程。
  7. 如申請專利範圍第6項所述之半導體元件的製造方法，其中該乾式共形蝕刻製程適用於50奈米以下之線寬。
  8. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該氣隙之截面積佔該些堆疊結構之間的空間之截面積的比例為大於 70%且小於等於90%。
  9. 如申請專利範圍第1項所述之半導體元件的製造方法，其中當該半導體元件為非揮發性記憶體時，各該堆疊結構由下而上依序包括一穿隧介電層、一浮置閘極、一閘間介電層以及一控制閘極。
  10. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該乾式共形蝕刻製程包括移除位於該些控制閘極頂部的高度以下的該第一介電層。
  11. 如申請專利範圍第9項所述之半導體元件的製造方法，其中在該些浮置閘極之間之該氣隙的下部寬度大於等於該氣隙的上部寬度。
  12. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該些堆疊結構更包括一導體層，設置於各該控制閘極上。
  13. 如申請專利範圍第1項所述之半導體元件的製造方法，其中各該堆疊結構包括一頂蓋層，該頂蓋層為該堆疊結構的最上層。
  14. 如申請專利範圍第13項所述之半導體元件的製造方法，其中該乾式共形蝕刻製程包括移除位於該頂蓋層底部的高度以下的該第一介電層。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624032B (zh) * 2015-09-16 2018-05-11 聯華電子股份有限公司 半導體元件及其製造方法
TWI628748B (zh) * 2015-11-17 2018-07-01 東芝記憶體股份有限公司 Semiconductor memory device and method of manufacturing same
TWI636524B (zh) * 2016-07-14 2018-09-21 美光科技公司 在一對導線間側向地形成向上延伸導體之方法
TWI733412B (zh) * 2020-04-13 2021-07-11 華邦電子股份有限公司 具有氣隙之半導體元件及其製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990324A (zh) * 2015-02-15 2016-10-05 华邦电子股份有限公司 半导体元件及其制造方法
US9704803B2 (en) * 2015-09-17 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US9553019B1 (en) * 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
CN111863708B (zh) * 2019-04-24 2023-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法
US11094632B2 (en) * 2019-09-27 2021-08-17 Nanya Technology Corporation Semiconductor device with air gap and method for preparing the same
CN117080270A (zh) * 2019-12-24 2023-11-17 华邦电子股份有限公司 存储器结构
CN113555365B (zh) * 2020-04-24 2023-10-17 华邦电子股份有限公司 具有气隙的半导体装置及其制造方法
CN114256252A (zh) * 2020-09-22 2022-03-29 华邦电子股份有限公司 非易失性存储器结构及其制造方法
US11322623B2 (en) * 2020-09-29 2022-05-03 Winbond Electronics Corp. Non-volatile memory structure and method of manufacturing the same
CN115513367A (zh) 2021-06-22 2022-12-23 联华电子股份有限公司 存储装置的制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407860A (en) 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
US5641712A (en) 1995-08-07 1997-06-24 Motorola, Inc. Method and structure for reducing capacitance between interconnect lines
US5759913A (en) 1996-06-05 1998-06-02 Advanced Micro Devices, Inc. Method of formation of an air gap within a semiconductor dielectric by solvent desorption
US5736446A (en) 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure
US6291030B1 (en) 1999-12-21 2001-09-18 Promos Technologies, Inc. Method for reducing capacitance in metal lines using air gaps
US6867086B1 (en) * 2003-03-13 2005-03-15 Novellus Systems, Inc. Multi-step deposition and etch back gap fill process
US6881668B2 (en) 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
JP2006302950A (ja) * 2005-04-15 2006-11-02 Renesas Technology Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法
CN1956156A (zh) * 2005-10-27 2007-05-02 旺宏电子股份有限公司 非易失性存储单元与其制造方法
KR101196392B1 (ko) * 2006-11-28 2012-11-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101356695B1 (ko) 2007-08-06 2014-01-29 삼성전자주식회사 반도체 소자의 제조 방법
US8058138B2 (en) * 2008-07-17 2011-11-15 Micron Technology, Inc. Gap processing

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624032B (zh) * 2015-09-16 2018-05-11 聯華電子股份有限公司 半導體元件及其製造方法
TWI628748B (zh) * 2015-11-17 2018-07-01 東芝記憶體股份有限公司 Semiconductor memory device and method of manufacturing same
TWI636524B (zh) * 2016-07-14 2018-09-21 美光科技公司 在一對導線間側向地形成向上延伸導體之方法
US10134741B2 (en) 2016-07-14 2018-11-20 Micron Technology, Inc. Methods of forming an elevationally extending conductor laterally between a pair of conductive lines
TWI733412B (zh) * 2020-04-13 2021-07-11 華邦電子股份有限公司 具有氣隙之半導體元件及其製造方法
US11417727B2 (en) 2020-04-13 2022-08-16 Winbond Electronics Corp. Semiconductor device with air gap and method of fabricating the same

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