CN113555365B - 具有气隙的半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种具有气隙的半导体装置及其制造方法，半导体装置包括多个栅极堆叠、衬层以及介电堆叠。多个栅极堆叠，设置于衬底上。衬层顺应覆盖多个栅极堆叠与衬底。介电堆叠，位于多个栅极堆叠上的衬层上。在相邻两个栅极堆叠上的衬层与介电堆叠之间具有气隙，气隙的高度大于相邻两个栅极堆叠的高度。气隙包括下部、中部与上部。下部位于相邻两个栅极堆叠之间，下部的侧壁与底部裸露出衬层。中部的侧壁裸露出介电堆叠。上部的侧壁裸露出介电堆叠，上部的顶面被介电堆叠覆盖。本发明实施例中可以形成高度与形状均匀且体积相当大的气隙，而不需要额外经由光刻工艺。
Description
技术领域
本发明涉及一种集成电路及其制造方法，尤其涉及一种具有气隙的半导体装置及其制造方法。
背景技术
非易失性存储装置(non-volatile memory)由于可进行多次数据的存入、读取、抹除等操作，且具有当电源供应中断时，所存储的数据不会消失、数据访问时间短、低消耗功率等优点，所以已成为个人计算机和电子设备所广泛采用的一种内存。
在目前提高存储装置集成度的趋势下，会依据设计规则缩小装置的尺寸。在此情况下，为了防止浮置栅极间的耦合干扰升高，进而提高栅极耦合率，会通过在堆叠栅极堆叠之间形成气隙来解决上述问题。然而，目前在堆叠栅极堆叠之间形成的气隙的体积相当小，且其工艺的方法无法有效控制气隙的形状与高度。
发明内容
本发明提出一种可以不需要额外经由光刻工艺，可形成高度与形状均匀且体积相当大的气隙。
本发明实施例提出一种具有气隙的半导体装置，包括多个栅极堆叠、衬层以及介电堆叠。所述多个栅极堆叠，设置于衬底上。所述衬层顺应覆盖所述多个栅极堆叠与所述衬底。所述介电堆叠，位于所述多个栅极堆叠上的所述衬层上。在相邻两个栅极堆叠上的所述衬层与所述介电堆叠之间具有气隙，所述气隙的高度大于所述相邻两个栅极堆叠的高度。所述气隙包括下部、中部与上部。下部位于所述相邻两个栅极堆叠之间，所述下部的侧壁与底部裸露出所述衬层。所述上部的侧壁裸露出所述介电堆叠，所述上部的顶面被所述介电堆叠覆盖。
本发明实施例还提出一种具有气隙的半导体装置的制造方法，包括以下步骤。于衬底上形成多个栅极堆叠；在所述多个栅极堆叠与所述衬底上顺应形成衬层；于所述衬底上形成第一介电层，所述第一介电层覆盖所述多个栅极堆叠上的所述衬层，并且覆盖所述多个栅极堆叠之间的部分所述衬层；于所述第一介电层上形成第二介电层，其中在所述多个栅极堆叠之间的间隙上的所述第二介电层与所述第一介电层的厚度小于在所述多个栅极堆叠上的所述第二介电层与所述第一介电层的厚度；进行无图案化的掩模的蚀刻工艺，以移除在所述间隙上方的所述第二介电层与所述第一介电层，并且移除所述多个栅极堆叠之间的所述第一介电层，以裸露出所述衬层；以及在所述第二介电层上形成第三介电层，以在所述多个栅极堆叠、所述第一介电层、所述第二介电层与所述第三介电层之间形成气隙。
本发明实施例的方法，可以不需要额外经由光刻工艺而形成高度与形状均匀且体积相当大的气隙。因此，本发明是一种可以节约工艺步骤，节省制造成本，且具有高信赖度的工艺方法。
附图说明
图1A至图1F是示出本发明的实施例的一种具有气隙的半导体装置的制造方法的剖面示意图；
图2A至图2G是示出本发明的实施例的一种具有气隙的半导体装置的制造方法的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的装置，以下段落将不再一一赘述。
参照图1A，本实施例提供一种半导体装置的制造方法，其步骤如下。首先，提供衬底100，衬底100例如是硅衬底。接着，在衬底100上形成多个栅极堆叠110。多个栅极堆叠110包括多个栅极堆叠110A与110B分别位于衬底100的区域100A与100B上。栅极堆叠110A例如是非易失性存储装置的字线，其包括依序堆叠在衬底100上的穿隧介电层111、导体层112、栅间介电层113、导体层114以及金属层(或是金属硅化物层)115。穿隧介电层111的材料例如是氧化硅。导体层112作为浮置栅极(floating gate)，其材料例如是掺杂多晶硅。栅间介电层113例如是氧化硅、氮化硅以及氧化硅(Oxide-Nitride-Oxide，ONO)复合层。导体层114作为控制栅极(control gate)，其材料例如是掺杂多晶硅。金属层(或是金属硅化物层)115的材料可以是钨、硅化镍或硅化钴。导体层114与金属层(或是金属硅化物层)115可以是沿着穿入纸面方向的条状结构。栅极堆叠110B可以与栅极堆叠110A具有相似或是不同的结构。栅极堆叠110A之间的间隙G1较小，而栅极堆叠110B之间的间隙G2较大。
接着，在衬底100上形成衬层120，以覆盖多个栅极堆叠110的上表面与侧壁以及穿隧介电层111的表面上。衬层120例如是顺应氮化硅层或氧化硅层。
参照图1B，在衬底100上形成第一介电层122与第二介电层124。第一介电层122覆盖多个栅极堆叠110以及间隙G2上的上的衬层120，并且覆盖间隙G1上的部分衬层120，因此具有弯曲的上表面。第二介电层124，覆盖第一介电层122，具有弯曲的上表面与下表面。第一介电层122的材料与衬层120不同。第二介电层124与第一介电层122的材料可以相同，但具有不同的蚀刻特性。第一介电层122与第二介电层124可以是以不同方法沉积的氧化硅，例如第一介电层122是结构较为松散的氧化硅，而第二介电层124是结构较为致密的氧化硅。举例来说，第一介电层122是以四乙氧基硅烷(TEOS)作为气体源形成的TEOS系氧化硅；第二介电层124是甲烷作为气体源形成的甲烷系氧化硅。在第一介电层122为TEOS系氧化物的示例中，第一介电层122可以在摄氏200～600度，压力1～10torr，射频功率50～2000瓦，以0.1～10gm的TEOS，500～15000sccm的O2，100～15000sccm的N2O，100～30000sccm的N2以及100～15000sccm的He作为反应气体以及输送气体，经由化学气相沉积法形成。在第二介电层124为甲烷系氧化物的示例中，第二介电层124是在摄氏200～600度，压力1～10torr，射频功率50～2000瓦，以10～1000sccm的甲烷，100～15000sccm的N2O以及100～30000sccm的N2以及100～15000sccm的He作为反应气体以及输送气体，经由化学气相沉积法形成。
或者，第二介电层124的材料也可以与第一介电层122相异。举例来说，第一介电层122为氧化硅，而第二介电层124可以是氮化硅或是氮氧化硅。在第一介电层122为氧化硅的示例中，第一介电层122可以是TEOS系氧化物或甲烷系氧化物。在第二介电层124为氮化硅或是氮氧化硅的示例中，第二介电层124可以在摄氏200～600度，压力1～10torr，射频功率100～2000瓦，以10～1000sccm的甲烷，10～500sccm的NH3，500～30000sccm的N2以及100～15000sccm的N2O作为反应气体以及输送气体，经由化学气相沉积法形成。
由于多个栅极堆叠110之间具有间隙G1与G2，因此第一介电层122与第二介电层124会随着衬底100表面的轮廓而有高低起伏。而且第一介电层122与第二介电层124为非顺应层。由于多个栅极堆叠110A之间的间隙G1较小，因此间隙G1的顶端会被第一介电层122的悬突封住，且第二介电层124的厚度T2g与第一介电层122的厚度T1g分别会小于在多个栅极堆叠110上的第二介电层124的厚度T2s与第一介电层122的厚度T1s。举例来说，T1s例如是10纳米(nm)至200nm；T1g例如是1nm至100nm。T1s/T1g的比例例如是200:1～1.5:1。T2s例如是10nm至200nm；T2g例如是1nm至100nm。T2s/T2g的比例例如是200:1～1.5:1。T1s/T2s的比例例如是0.1:1～20:1。T1g/T2g的比例例如是0.1:1～20:1。由于多个栅极堆叠110B之间的间隙G2大，因此第二介电层124与第一介电层122则未将间隙G2填满。
参照图1C，对第二介电层124进行第一蚀刻工艺E1。由于在多个栅极堆叠110A之间的间隙G1上的第二介电层124的厚度T2g小于在多个栅极堆叠110A上的第二介电层124的厚度T2s，因此，在多个栅极堆叠110A之间的间隙G1上的第二介电层124的厚度T2g会先被蚀刻殆尽，而形成裸露出第一介电层122的凹槽R，而在多个栅极堆叠110A上的第一介电层122仍被第二介电层124覆盖。通过第二介电层124在栅极堆叠110A与间隙G1之间的厚度差异，即可直接通过干式蚀刻工艺在间隙G1上方形成裸露出第一介电层122的凹槽R，而不需要额外经由光刻工艺界定凹槽R的位置。
参照图1D，对凹槽R裸露的第一介电层124进行第二蚀刻工艺E2。此蚀刻工艺可以是各向同性蚀刻工艺，例如是湿式蚀刻工艺。在此第二蚀刻工艺中，第二介电层124具有较低的蚀刻速率，因此可以作为硬掩模层。再者，在此第二蚀刻工艺中，第一介电层122具有较高的蚀刻速率，且由于蚀刻的负载效应(loading effect)，因此纵使凹槽R仅裸露出小面积的第一介电层122，第一介电层122也可以被快速蚀刻，而形成比凹槽R更大的气隙AG。在进行第二蚀刻工艺时，由于衬层120与第一介电层122具有足够的蚀刻选择比，因此，衬层120可以作为栅极堆叠110的保护层，并且确保在间隙G1之中的第一介电层122可以移除殆尽。举例来说，第二介电层124与第一介电层122的蚀刻选择比例如是1:1.5～1:100。
参照图1E，在第二介电层124上形成第三介电层126，以封合气隙AG。第三介电层126例如是氧化硅、氮化硅或氮氧化硅。第一、第二、第三介电层122、124、126可合称为介电堆叠130。
多个气隙AG具有大致相同的高度与形状。气隙AG的高度Ht大于栅极堆叠110A的高度Hs。气隙AG可以包括下部P1、中部P2与上部P3。下部P1位于相邻两个栅极堆叠110之间，下部P1的侧壁与底部裸露出衬层120，且衬层120完全没有被介电堆叠130的第一介电层122覆盖。中部P2位于下部P1之上，中部P2的侧壁裸露出介电堆叠130的第一介电层122。中部P2的侧壁可以是呈弧形。上部P3位于中部P2之上，上部P3的顶面被介电堆叠130的第三介电层126覆盖，上部P3的侧壁裸露出介电堆叠130的第二介电层124。上部P3的侧壁可以是呈垂直或是倾斜。
气隙AG的下部P1、中部P2以及上部P3的高度可以依据栅极堆叠110A、第一介电层122以及第二介电层124的高度与厚度来决定。中部P2以及上部P3的高度和(H2+H3)可以是小于、等于或是大于下部P1的高度H1。举例来说，中部P2以及上部P3的高度和(H2+H3)与下部P1的高度H1的比例如是0.01:1～1:1.2。
气隙AG的下部P1、中部P2以及上部P3的宽度可以依据栅极堆叠110A之间的间隙G1的宽度、衬层120的厚度、第一蚀刻与第二蚀刻工艺的条件来控制。中部P2的宽度(最大宽度)W2可以大于上部P3的宽度W3且大于或等于下部P1的宽度W1。上部P3的宽度W3可以小于中部P2的宽度W2且小于下部P1的宽度W1。举例来说，W2/W1的比例例如是0.01:1～2:1，W3/W1的比例例如是0.001:1～0.5:1。
参照图1F，以化学机械抛光工艺对第三介电层126进行平坦化，使第三介电层126具有弯曲轮廓的下表面以及平坦的上表面。然后，在第三介电层126上形成顶盖硬掩模层132。顶盖硬掩模层132的材料例如是氮化硅、氧化硅或氮氧化硅。其后，可以再于区域100B的顶盖硬掩模层132以及介电堆叠130之中形成裸露出衬底100的接触窗开口134以及第二介电层124，并于接触窗开口134中形成导体插塞136等后续工艺。
图2A至图2G是示出本发明的实施例的一种具有气隙的半导体装置的制造方法的剖面示意图。
参照图2A，在另一实施例中，也可以在衬底100上形成衬层120之后，先形成填充材料层140。填充材料层140为非顺应层，其无法填入栅极堆叠110A之间的间隙G1，但可以填满栅极堆叠110B之间的间隙G2。
参照图2B，以化学机械抛光工艺对填充材料层140进行平坦化，以移除在区域100A中的填充材料层140，并在区域100B中的间隙G2之中形成填充层140a。
参照图2C至图2G，依照上述的方法进行后续的工艺，直至形成导体插塞136。
在本发明实施例中，利用具有不同蚀刻速率的介电层的沉积、栅极堆叠上以及间隙上的介电层的厚度差异以及干湿蚀刻工艺的使用，即可形成高度与形状均匀且体积相当大的气隙，而不需要额外经由光刻工艺。因此，本发明是一种可以节约工艺步骤，节省制造成本，且具有高信赖度的工艺方法。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种具有气隙的半导体装置，其特征在于，包括：
多个栅极堆叠，设置于衬底上；
衬层，顺应覆盖所述多个栅极堆叠与所述衬底；以及
介电堆叠，位于所述多个栅极堆叠上的所述衬层上，
其中在相邻两个栅极堆叠的所述衬层与所述介电堆叠之间具有气隙，所述气隙的高度大于所述相邻两个栅极堆叠的高度且大于所述衬层的顶面的高度，所述气隙包括：
下部，位于所述相邻两个栅极堆叠之间，所述下部的侧壁与底部裸露出所述衬层；
中部，位于所述下部之上且高于所述衬层的所述顶面；以及
上部，位于所述中部之上，所述上部的侧壁裸露出所述介电堆叠，所述上部的顶面被所述介电堆叠覆盖，且所述上部的宽度小于所述下部的所述宽度。
2.根据权利要求1所述的具有气隙的半导体装置，其中所述气隙的所述下部的所述衬层未被所述介电堆叠覆盖。
3.根据权利要求1所述的具有气隙的半导体装置，其中所述介电堆叠包括：
第一介电层，位于所述多个栅极堆叠上，且具有弯曲的上表面；
第二介电层，位于所述第一介电层上，且具有弯曲的上表面与下表面；以及
第三介电层，位于所述第二介电层上，且具有弯曲轮廓的下表面以及平坦的上表面。
4.根据权利要求1所述的具有气隙的半导体装置，其中所述下部的深度与所述多个栅极堆叠的高度大致相等。
5.根据权利要求1所述的具有气隙的半导体装置，其中所述中部的深度大于所述上部的深度。
6.根据权利要求1所述的具有气隙的半导体装置，其中所述中部的宽度大于所述下部的深度。
7.根据权利要求3所述的具有气隙的半导体装置，其中所述第二介电层的材料与第一介电层的材料不同。
8.一种具有气隙的半导体装置的制造方法，其特征在于，包括：
于衬底上形成多个栅极堆叠；
在所述多个栅极堆叠与所述衬底上顺应形成衬层；
于所述衬底上形成第一介电层，所述第一介电层覆盖所述多个栅极堆叠上的所述衬层，并且覆盖所述多个栅极堆叠之间的部分所述衬层；
于所述第一介电层上形成第二介电层，其中在所述多个栅极堆叠之间的间隙上的所述第二介电层与所述第一介电层的厚度小于在所述多个栅极堆叠上的所述第二介电层与所述第一介电层的厚度；
进行无图案化的掩模的蚀刻工艺，以移除在所述间隙上方的所述第二介电层与所述第一介电层，并且移除所述多个栅极堆叠之间的所述第一介电层，以裸露出所述衬层；以及
在所述第二介电层上形成第三介电层，以在所述多个栅极堆叠、所述第一介电层、所述第二介电层与所述第三介电层之间形成气隙。
9.根据权利要求8所述的具有气隙的半导体装置的制造方法，其中所述无图案化的掩模的蚀刻工艺包括：
进行干式蚀刻工艺，移除部分所述第二介电层，以在所述间隙上方形成裸露出所述第一介电层的凹槽；以及
进行湿式蚀刻工艺，以移除所述凹槽下方的所述第一介电层，其中所述第二介电层的蚀刻速率低于所述第一介电层的蚀刻速率。
10.根据权利要求8所述的具有气隙的半导体装置的制造方法，还包括对第三介电层进行平坦化工艺。
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