CN103515216A - 半导体元件的制造方法 - Google Patents

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Abstract

本发明公开一种半导体元件的制造方法，包括下列步骤。首先，于基底上形成多个堆叠结构，其中各堆叠结构由下而上依序包括穿隧介电层、浮置栅极、栅间介电层以及控制栅极。接着，形成覆盖于堆叠结构的第一介电层，其中第一介电层具有多个悬突，悬突包覆堆叠结构的顶部。然后，进行干式共形蚀刻制作工艺，以共形地移除第一介电层，直到移除位于控制栅极顶部的高度以下的第一介电层。接下来，在堆叠结构上形成第二介电层，其中第二介电层连接相邻的悬突，而在堆叠结构之间形成气隙。

Description

半导体元件的制造方法
技术领域
本发明涉及一种存储器的制造方法，且特别是涉及一种半导体元件的制造方法。
背景技术
非挥发性存储器元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人电脑和电子设备所广泛采用的一种存储器元件。
典型的非挥发性存储器元件，一般是被设计成具有堆叠栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字元线(Word Line)相接。此外，非挥发性存储器元件还包括穿隧介电层(Tunneling Dielectric Layer)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。
在目前提高元件积成度的趋势下，会依据设计规则缩小元件的尺寸。在此情况下，为了防止堆叠栅极结构之间的电容-电阻延迟（Resistor-CapacitorDelay，RC Delay）增加与浮置栅极间耦合干扰（Floating Gate Coupling）升高，通常会提高堆叠栅极结构之间的气隙比（气隙的截面积占堆叠栅极结构之间的空间的截面积的比例）来解决上述问题。
然而，随着元件积成度增加，现有的非挥发存储器制造方法所制造的非挥发性存储器的气隙比较低，因而导致无法有效降低电容-电阻延迟以及解决浮置栅极间的耦合干扰的问题。
发明内容
有鉴于此，本发明的目的在于提供一种半导体元件的制造方法，可增加堆叠结构之间的气隙比。
为达上述目的，本发明提出一种半导体元件的制造方法，包括下列步骤。首先，在基底上形成多个堆叠结构。接着，形成覆盖于堆叠结构的第一介电层，其中第一介电层具有多个悬突，悬突包覆堆叠结构的顶部。然后，进行干式共形蚀刻制作工艺，以共形地移除第一介电层，直到移除悬突以外的第一介电层。接下来，于堆叠结构上形成第二介电层，其中第二介电层连接相邻的悬突，而在堆叠结构之间形成气隙。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，在形成堆叠结构之后，还包括形成覆盖堆叠结构的衬层。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，在干式共形蚀刻制作工艺对衬层的蚀刻率例如是小于对第一介电层的蚀刻率。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺例如是各向同性蚀刻制作工艺。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺例如是非等离子体式蚀刻制作工艺或等离子体式蚀刻制作工艺。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺例如是气体蚀刻制作工艺。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺可适用于50纳米以下的线宽。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，气隙的截面积占堆叠结构之间的空间的截面积的比例例如是大于70%且小于等于90%。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，当半导体元件为非挥发性存储器时，各堆叠结构由下而上依序包括穿隧介电层、浮置栅极、栅间介电层以及控制栅极。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺可移除位于控制栅极顶部的高度以下的第一介电层。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，在浮置栅极之间的气隙的下部宽度例如是大于等于气隙的上部宽度。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，堆叠结构还包括导体层，设置于控制栅极上。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，堆叠结构包括顶盖层，顶盖层例如是堆叠结构的最上层。
依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺可移除位于顶盖层底部的高度以下的该第一介电层。
基于上述，由于本发明所提出的半导体元件的制造方法可移除悬突以外的第一介电层，因此能有效地增加堆叠结构之间的气隙比，进而增进半导体元件的效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1D为根据本发明一实施例所绘示的半导体元件的制造流程剖视图。
主要元件符号说明
100：基底
102：穿隧介电层
104：浮置栅极
106：栅间介电层
108：控制栅极
110：导体层
112：顶盖层
114：衬层
200：堆叠结构
300/300a：第一介电层
302/302a：悬突
400：第二介电层
AG：气隙的截面积
AS：堆叠结构之间的空间的截面积
G：气隙
H1：控制栅极顶部的高度
H2：顶盖层底部的高度
T：厚度
W1：气隙的下部宽度
W2：气隙的上部宽度
具体实施方式
图1A至图1D为根据本发明一实施例所绘示的半导体元件的制造流程剖视图。在此实施例中，半导体元件是以非挥发性存储器为例进行说明，但并不用以限制本发明。亦即，只要是将本实施例所揭露的半导体元件的制造方法应用于在两个堆叠结构之间形成气隙，即属于本发明所保护的范围。
首先，请参照图1A，于基底100上形成堆叠结构200。当半导体元件为非挥发性存储器时，堆叠结构200由下而上依序可包括穿隧介电层102、浮置栅极104、栅间介电层106以及控制栅极108。堆叠结构200的形成方法例如是通过沉积制作工艺与图案化制作工艺而形成之。基底100例如是硅基底。基底100可以依据实际的需要进行掺杂，而在基底100中形成掺杂区（未绘示）。穿隧介电层102的材料例如是氧化硅。穿隧介电层102的形成方法例如是热氧化法。浮置栅极104的材料例如是掺杂多晶硅。浮置栅极104的形成方法例如是化学气相沉积法。栅间介电层106可为单层结构或多层结构。栅间介电层106的材料例如是氧化硅或氧化硅/氮化硅/氧化硅的复合材料。栅间介电层106的形成方法例如是化学气相沉积法。控制栅极108的材料例如掺杂多晶硅。控制栅极108的形成方法例如是化学气相沉积法。
此外，堆叠结构200还可选择性地包括导体层110，设置于控制栅极108上。导体层110例如是金属硅化物层或金属层。金属硅化物层的材料例如是硅化钨，金属层的材料例如是钨。当导体层110为金属硅化物层时，导体层110的形成方法例如是进行化学气相沉积制作工艺或是自对准金属硅化物制作工艺而形成之。
另外，堆叠结构200还可选择性地包括顶盖层112，设置于导体层110上。顶盖层112例如是堆叠结构200的最上层。顶盖层112的材料例如是氮化硅或氧化硅。顶盖层112的形成方法例如是化学气相沉积制作工艺法。
接着，可选择性地形成覆盖堆叠结构200的衬层114，以避免堆叠结构200在后续蚀刻制作工艺中遭受损伤。衬层114的材料例如是氧化硅或是氮化硅。衬层114的形成方法例如是化学气相沉积法、临场蒸气生成法（In-SituSteam Generation，ISSG）或原子层沉积法。
然后，请参照图1B，于衬层114上形成覆盖堆叠结构200的第一介电层300，其中第一介电层300具有悬突302，悬突302包覆堆叠结构200的顶部。悬突302的厚度大于其他位置上的第一介电层300的厚度。第一介电层300的材料例如是氧化硅。第一介电层300的形成方法例如是化学气相沉积法。
然后，请参照图1C，进行干式共形蚀刻制作工艺，以共形地移除第一介电层300，直到移除悬突302a以外的第一介电层300，而形成具有悬突302a的第一介电层300a。此外，此干式共形蚀刻制作工艺可移除位于位于控制栅极108顶部的高度H1以下的第一介电层300，甚至可移除位于顶盖层112底部的高度H2以下的第一介电层300。在此实施例中，是以完全移除位于顶盖层112底部的高度H2以下的第一介电层300为例进行说明，但并不用以限制本发明。
详细而言，在进行干式共形蚀刻制作工艺时，可在第一介电层300的各个位置上移除实质上为相同厚度T的第一介电层300。如此一来，由于悬突302的厚度大于其他位置上的第一介电层300的厚度，所以可在维持第一介电层300的悬突302的形状下移除第一介电层300，直到悬突302a以外(如，顶盖层112底部的高度H2以下)的第一介电层300被完全移除为止。
值得一提的是，在干式共形蚀刻制作工艺中，衬层114与第一介电层300例如是具有不同的蚀刻选择比。举例而言，衬层114与第一介电层300的材料可皆为氧化硅，且衬层114的氧化硅的致密度高于第一介电层300的氧化硅的致密度，因此干式共形蚀刻制作工艺对衬层114的蚀刻率可小于对第一介电层300的蚀刻率。如此一来，在对第一介电层300进行蚀刻时，衬层114可作为保护堆叠结构200的蚀刻终止层。
上述干式共形蚀刻制作工艺例如是各向同性蚀刻制作工艺，以同时移除位于堆叠结构200侧壁的第一介电层300以及位于堆叠结构200之间的基底100上方的第一介电层300。此外，干式共形蚀刻制作工艺可为非等离子体式蚀刻制作工艺或等离子体式蚀刻制作工艺。另外，干式共形蚀刻制作工艺例如是气体蚀刻制作工艺。由于气体可在不受表面张力的影响下对第一介电层300进行蚀刻，因此本发明的半导体元件的制造方法可适用于50纳米以下的线宽，还可适用于30纳米以下的线宽。
接下来，请参照图1D，在堆叠结构200上形成第二介电层400，其中第二介电层400连接相邻的悬突302a，而在堆叠结构200之间形成气隙G。换句话说，本实施例是利用第二介电层400连接相邻的悬突302a来进行快速封口，以形成气隙G。第二介电层400的材料例如是氧化硅。第二介电层400的形成方法例如是化学气相沉积法，如高密度等离子体化学气相沉积法(High Density Plasma Chemical Vapor Deposition，HDPCVD)。
此外，在浮置栅极104之间的气隙G的下部宽度W1例如是大于等于气隙G的上部宽度W2，而使得位在浮置栅极104之间的气隙G形成类似箱形的形状。在其他实施例中，浮置栅极104之间的气隙G的下部宽度W1可大于等于堆叠结构200中其他构件之间（例如是栅间介电层106之间）的气隙G的宽度（未绘示）。
另外，气隙G的截面积AG占堆叠结构200之间的空间的截面积AS的比例（亦即气隙比）例如是大于70%且小于等于90%，因此可大幅地提升堆叠结构200之间的气隙比，所以可有效地降低电容-电阻延迟以及解决浮置栅极104之间耦合干扰的问题，且可提升栅极耦合率值，进而增进存储器元件效能。
基于上述实施例可知，可利用干式共形蚀刻制作工艺共形地移除悬突302a以外(如，位于控制栅极108顶部的高度H1以下或顶盖层112底部的高度H2以下)的第一介电层300，所以在通过第二介电层400进行封口之后，所形成的气隙G具有较大的气隙比。由此，可大幅地降低电容-电阻延迟以及解决浮置栅极104之间耦合干扰的问题，且可提升栅极耦合率值，进而增进存储器元件效能。
综上所述，上述实施例至少具有下列特征：
1.上述实施例所提出的半导体元件的制造方法可制作出具有较大的气隙比的半导体元件。
2.当上述实施例所提出的半导体元件的制造方法用于制造非挥发性存储器时，能大幅地降低电容-电阻延迟以及解决浮置栅极之间耦合干扰的问题，且可提升栅极耦合率值，进而增进存储器元件效能。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (14)

1.一种半导体元件的制造方法，包括：
在一基底上形成多个堆叠结构；
形成覆盖于该些堆叠结构的一第一介电层，其中该第一介电层具有多个悬突，该些悬突包覆该些堆叠结构的顶部；
进行一干式共形蚀刻制作工艺，以共形地移除该第一介电层，直到移除位该些悬突以外的该第一介电层；以及
在该些堆叠结构上形成一第二介电层，其中该第二介电层连接相邻的该些悬突，而在该些堆叠结构之间形成一气隙。
2.如权利要求1所述的半导体元件的制造方法，其中在形成该些堆叠结构之后，还包括形成覆盖该些堆叠结构的一衬层。
3.如权利要求2所述的半导体元件的制造方法，其中该干式共形蚀刻制作工艺对该衬层的蚀刻率小于对该第一介电层的蚀刻率。
4.如权利要求1所述的半导体元件的制造方法，其中该干式共形蚀刻制作工艺包括各向同性蚀刻制作工艺。
5.如权利要求4所述的半导体元件的制造方法，其中该干式共形蚀刻制作工艺包括非等离子体式蚀刻制作工艺或等离子体式蚀刻制作工艺。
6.如权利要求1所述的半导体元件的制造方法，其中该干式共形蚀刻制作工艺包括气体蚀刻制作工艺。
7.如权利要求6所述的半导体元件的制造方法，其中该干式共形蚀刻制作工艺适用于50纳米以下的线宽。
8.如权利要求1所述的半导体元件的制造方法，其中该气隙的截面积占该些堆叠结构之间的空间的截面积的比例为大于70%且小于等于90%。
9.如权利要求1所述的半导体元件的制造方法，其中当该半导体元件为非挥发性存储器时，各该堆叠结构由下而上依序包括一穿隧介电层、一浮置栅极、一栅间介电层以及一控制栅极。
10.如权利要求9所述的半导体元件的制造方法，其中该干式共形蚀刻制作工艺包括移除位于该些控制栅极顶部的高度以下的该第一介电层。
11.如权利要求9所述的半导体元件的制造方法，其中在该些浮置栅极之间的该气隙的下部宽度大于等于该气隙的上部宽度。
12.如权利要求9所述的半导体元件的制造方法，其中该些堆叠结构还包括导体层，设置于各该控制栅极上。
13.如权利要求1所述的半导体元件的制造方法，其中各该堆叠结构包括顶盖层，该顶盖层为该堆叠结构的最上层。
14.如权利要求13所述的半导体元件的制造方法，其中该干式共形蚀刻制作工艺包括移除位于该顶盖层底部的高度以下的该第一介电层。
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