CN112582373A - 具有气隙的半导体元件及其制备方法 - Google Patents

具有气隙的半导体元件及其制备方法 Download PDF

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Abstract

本公开提供一种具有气隙的半导体元件及其制备方法。该半导体元件包括多个间隔位元线，设置于一基板之上；多个介电柱，设置于该基板之上的所述间隔位元线之间；以及一密封介电层，设置于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。

Description

具有气隙的半导体元件及其制备方法
技术领域
本公开主张2019年9月27日申请的美国正式申请案第16/585,414号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别涉及一种在导线(例如：位元线)之间具有气隙的半导体元件及其制备方法。
背景技术
由于结构的简单性，相较于像是静态随机存取存储器(static random accessmemories；SRAM)的其他类型存储器，动态随机存取存储器(dynamic random accessmemories；DRAM)可在每单位芯片面积上提供更多的存储器单元。DRAM是由多个DRAM单元所组成，每一个DRAM单元包括用于存储信息的电容和与电容耦合的晶体管，用于调节电容何时被充电或放电。在读取操作期间，字元线(word line；WL)被触动(asserted)，从而导通晶体管。被导通的晶体管允许感测放大器通过位元线(bit line；BL)读取电容两端的电压。在写入操作期间，要写入的数据会在WL被触动时提供在BL上。
为了满足更大量的存储器存储需求，DRAM存储器单元的尺寸持续地缩小，使得这些DRAM的封装密度大大地增加。但是，由于DRAM存储器单元尺寸要求缩小尺寸，导致寄生电容增加的电容耦合成为日益重要的问题。因此，DRAM存储器单元的速度非期望地降低，且整体的元件性能也受到负面影响。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不组成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
在本公开的一实施例中，提供一种半导体元件。该半导体元件包括多个间隔位元线，设置于一基板之上；多个介电柱，设置于该基板之上的所述间隔位元线之间；以及一密封介电层，设置于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。
在本公开的一实施例中，所述介电柱的一顶部宽度大于所述介电柱的一底部宽度。
在本公开的一实施例中，所述间隔位元线的一顶表面高于所述气隙的一顶表面。
在本公开的一实施例中，所述介电柱于所述间隔位元线一侧的一底部宽度与于所述间隔位元线另一侧的一底部宽度不同。
在本公开的一实施例中，所述介电柱的一顶端低于所述间隔位元线的一顶端。
在本公开的一实施例中，所述间隔位元线的一顶部具有一圆角。
在本公开的一实施例中，所述气隙的一部分延伸于所述密封介电层和所述间隔位元线的该圆角之间。
在本公开的一实施例中，所述气隙具有一渐缩的轮廓。
在本公开的一实施例中，所述气隙的一上部宽度小于所述气隙的一底部宽度。
在本公开的一实施例中，提供一种半导体元件的制备方法。该方法包括形成多个介电结构于一基板之上；形成多个间隔位元线于所述介电结构的侧壁上；从该基板移除所述介电结构；形成多个暂时间隔物于所述间隔位元线的侧壁上；形成多个介电柱于该基板之上的所述暂时间隔物之间；从该基板移除所述暂时间隔物；以及形成一密封介电层于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。
在本公开的一实施例中，在形成所述间隔位元线之后，该基板的一顶表面暴露于所述间隔位元线之间。
在本公开的一实施例中，所述间隔位元线与所述介电结构直接接触。
在本公开的一实施例中，所述间隔位元线由所述气隙和所述介电柱隔开。
在本公开的一实施例中，所述介电柱的一顶部宽度大于所述介电柱的一底部宽度。
在本公开的一实施例中，所述间隔位元线的一顶表面高于所述气隙的一顶表面。
在本公开的一实施例中，所述介电柱于所述间隔位元线一侧的一底部宽度与于所述间隔位元线另一侧的一底部宽度不同。
在本公开的一实施例中，所述介电柱的一顶端低于所述间隔位元线的一顶端。
在本公开的一实施例中，所述间隔位元线的一顶部具有一圆角。
在本公开的一实施例中，所述气隙的一部分延伸于所述密封介电层和所述间隔位元线的该圆角之间。
在本公开的一实施例中，所述气隙具有一渐缩的轮廓，且所述气隙的一上部宽度小于所述气隙的一底部宽度。
根据本公开的一些实施例，提供了半导体元件的实施例。该半导体元件包括由介电柱和气隙隔开的多个间隔位元线。因此，可以通过具有低介电常数的介电柱和气隙来降低间隔位元线之间的寄生电容，并且可以提高半导体元件的速度。此外，由于介电结构提供的结构支撑而可防止间隔位元线塌陷，从而改善整体的元件性能。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。组成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可做为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
本公开各方面可配合以下附图及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
图1是根据一些实施例显示制备一半导体元件的方法流程图。
图2是根据一些实施例显示形成一半导体元件的中间阶段之一的俯视图。
图3是根据一些实施例沿着图2中的剖线A-A’显示形成该半导体元件的中间阶段之一的剖面图。
图4是根据一些实施例显示形成一半导体元件的中间阶段之一的俯视图。
图5是根据一些实施例沿着图4中的剖线A-A’显示形成该半导体元件的中间阶段之一的剖面图。
图6是根据一些实施例显示形成一半导体元件的中间阶段之一的俯视图。
图7是根据一些实施例沿着图6中的剖线A-A’显示形成该半导体元件的中间阶段之一的剖面图。
图8是根据一些实施例显示形成一半导体元件的中间阶段之一的俯视图。
图9是根据一些实施例沿着图8中的剖线A-A’显示形成该半导体元件的中间阶段之一的剖面图。
图10是根据一些实施例显示形成一半导体元件的中间阶段之一的俯视图。
图11是根据一些实施例沿着图10中的剖线A-A’显示形成该半导体元件的中间阶段之一的剖面图。
图12是根据一些实施例沿着图10中的剖线B-B’显示形成该半导体元件的中间阶段之一的剖面图。
图13是根据一些实施例沿着图10中的剖线B-B’显示形成该半导体元件的中间阶段之一的剖面图。
图14是根据一些实施例沿着图10中的剖线B-B’显示形成该半导体元件的中间阶段之一的剖面图。
图15是根据一些实施例沿着图10中的剖线B-B’显示形成该半导体元件的中间阶段之一的剖面图。
图16是根据一些实施例显示形成一半导体元件的中间阶段之一的俯视图。
图17是根据一些实施例沿着图16中的剖线A-A’显示形成该半导体元件的中间阶段之一的剖面图。
图18是根据一些实施例沿着图16中的剖线B-B’显示形成该半导体元件的中间阶段之一的剖面图。
图19是根据一些实施例显示一半导体元件的俯视图。
图20是根据一些实施例沿着图19中的剖线A-A’显示该半导体元件的剖面图。
其中，附图标记说明如下：
10：方法
100：半导体元件
101：半导体基板
101T：顶表面
103：隔离结构
105：主动区域
107：隔离线
109：字元线
111：导电层
113：金属硅化物层
115：位元线接触
117：介电结构
118：开口
120：开口
122：凹部
123：导电材料
124：开口
125：间隔位元线
125-1：顶端/顶表面
125a：间隔位元线
125b：间隔位元线
125c：间隔位元线
125d：间隔位元线
127：密封介电层
129：层间介电(ILD)结构131：电容
133：电容接触
141：暂时间隔物
143：暂时间隔物
145：介电柱
145-1：顶端
145-2：圆角
161：气隙
161-1：顶表面
A-A’：剖线
B-B’：剖线
C：圆角
S1：侧壁
S2：侧壁
S3：侧壁
S4：侧壁
S5：侧壁
S6：侧壁
S7：侧壁
S8：侧壁
S11：步骤S13：步骤S15：步骤S17：步骤S19：步骤S21：步骤S23：步骤S25：步骤S27：步骤
W1：宽度
W2：宽度
W4：宽度
W5：宽度
具体实施方式
以下公开提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。此外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间的关系。
此外，其中用到与空间相关的用词，例如：“在…下方”、“下方”、“较低的”、“上方”、“较高的”、及其类似的用词是为了便于描述附图中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖附图所描绘的方位之外的使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
图1是根据一些实施例显示制备半导体元件100的方法10的流程图，并且该方法10包括步骤：S11，形成多个隔离结构、主动区域、及字元线于一基板中；S13，形成多个位元线接触于该基板中；S15，形成多个介电结构于该基板之上；S17，形成多个间隔位元线于所述介电结构的侧壁上；S19，从基板移除所述介电结构；S21，形成多个暂时间隔物于所述间隔位元线的侧壁上；S23，形成多个介电柱于该基板之上的所述暂时间隔物之间；S25，移除所述暂时间隔物；以及S27，根据一些实施例，形成一密封介电层于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。结合图2至图20详细说明图1的步骤S11至S27。
根据一些实施例，图2显示形成半导体元件100的中间阶段之一的俯视图，而图3沿着图2中的剖线A-A’显示形成半导体元件100的中间阶段之一的剖面图。
如图2和图3所示，提供了半导体基板101。半导体基板101可为一半导体晶圆，像是硅晶圆。可选地或额外地，半导体基板101可包括元素半导体材料、化合物半导体材料、及/或合金半导体材料。元素半导体材料的例子可包括但不限于晶体硅、多晶硅、非晶硅、锗、及金刚石(diamond)。化合物半导体材料的例子可包括但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及锑化铟。合金半导体材料的例子可包括但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及GaInAsP。
在一些实施例中，半导体基板101包括一外延层。例如，半导体基板101具有覆盖块状半导体的一外延层。在一些实施例中，半导体基板101为一绝缘体上半导体(semiconductor-on-insulator)基板，其可包括一基板、位于该基板之上的一埋藏氧化层、及位于该埋藏氧化层之上的一半导体层，像是绝缘体上覆硅(silicon-on-insulator；SOI)基板、绝缘体上覆硅锗(silicon germanium-on-insulator；SGOI)基板、或绝缘体上覆锗(germanium-on-insulator；GOI)基板。可使用氧植入隔离(separation by implantationoxygen；SIMOX)、晶圆接合、及/或其他合适的方式来制造绝缘体上半导体基板。
仍参照图2和图3，根据一些实施例，形成隔离结构103于半导体基板101中，且根据一些实施例，隔离结构103是浅沟槽隔离(shallow trench isolation；STI)结构。在一些其他实施例中，隔离结构103是局部硅氧化(local oxidation of silicon；LOCOS)结构(未显示)。在这种情况下，隔离结构103的一部分被内埋在半导体基板101中，并且隔离结构103的其他部分从半导体基板101的顶表面突出。此外，隔离结构103可以由氧化硅、氮化硅、氮氧化硅、或另一种合适的介电材料组成。
此外，隔离结构103在半导体基板101中定义了主动区域105，而且主动区域105包括源极/漏极(S/D)区域。在一些实施例中，通过一个或多个离子植入制程来形成主动区域105的S/D区域，并且可以在主动区域105中植入像是硼(B)或BF2的P-型掺杂剂或像是磷(P)或砷(As)的N-型掺杂剂以形成S/D区域。
参照图1中的步骤S11，方法10形成多个隔离结构、主动区域、及字元线于一基板中。在一些实施例中，字元线109和隔离线107形成于半导体基板101中，如图2和图3所示。在一些实施例中，每一个字元线109包括一埋藏栅极电极(未显示)。在一些实施例中，每一个字元线109也包括位于埋藏栅极电极和半导体基板101之间的一栅极介电层(未显示)。
在一些实施例中，埋藏栅极电极是由像是铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)的导电材料或另一种可应用的材料组成，并且栅极介电层是由氧化硅、氮化硅、氮氧化硅、具有高介电常数(high-k)的介电材料、或前述的组合组成。
另外，隔离线107可用于将属于同一主动区域105的晶体管群彼此隔离，并且隔离线107可与字元线109平行排列。在一些实施例中，隔离线107是由氧化硅、氮化硅、氮氧化硅、前述的组合、或另一种合适的材料组成。此外，每一条隔离线107可包括单层或多层。
在一些实施例中，通过蚀刻和沉积制程来形成字元线109。首先，通过一蚀刻制程形成沟槽于半导体基板101中。蚀刻制程可包括干蚀刻制程或湿蚀刻制程。在形成沟槽之后，可以进行一个或多个沉积制程以形成字元线109于沟槽中，并且所述沉积制程可包括化学气相沉积(chemical vapor deposition；CVD)制程、物理气相沉积(physical vapordeposition；PVD)制程、旋涂(spin-coating)制程、或另一种可应用的制程。
在进行沉积制程之后，可以进行像是化学机械研磨(chemical mechanicalpolishing；CMP)的平坦化制程，使得字元线109的顶表面与半导体基板101的顶表面共平面。用于形成隔离线107的一些制程与用于形成字元线109的制程相似或相同，故在此不再重复其叙述。在一些实施例中，独立地形成字元线109和隔离线107。例如，在一些实施例中，在形成字元线109之前形成隔离线107。
根据一些实施例，图4显示形成半导体元件100的中间阶段之一的俯视图，而图5沿着图4中的剖线A-A’显示形成半导体元件100的中间阶段之一的剖面图。
参照图1中的步骤S13，方法10形成多个位元线接触于基板中。在一些实施例中，在形成字元线107之后，形成位元线接触115于半导体基板101中，如图4至图7所示。在一些实施例中，位元线接触115形成于主动区域105的S/D区域中。
在一些实施例中，每一个位元线接触115包括导电层111和位于导电层111之上的金属硅化物层113。在一些实施例中，导电层111是由多晶硅(poly-crystalline silicon)、钨(W)、铝(Al)、铜(Cu)、镍(Ni)、钴(Co)、另一种导电材料、或前述的组合组成，而金属硅化物层113是由硅化钴、硅化钛、硅化钽、硅化镍、硅化铜、硅化钨、硅化钼、另一种合适的金属硅化物、或前述的组合组成。
在一些实施例中，通过蚀刻和沉积制程来形成位元线接触115。用于形成位元线接触115的一些制程与用于形成字元线109的制程相似或相同，故在此不再重复其叙述。在一些实施例中，金属硅化物层113是通过沉积金属材料(例如，钴)于导电层111之上，并在金属材料上进行热处理以从该金属材料形成金属硅化物层113(例如，硅化钴)。在进行热处理制程之后，可以进行像是化学机械研磨(chemical mechanical polishing；CMP)的平坦化制程，使得位元线接触115的顶表面与半导体基板101的顶表面共平面。
根据一些实施例，图6显示形成半导体元件100的中间阶段之一的俯视图，而图7沿着图6中的剖线A-A’显示形成半导体元件100的中间阶段之一的剖面图。
参照图1中的步骤S15，方法10形成多个介电结构于基板之上。在一些实施例中，在形成位元线接触115之后，形成介电结构117于半导体基板101的顶表面之上，如图6至图7所示。此外，半导体基板101的顶表面被介电结构117之间的多个开口120部分地暴露出来。
在一些实施例中，介电结构117是由低介电常数(low-k)介电材料组成。在一些实施例中，低介电常数介电材料的介电常数(k值)小于约4。低介电常数介电材料的例子包括但不限于氧化硅、氮化硅、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、氟硅玻璃(fluorinatedsilica glass；FSG)、碳掺杂氧化硅、非晶质氟化碳、聚对二甲苯、双苯基环丁烯(bis-benzocyclobutenes；BCB)、或聚酰亚胺。
在一些其他实施例中，介电结构117是由介电常数小于约2.5的极低介电常数(extreme low-k；ELK)介电材料组成。在一些实施例中，ELK介电材料包括碳掺杂氧化硅、聚四氟乙烯(polytetrafluoroethylene；PTFE)(特氟隆；Teflon)、硅碳氧化物聚合物(silicon oxycarbide polymers；SiOC)、氢硅倍半氧烷(hydrogen silsesquioxane；HSQ)、甲基硅倍半氧烷(methyl silsesquioxane；MSQ)、聚芳醚(polyarylether；PAE)、SiLKTM(DowChemical,Midland,Michigan)、黑钻石(Black DiamondTM)(Applied Materials,SantaClara,California)、科塔尔(CotalTM)(Novellus System,San Jose,California)、干凝胶(xeragel)、气凝胶(aerogel)多孔聚合物、及/或其他合适的材料。
在一些实施例中，通过沉积制程、图案化制程、和蚀刻制程来形成介电结构117。首先，可以通过沉积制程形成一介电层(未显示)于半导体基板101的顶表面之上。沉积制程可以包括化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、旋涂制程、或另一种可应用的制程。接下来，在随后的图案化制程期间，可以形成图案化罩幕(未显示)于介电层之上，并且可以在随后的蚀刻制程期间使用图案化罩幕做为罩幕来蚀刻介电层。
其结果，获得介电结构117，并且每一个开口120形成于两个相邻的介电结构117之间。应注意的是，每一个开口120具有宽度W1，并且开口120的宽度W1足够宽以允许与同一字元线109相邻的至少两个位元线接触115被其中一个开口120暴露出来。
根据一些实施例，图8显示形成半导体元件100的中间阶段之一的俯视图，而图9沿着图8中的剖线A-A’显示形成半导体元件100的中间阶段之一的剖面图。
参照图1中的步骤S17，方法10形成多个间隔位元线于介电结构的侧壁上。在一些实施例中，在形成介电结构117之后，形成导电材料123于介电结构117之上，并且导电材料123延伸至开口120中，如图8至图9所示。应注意的是，导电材料123覆盖住半导体基板101的顶表面被开口120暴露的部分。
在一些实施例中，导电材料123是由钨(W)、铝(Al)、铜(Cu)、镍(Ni)、钴(Co)、另一种导电材料、或前述的组合组成。在一些实施例中，通过沉积制程来形成导电材料123。沉积制程可以包括电镀制程、化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、旋涂制程、无电镀制程、或另一种可应用的制程。
此外，根据一些实施例，由于导电材料123共形地形成于介电结构117之上，因此凹部122形成于导电材料123之上并被导电材料123围绕。在一些实施例中，凹部122形成于相邻的位元线接触115之间，且凹部122的底表面高于半导体基板101的顶表面。此外，由于开口120足够宽，所以导电材料123填充在开口120中的部分没有孔隙(voids)形成，从而提高了半导体元件100的整体性能。
根据一些实施例，图10显示形成半导体元件100的中间阶段之一的俯视图，而图11沿着图10中的剖线A-A’显示形成半导体元件100的中间阶段之一的剖面图。
根据一些实施例，在形成导电材料123之后，部分地移除导电材料123以形成间隔位元线125a、125b、125c、和125d于开口120中，间隔位元线125a和125b通过一开口124与彼此分离，且间隔位元线125c和125d通过另一个开口124与彼此分离，如图10和图11所示。应注意的是，每一个开口124具有宽度W2，且开口120的宽度W1大于开口124的宽度W2。
在一些实施例中，通过进行蚀刻制程来部分移除导电材料123，并且在进行蚀刻制程之后，半导体基板101的一部分顶表面101T被开口124暴露出来。在一些实施例中，蚀刻制程是非等向性蚀刻制程，其在所有位置垂直地移除相似量的导电材料123，沿介电结构117的侧壁留下间隔位元线125a、125b、125c、和125d。
在一些实施例中，蚀刻制程包括干蚀刻制程、湿蚀刻制程、或前述的组合。应注意的是，在形成间隔位元线125a、125b、125c、和125d的制程中，介电结构117可以用作支撑体。因此，可以防止间隔位元线125a、125b、125c、和125d塌陷。这对于具有高深宽比的间隔位元线125a、125b、125c、和125d来说尤其重要。
应注意的是，形成至少两个间隔位元线125a、125b、125c、和125d于每一个开口120中，且间隔位元线125a、125b、125c、和125d分别电性连接至位元线接触115，在形成导电材料123之前，所述位元线接触115由相同的开口120所暴露。此外，每一个间隔位元线125a、125b、125c、和125d具有与介电结构117直接接触的一侧壁和暴露于开口124中的一相对侧壁。
更具体地来说，间隔位元线125a具有侧壁S1和相对侧壁S2，间隔位元线125b具有侧壁S3和相对侧壁S4，间隔位元线125c具有侧壁S5和相对侧壁S6，且间隔位元线125d具有侧壁S7和相对侧壁S8。在一些实施例中，侧壁S1、S4、S5、和S8与介电结构117直接接触，而侧壁S2、S3、S6、和S7暴露于开口124中。
在一些实施例中，间隔位元线125a、125b、125c、和125d的顶表面与介电结构117的顶表面实质上齐平。用词“实质上”意味着较佳为至少90％、更佳为95％、进一步更佳为98％、且最佳为99％。在一些实施例中，间隔位元线125a、125b、125c、和125d的顶部具有与开口124相邻的圆角C。
图12是根据一些实施例沿着图10中的剖线B-B’显示形成半导体元件的中间阶段之一的剖面图。参照图1中的步骤S19，方法10从基板移除介电结构。在一些实施例中，形成间隔位元线125于开口120中之后，从半导体基板101移除介电结构117以在间隔位元线125之间形成开口118。应注意的是，每一个开口124具有宽度W2，且开口120的宽度W1大于开口124的宽度W2。
图13是根据一些实施例沿着图10中的剖线B-B’显示形成半导体元件的中间阶段之一的剖面图。参照图1中的步骤S21，方法10形成多个暂时间隔物于间隔位元线的侧壁上。在一些实施例中，在移除介电结构117以在间隔位元线125之间形成开口118之后，形成暂时间隔物141和143于间隔位元线125各自的侧壁上。在一些实施例中，暂时间隔物141和143的形成包括形成间隔层于半导体基板101和间隔位元线125上，覆盖间隔位元线125的顶部和侧面。在本公开的一些实施例中，间隔层可以是氧化硅或是经掺杂的氧化硅。在一些实施例中，可以通过利用四乙氧基硅烷(tetraethyl orthosilicate；TEOS)的低压化学气相沉积法(LPCVD)来形成间隔层，其在高温下产生氧化硅。然后，可以蚀刻间隔层以形成暂时间隔物141和143。在一些实施例中，蚀刻是非等向蚀刻制程，例如利用等离子体的干蚀刻。非等向蚀刻制程蚀刻掉半导体基板101上和所述间隔位元线125顶表面上的间隔层的水平部分，但是仅部分地移除间隔层位于间隔位元线125侧面上的垂直部分，因此，剩余的间隔层形成暂时间隔物141和143，如图13所示。
图14是根据一些实施例沿着图10中的剖线B-B’显示形成半导体元件的中间阶段之一的剖面图。参照图1中的步骤S23，方法10形成多个介电柱于基板之上的暂时间隔物之间。在一些实施例中，在形成暂时间隔物141和143之后，形成多个介电柱145于半导体基板101上的暂时间隔物141和143之间。在一些实施例中，通过旋涂形成介电柱145。在一些实施例中，介电柱145的顶端145-1低于间隔位元线125的顶端125-1，并且暂时间隔物141和143的顶部被暴露出来。
在一些实施例中，介电柱145可以是氢倍半硅氧烷(hydrogen silsesquioxane)、cyclotene(苯并环丁烯；benzocyclobutene)、聚亚芳基醚(poly(arylene ether))、氧化硅的气凝胶、或氧化硅的干凝胶。在一些其他实施例中，形成介电柱145是通过首先在暂时间隔物141和143之间填充一介电材料，然后干燥或固化该介电材料以形成介电柱145。例如，在使用硅凝胶(silica gels)来形成介电柱145的情况下，将旋转涂布机(未显示)上可流动的介电材料，即带有溶剂的TEOS，分配在半导体基板101的中心上。然后，使基板101高速旋转，以通过离心力使介电材料扩散出去。由于介电材料是可流动的，因此它可以轻易地填充间隔物之间的空间。在介电材料从半导体基板101的边缘旋离(spins off)时持续旋转，直到获得所要的介电材料厚度为止。介电材料的厚度可以通过旋转的角速度来控制。厚度也取决于介电材料的粘度和浓度。在这样的实施例中，介电材料需要被固化以形成介电柱145。如果通过蒸发来干燥介电材料，则介电柱145包括二氧化硅干凝胶(silica xerogel)；如果通过超临界干燥来干燥介电材料，则介电柱145包括二氧化硅气凝胶(silicaaerogel)。
图15是根据一些实施例沿着图10中的剖线B-B’显示形成半导体元件的中间阶段之一的剖面图。参照图1中的步骤S25，方法10从基板移除所述暂时间隔物。在一些实施例中，形成介电柱145于半导体基板101上之后，从半导体基板101移除暂时间隔物141和143。在一些实施例中，可以通过蚀刻制程来移除暂时间隔物141和143。例如，暂时间隔物141和143可以是经掺杂的二氧化硅，并且可以通过利用气相氢氟酸(vapor hydrofluoric acid；VHF)蚀刻暂时间隔物141和143来移除暂时间隔物141和143。由于VHF对经掺杂的二氧化硅具有高度腐蚀性，但是仅对金属产生轻微的蚀刻，因此，举例而言，如果间隔位元线125是由金属所制成，则使用VHF可以有效地移除暂时间隔物141和143，同时不损坏像是间隔位元线125的半导体基板101其余部分。在一些实施例中，在通过VHF移除暂时间隔物141和143之后，介电柱145具有圆角145-2。
在一些实施例中，在移除暂时间隔物141和143之后，介电柱145的顶部宽度W4大于介电柱145的底部宽度W5。在一些实施例中，介电柱145在间隔位元线125的一侧的顶部宽度不同于介电柱145在间隔位元线125的另一侧的顶部宽度。
图16是根据一些实施例显示形成一半导体元件的中间阶段之一的俯视图，图17是根据一些实施例沿着图16中的剖线A-A’显示形成该半导体元件的中间阶段之一的剖面图，图18是根据一些实施例沿着图16中的剖线B-B’显示形成该半导体元件的中间阶段之一的剖面图。
参照图1中的步骤S27，方法10形成一密封介电层于间隔位元线和介电柱之上，进而形成多个气隙于密封介电层和基板之间。在一些实施例中，在形成介电柱145于半导体基板101上之后，形成密封介电层127于间隔位元线125a、125b、125c、和125d之上，进而形成气隙161于密封介电层127与半导体基板101的顶表面101T之间。
在一些实施例中，密封介电层127是由氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)、低介电常数(low-k)介电材料、及/或另一种可应用的介电材料组成。在一些实施例中，通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋涂制程、或另一种适用制程来形成密封介电层127。
在一些实施例中，通过旋涂制程来形成密封介电层127，并且密封介电柱145和间隔位元线125之间的空间可轻易地被密封介电层127密封并形成气隙161于其中，而不是被密封介电层127完全填充。其结果，在一些实施例中，气隙161被密封介电层127、间隔位元线125、介电柱145、和半导体基板101的顶表面101T包围。在一些实施例中，间隔位元线125的顶表面高于气隙161的顶表面。例如，间隔位元线125的顶表面125-1高于气隙161的顶表面161-1，如图17和图18所示。
根据一些实施例，图19显示一半导体元件100的俯视图，而图20沿着图19中的剖线A-A’显示该半导体元件100的剖面图。在形成密封介电层127之后，可以选择性地进行平坦化制程。在一些实施例中，平坦化制程包括研磨制程、化学机械研磨(CMP)制程、蚀刻制程、另一种可应用的制程、或前述的组合。接下来，形成层间介电(ILD)结构129于密封介电层127之上，并且形成电容131于ILD结构129中。
用于形成ILD结构129的一些材料和制程与用于形成密封介电层127的材料和制程相似或相同，故在此不再重复其叙述。在一些实施例中，ILD结构129的材料不同于密封介电层127的材料，使得在电容131的形成期间，ILD结构129相对于密封介电层127具有高蚀刻选择性。此外，电容131是由像是多晶硅、钨(W)、铜(Cu)的导电材料组成，并且用于形成电容131的一些制程与用于形成位元线接触115的制程相似或相同，故在此不再重复其叙述。应注意的是，电容131通过电容接触133电性连接到半导体基板101中的主动区域105。在形成电容131之后，获得半导体元件100。在本实施例中，半导体元件100是动态随机存取存储器(dynamic random access memory；DRAM)。
在本公开的一实施例中，提供了一种半导体元件。该半导体元件包括：多个间隔位元线，设置于一基板之上；多个介电柱，设置于该基板之上的所述间隔位元线之间；以及一密封介电层，设置于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。
在本公开的一实施例中，提供了一种半导体元件的制备方法。该方法包括形成多个介电结构于一基板之上；形成多个间隔位元线于所述介电结构的侧壁上；从该基板移除所述介电结构；形成多个暂时间隔物于所述间隔位元线的侧壁上；形成多个介电柱于该基板之上的所述暂时间隔物之间；从该基板移除所述暂时间隔物；以及形成一密封介电层于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。
根据本公开的一些实施例提供了半导体元件的实施例。该半导体元件包括由介电柱和气隙隔开的多个间隔位元线。因此，可以通过具有低介电常数的介电柱和气隙来降低间隔位元线之间的寄生电容，并且可以提高半导体元件的速度。此外，由于介电结构提供的结构支撑而可防止间隔位元线塌陷，从而改善整体的元件性能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或前述的组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
多个间隔位元线，设置于一基板之上；
多个介电柱，设置于该基板之上的所述间隔位元线之间；以及
一密封介电层，设置于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。
2.如权利要求1所述的半导体元件，其中，所述介电柱的一顶部宽度大于所述介电柱的一底部宽度。
3.如权利要求1所述的半导体元件，其中，所述间隔位元线的一顶表面高于所述气隙的一顶表面。
4.如权利要求1所述的半导体元件，其中，所述介电柱于间隔位元线一侧的一底部宽度与于所述间隔位元线另一侧的一底部宽度不同。
5.如权利要求1所述的半导体元件，其中，所述介电柱的一顶端低于所述间隔位元线的一顶端。
6.如权利要求1所述的半导体元件，其中，所述间隔位元线的一顶部具有一圆角。
7.如权利要求6所述的半导体元件，其中，所述气隙的一部分延伸于所述密封介电层和所述间隔位元线的该圆角之间。
8.如权利要求1所述的半导体元件，其中，所述气隙具有一渐缩的轮廓。
9.如权利要求1所述的半导体元件，其中，所述气隙的一上部宽度小于该气隙的一底部宽度。
10.一种半导体元件的制备方法，包括：
形成多个介电结构于一基板之上；
形成多个间隔位元线于所述介电结构的侧壁上；
从该基板移除所述介电结构；
形成多个暂时间隔物于所述间隔位元线的侧壁上；
形成多个介电柱于该基板之上的所述暂时间隔物之间；
从该基板移除所述暂时间隔物；以及
形成一密封介电层于所述间隔位元线和所述介电柱之上以形成多个气隙于该密封介电层和该基板之间。
11.如权利要求10所述的半导体元件的制备方法，其中，在形成所述间隔位元线之后，该基板的一顶表面暴露于所述间隔位元线之间。
12.如权利要求10所述的半导体元件的制备方法，其中，所述间隔位元线与所述介电结构直接接触。
13.如权利要求10所述的半导体元件的制备方法，其中，所述间隔位元线由所述气隙和所述介电柱隔开。
14.如权利要求10所述的半导体元件的制备方法，其中，所述介电柱的一顶部宽度大于所述介电柱的一底部宽度。
15.如权利要求10所述的半导体元件的制备方法，其中，所述间隔位元线的一顶表面高于所述气隙的一顶表面。
16.如权利要求10所述的半导体元件的制备方法，其中，所述介电柱于所述间隔位元线一侧的一底部宽度与于所述间隔位元线另一侧的一底部宽度不同。
17.如权利要求10所述的半导体元件的制备方法，其中，所述介电柱的一顶端低于所述间隔位元线的一顶端。
18.如权利要求10所述的半导体元件的制备方法，其中，所述间隔位元线的一顶部具有一圆角。
19.如权利要求18所述的半导体元件的制备方法，其中，所述气隙的一部分延伸于所述密封介电层和所述间隔位元线的该圆角之间。
20.如权利要求10所述的半导体元件的制备方法，其中，所述气隙具有一渐缩的轮廓，且所述气隙的一上部宽度小于所述气隙的一底部宽度。
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