KR20080092555A - 불휘발성 메모리 소자의 제조방법 - Google Patents

불휘발성 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR20080092555A
KR20080092555A KR1020070036000A KR20070036000A KR20080092555A KR 20080092555 A KR20080092555 A KR 20080092555A KR 1020070036000 A KR1020070036000 A KR 1020070036000A KR 20070036000 A KR20070036000 A KR 20070036000A KR 20080092555 A KR20080092555 A KR 20080092555A
Authority
KR
South Korea
Prior art keywords
floating gate
layer pattern
layer
conductor layer
forming
Prior art date
Application number
KR1020070036000A
Other languages
English (en)
Inventor
우원식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070036000A priority Critical patent/KR20080092555A/ko
Publication of KR20080092555A publication Critical patent/KR20080092555A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 불휘발성 메모리 소자의 제조방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 터널링층 위에 균일한 간격으로 배열된 도전체층패턴을 형성하는 단계; 도전체층패턴을 매립하는 절연막을 증착하는 단계; 절연막을 평탄화하여 상기 도전체층패턴을 분리하여 플로팅게이트를 형성하는 단계; 플로팅게이트의 일부 영역 및 절연막 상에 하드마스크막 패턴을 형성하는 단계; 하드마스크막 패턴을 마스크로 플로팅게이트 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함한다.
도트타입 플로팅게이트, SA-STI, 표면적

Description

불휘발성 메모리 소자의 제조방법{Method for fabricating of non-volatile memory device}
도 1은 종래 기술의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.
도 2 내지 도 11은 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 불휘발성 메모리 소자의 제조방법에 관한 것이다.
낸드형 불휘발성 메모리(NAND type flash memory) 소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 비휘발성 메모리 소자로서, 전원이 차단되었을 때도 정보 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 낸드형 불휘발성 메모리 소자의 단위 셀은 기본적인 구성이 컨트롤게이트와 플로팅게이트로 이루어지며, 플로팅게이트의 전하 유무에 따라 정보의 기록 및 소거 기능을 수행한 다.
도 1은 종래 기술의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.
도 1을 참조하면, 불휘발성 메모리 소자는 소자분리막(102)에 의해 활성영역이 정의된 반도체 기판(100) 위에 터널링층(104), 플로팅게이트(106), 차폐층(108) 및 컨트롤게이트(110)가 적층된 구조로 이루어진다. 그리고 반도체 기판(100)에는 소스/드레인영역과 같은 불순물영역(미도시함)이 형성되어 있고, 그 사이에는 채널영역(미도시함)이 배치된다. 이때, 플로팅게이트(106)는 박막 타입으로 형성된다. 이러한 구조로 이루어진 불휘발성 메모리 소자의 동작은 다음과 같다. 먼저 컨트롤게이트(110)에 적절한 전압이 인가되면, 채널영역에 있는 전자가 터널링층(104)을 터널링(tunneling)하여 플로팅게이트(106) 내에 채워진다. 이것이 메모리 셀에 데이터를 저장하거나 또는 메모리 셀을 프로그램(program)하는 동작이다. 반대로 컨트롤게이트(110)에 인가된 전압을 중지하고, 반도체 기판(100)에 적절한 전압을 인가되면, 플로팅게이트(106) 내에 채워져 있던 전자들이 빠져나간다. 이것이 프로그램된 메모리 셀을 소거(erase)하는 동작이다. 이와 같은 프로그램(program) 및 소거(erase)의 반복적인 동작에 의해 칩(chip)의 동작이 이루어진다.
그러나 플로팅 게이트의 구조의 형태로 박막을 형성할 경우, 플로팅 게이트에 전자를 모아놓기 위해서는 높은 전력이 요구된다. 또한, 플로팅 게이트를 구성하는 물질에 따라 터널링되는 전자가 캐리어 형태로 저장될 확률도 낮아질 수 있다. 또한 이러한 구조에서는 터널링층에 국부적인 불량이 발생하면 플로팅 게이트 에 저장된 전자가 모두 빠져나가면서 소자의 신뢰성이 저하될 수 있다. 이에 전자 저장 효율을 높이면서 토폴로지(topology) 특성을 향상시킬 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 낸드 플래시를 제조함에 있어서, 플로팅 게이트 및 소자분리막 형성방법을 개선하여 토폴로지 특성을 향상시키면서 플로팅 게이트에 저장되는 전자의 양을 증가시킬 수 있는 불휘발성 메모리 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 균일한 간격으로 배열된 도전체층패턴을 형성하는 단계; 상기 도전체층 패턴을 매립하는 절연막을 증착하는 단계; 상기 절연막을 평탄화하여 상기 도전체층패턴을 분리하여 플로팅게이트를 형성하는 단계; 상기 플로팅게이트의 일부 영역 및 절연막 상에 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 상기 플로팅게이트 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 플로팅게이트를 형성하는 단계 이후에 상기 반도체 기판상에 산화 공정을 수행하여 도트타입 플로팅게이트를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 소자분리막을 형성하는 단계 이후에, 상기 플로팅게이트 상에 유전체막 및 컨트롤게이트를 형성하는 단계를 더 포함할 수 있다.
상기 도전체층 패턴을 분리하는 단계 이후에, 상기 분리된 도전체층패턴 상에 산화공정을 수행하는 단계를 더 포함할 수 있다.
상기 터널링층은 10-200Å의 두께로 형성하는 것이 바람직하다.
상기 도전체층은 폴리실리콘막으로 200-300Å의 두께로 형성한다.
상기 도전체층 패턴의 폭은 1-2nm의 크기로 형성할 수 있다.
상기 절연막은 산화막으로 형성한다.
상기 도전체층 패턴은 평탄화 공정을 이용하여 분리하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 11은 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 위에 소정 두께의 터널링층(202) 및 도전체층(204)을 순차적으로 형성한다. 터널링층(202)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 플로팅게이트 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 여기서 터널링층(202)은 산화막을 성장시켜 형성할 수 있으며, 10-200Å의 두께로 형성한다. 이때, 터널링층(202)은 화학적 기상증착(CVD; Chemical vapor deposition) 방법 또는 산화공정을 이용하여 형성할 수도 있다. 또한, 도전체층(204)은 폴리실리콘막으로 200-300Å의 두께로 형성한다.
다음에 도전체층(204) 위에 마스크막 패턴(206)을 형성한다. 마스크막 패턴(206)은 포토레지스트막을 이용하여 형성할 수 있다. 구체적으로, 도전체층(204) 위에 포토레지스트막을 스핀 코팅 등의 방법을 이용하여 도포한다. 다음에 포토레지스트막 상에 포토마스크를 이용한 노광 공정 및 현상 공정을 진행하여 도전체층(204)의 일부 영역을 노출시키는 개구부를 갖는 마스크막 패턴(206)을 형성한다.
도 3을 참조하면, 마스크막 패턴(206)을 식각마스크로 노출된 도전체층(204)을 식각하여 터널링층(202)의 일부를 노출시키는 도전체층 패턴(208)을 형성한다. 도전체층 패턴(208)의 폭(a)은 1-2nm의 크기를 갖도록 형성하는 것이 바람직하다. 다음에 마스크막 패턴(206)은 스트립(strip) 공정을 진행하여 제거한다. 이렇게 형성된 도전체층 패턴(208)은 터널링층(202) 위에 일정한 크기와 간격으로 배열을 갖는 복수의 도트(dot) 형상으로 형성된다.
도 4를 참조하면, 반도체 기판(200) 상에 도전체층 패턴(208) 및 노출된 터널링층(202)을 매립하는 절연막(210)을 증착한다. 여기서 절연막(210)은 산화막으로 형성할 수 있으며, 상기 도전체층 패턴(208)을 매립하도록 충분한 두께로 증착하는 것이 바람직하다.
도 5를 참조하면, 도전체층 패턴을 정지막으로 하여 절연막 패턴(211)에 평 탄화 공정을 수행하여 도전체층 패턴(208)을 분리한다. 여기서 평탄화 공정은 예를 들어 화학적기계적연마(CMP; Chemical mechanical polishing)방법을 이용하여 형성할 수 있다. 이러한 화학적기계적연마(CMP) 공정을 도전체층 패턴(208)의 표면이 노출될 때까지 진행하면 절연막 패턴(211)에 의해 일정한 간격으로 배열된 도전체층 패턴(208)이 분리된다. 이렇게 절연막(210)을 연마하는 평탄화 공정에 의해 이후 진행될 공정의 토폴로지(topology) 특성의 용이성을 보인다.
도 6을 참조하면, 평탄화 공정에 의해 표면이 노출된 도전체층 패턴(208) 상에 산화 공정을 수행하여 도트(dot)타입 플로팅게이트(212)를 형성한다. 구체적으로, 도전체층 패턴(208) 상에 산화 소스를 공급하면 산소 소스와 도전체층 패턴(208)의 실리콘(Si) 성분이 반응하여 산화하면서 표면적이 증가하는 도트타입 플로팅게이트(212)가 형성된다. 이와 같이 표면적이 증가한 도트타입 플로팅게이트(212)는 터널링층(202)을 터널링하는 전자(electron)의 수는 제한될 수 있으나, 종래의 박막 타입 플로팅게이트보다 프로그램 및 소거되는 전자의 양이 적어서 저전력(low voltage)에서 소자를 구동시킬 수 있다. 이는 각 도트타입 플로팅게이트(212)의 형성 면적이 종래 박막타입 플로팅게이트의 표면적만큼 형성되기 때문에 문턱전압의 변화량이 커지기 때문이다. 이에 따라 종래의 박막타입 플로팅게이트보다 주기(cycling) 특성 및 데이터 보유능력(retention)이 향상된다.
도 7을 참조하면, 반도체 기판(200) 상에 도트타입 플로팅게이트(212)의 일부 영역을 노출시키는 하드마스크막 패턴(214)을 형성한다. 구체적으로, 도트타입 플로팅게이트(212) 및 절연막 패턴(211) 위에 하드마스크막을 증착한다. 이 하드마 스크막은 질화막으로 형성할 수 있다. 다음에 하드마스크막 위에 트렌치 형성영역과 대응되는 포토레지스트막 패턴(미도시함)을 형성한다. 계속해서 포토레지스트막 패턴을 마스크로 하드마스크막을 패터닝하여 도트타입 플로팅게이트(212) 및 절연막 패턴(211)의 일부 영역을 노출시키는 개구부를 갖는 하드마스크막 패턴(214)을 형성한다. 그리고 포토레지스트막 패턴은 스트립 공정을 이용하여 제거한다. 다음에 하드마스크막 패턴(214)을 마스크로 식각공정을 진행하여 반도체 기판(200) 내에 소정 깊이의 트렌치(216)를 형성한다.
도 8을 참조하면, 반도체 기판(200) 내에 형성된 트렌치(216)를 매립하는 매립절연막(218)을 증착한다. 구체적으로, 반도체 기판(200) 내에 형성된 트렌치(216)의 노출면 상에 측벽산화막(미도시함)을 형성한다. 다음에 측벽산화막 및 트렌치(216)를 매립하는 매립절연막(218)을 증착한다. 매립절연막(218)은 고밀도 플라즈마(HDP; High density plasma)공정을 진행하여 고밀도 플라즈마 산화막으로 형성할 수 있다.
도 9를 참조하면, 매립절연막(218) 상에 평탄화 공정을 진행하여 소자분리막(220)을 형성한다. 구체적으로, 트렌치를 매립하는 매립절연막(218) 상에 평탄화 공정, 예를 들어 화학적기계적연마(CMP) 공정을 수행한다. 이러한 화학적기계적연마공정에 의해 매립절연막의 단차가 낮아지고, 도트타입 플로팅게이트(212)가 노출되는 시점에서 정지한다. 이로써 소자분리영역에는 소자분리막(220)이 형성되고, 활성영역에는 터널링층 패턴(222) 및 절연막 패턴(211)에 의해 분리된 도트타입 플로팅게이트(212)가 적층된 구조가 형성되면서 자체 정렬된다. 이러한 공정을 SA- STI(Self aligned shallow trench isolation) 공정이라 한다.
도 10을 참조하면, 소자분리막(220)이 형성된 반도체 기판(200) 위에 차폐층(224)을 형성한다. 차폐층(224)은 도트타입 플로팅게이트(212)로부터 후속 형성될 상부 전극으로 전하가 이동하는 것을 방지하는 차폐층(224)을 형성한다. 차폐층(224)은 절연막으로 형성하는 것이 바람직하다. 이러한 차폐층(224)은 산화막을 화학적기상증착(CVD)방법을 이용하여 100Å의 두께로 형성한다. 또는 산화막, 질화막 및 산화막이 적층된 ONO 구조로 80Å의 두께로 형성할 수도 있다.
도 11을 참조하면, 차폐층(224) 위에 컨트롤게이트(226)를 형성하기 위한 물질층을 증착한다. 컨트롤게이트(226)는 폴리실리콘막으로 형성하거나, 경우에 따라서는 폴리실리콘막 위에 금속막을 적층하여 형성할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 제조방법에 의하면, 토폴로지 측면에서 유리하고, 또한 도트타입 플로팅게이트의 표면적을 증가시킴으로써 문턱전압의 변화하는 양이 증가하여 저전력에서 소자의 동작이 가능하다. 또한, 소자분리막, 터널링층 패턴 및 도트타입 플로팅게이트를 한번의 공정을 이용하여 형성할 수 있다.

Claims (10)

  1. 반도체 기판 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 균일한 간격으로 배열된 도전체층패턴을 형성하는 단계;
    상기 도전체층패턴을 매립하는 절연막을 증착하는 단계;
    상기 절연막을 평탄화하여 상기 도전체층패턴을 분리하여 플로팅게이트를 형성하는 단계;
    상기 플로팅게이트의 일부 영역 및 절연막 상에 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 마스크로 상기 플로팅게이트 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 플로팅게이트를 형성하는 단계 이후에 상기 반도체 기판상에 산화 공정을 수행하여 도트타입 플로팅게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 소자분리막을 형성하는 단계 이후에, 상기 플로팅게이트 상에 유전체막 및 컨트롤게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 도전체층 패턴을 분리하는 단계 이후에, 상기 분리된 도전체층패턴 상에 산화공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  5. 제1항에 있어서,
    상기 터널링층은 10-200Å의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 도전체층은 폴리실리콘막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  7. 제1항에 있어서,
    상기 도전체층은 200-300Å의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 도전체층 패턴의 폭은 1-2nm의 크기로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  9. 제1항에 있어서,
    상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  10. 제1항에 있어서,
    상기 도전체층 패턴은 평탄화 공정을 이용하여 분리하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
KR1020070036000A 2007-04-12 2007-04-12 불휘발성 메모리 소자의 제조방법 KR20080092555A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070036000A KR20080092555A (ko) 2007-04-12 2007-04-12 불휘발성 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070036000A KR20080092555A (ko) 2007-04-12 2007-04-12 불휘발성 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20080092555A true KR20080092555A (ko) 2008-10-16

Family

ID=40153510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070036000A KR20080092555A (ko) 2007-04-12 2007-04-12 불휘발성 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20080092555A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190087999A (ko) * 2017-10-25 2019-07-25 청두 아날로그 써키트 테크놀로지 인코퍼레이티드 신형 비휘발성 기억장치와 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190087999A (ko) * 2017-10-25 2019-07-25 청두 아날로그 써키트 테크놀로지 인코퍼레이티드 신형 비휘발성 기억장치와 그 제조방법

Similar Documents

Publication Publication Date Title
US7208796B2 (en) Split gate flash memory
US7446370B2 (en) Non-volatile memory
US20080203463A1 (en) Non-Volatile Memory with Erase Gate on Isolation Zones
JP2008227535A (ja) Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法
US6794710B2 (en) Split-gate flash memory structure and method of manufacture
US6984559B2 (en) Method of fabricating a flash memory
US9337353B2 (en) Semiconductor device and method for fabricating the same
JP2008227403A (ja) 半導体装置およびその製造方法
US6867099B2 (en) Spilt-gate flash memory structure and method of manufacture
CN211350659U (zh) 多次可编程存储器的单元结构
US6893918B1 (en) Method of fabricating a flash memory
CN113903789A (zh) 闪存存储器及其制造方法、操作方法
CN111430452A (zh) 多次可编程存储器的单元结构及其制作方法
KR20080092555A (ko) 불휘발성 메모리 소자의 제조방법
KR100649308B1 (ko) 자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자
KR100602126B1 (ko) 플래시 메모리 셀 및 그 제조 방법
KR100600955B1 (ko) 비휘발성 메모리 소자의 셀 및 그 제조방법
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR100536799B1 (ko) 반도체 소자 및 그 제조 방법
US20120007163A1 (en) Nonvolatile memory device
KR20100076695A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
KR100966988B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
KR100651595B1 (ko) 플래시 메모리소자 및 그 제조방법
KR100811280B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
US7511335B2 (en) Non-volatile memory

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid