TWI553776B - 3d陣列的大馬士革導體 - Google Patents

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TWI553776B
TWI553776B TW102127371A TW102127371A TWI553776B TW I553776 B TWI553776 B TW I553776B TW 102127371 A TW102127371 A TW 102127371A TW 102127371 A TW102127371 A TW 102127371A TW I553776 B TWI553776 B TW I553776B
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Description

3D陣列的大馬士革導體
本發明是有關於一種高密度記憶體裝置，且特別是有關於一種三維高密度記憶體裝置中連接至多個階層之導體結構及其製造方法。
由於對半導體產業中之高密度記憶體(例如，浮動閘極記憶體、電荷捕捉記憶體、非揮發性記憶體及嵌入式記憶體)的強烈需求，記憶體單元之架構已自平面結構轉變為三維結構，三維結構有助於增加有限晶片面積內之儲存容量。交叉點陣列(cross-point arrays)為包括複數個字元線、複數個位元線及包夾於字元線與位元線之間的記憶層之3D記憶體結構的一形式。
本發明是有關於一種高密度記憶體裝置，且特別是有關於一種三維高密度記憶體裝置中連接至多個階層之導體結構及其製造方法。
說明的技術包括不同的實施例中的三維(3D)結構及其製造方法，3D結構具有連接多個階層的導體，例如3D記憶體裝置中的高密度字元線或位元線。
於一些三維堆疊的記憶體裝置中，記憶體單元的位元線或字元線是堆疊在往第一方向延伸之似間隔開的隆起部的結構中。於此結構中，互補的字元線或位元線的構造可包括位在間隔開的隆起部之間大高寬比之溝槽的大馬士革特徵(damascene features)，溝槽的大馬士革特徵是沿第二方向延伸，第二方向例如是垂直於第一方向。大馬士革導體可利用雙圖案化的遮罩來蝕刻次微影(sub-lithographic)的犧牲線，形成填充物於犧牲線上，並然後移除犧牲線來留下填充物中作為大馬士革模型的溝槽來形成。然後，利用導體材料填充溝槽。於此例中，記憶體單元是沉積在位元線或字元線之堆疊與跨過堆疊的字元線或位元線之間的交錯點處，而形成3D記憶體陣列。於一方向，技術包括3D記憶體，其包括介電電荷捕捉記憶體單元、電荷捕捉層、與高介電常數的阻擋介電層，其中介電電荷捕捉記憶體單元具有能隙設計的穿隧層，且其中導體材料包括高功函數材料。
相較於一般技術，本發明的方法可具有許多的好處。各種其他的概念與優點是描述於本說明書與請求的專利範圍。
100‧‧‧記憶體裝置
101‧‧‧半導體
102‧‧‧半導體基底
103、104‧‧‧介電材料
106‧‧‧堆疊
108‧‧‧介電層
202‧‧‧第一介電材料
204‧‧‧表面區域
206‧‧‧厚度
302‧‧‧第二介電材料
304‧‧‧第一絕緣體
402‧‧‧第一圖案化的材料結構
404‧‧‧第一側
406‧‧‧第二側
408‧‧‧表面區域
502‧‧‧第三介電材料
602‧‧‧側壁間隙壁
604‧‧‧第一頂表面區域
606‧‧‧第二頂表面區域
702‧‧‧開口
802‧‧‧第二開口結構
804‧‧‧第二材料結構
902‧‧‧第四介電材料
1004‧‧‧犧牲材料線
1102‧‧‧開口結構
1202‧‧‧導電材料
1302‧‧‧大馬士革導線
1500‧‧‧3D記憶體裝置
1502‧‧‧絕緣層
1504、1506‧‧‧階層
1508、1510、1512、1514‧‧‧半導體條紋
1516、1518、1520、1522‧‧‧絕緣材料
1524‧‧‧薄膜
1526、1528‧‧‧字元線
1530、1532‧‧‧矽化層
1600、1702‧‧‧記憶體材料
1802‧‧‧蓋層
1902‧‧‧填充材料
2002‧‧‧遮罩
2102‧‧‧犧牲材料線
2104‧‧‧圖案化的溝槽
2302‧‧‧介電表面
2402‧‧‧導電材料
2404‧‧‧犧牲材料線表面
2406‧‧‧大馬士革導線
2502‧‧‧間隙
2602‧‧‧介電材料
第1圖為包括大馬士革導體的3D記憶體裝置的示意圖。
第2~14圖、第2A~14A圖、第2B~14B圖、第5C~14C圖、第7D~14D圖繪示3D記憶體裝置之導體結構的製造流程。
第15圖繪示3D記憶體裝置之導體結構的製造流程。
第16圖繪示高密度記憶體裝置的記憶體單元。
第17~26圖、第17A~26A圖、第17B~26B圖、第20C~26C圖繪示3D記憶體裝置之導體結構的製造流程。
第27圖繪示3D記憶體裝置之導體結構的另一製造流程。
多種實施例是利用圖示對特定的結構與方法做詳細說明。應該要了解的是，發明並不限於所特定揭露的實施例與方法，而能以其他的特徵、元件、方法與實施例來施行。本揭露是以較佳的實施例作說明，其並非用以限定請求的範圍。領域具有通常技藝之人應能從以下的揭露內容得到相同功效的變化方式。不同實施例中的相似元件一般是以相似的參考號碼標示。
第1圖為一示例之包括大馬士革導體(damascene conductor)之3D記憶體裝置1500的示意圖。其中並未繪示多種絕緣材料，以較佳地表示出記憶體堆疊與大馬士革導體結構，以及其他的部分。如圖所示，3D記憶體裝置1500是形成在具有絕緣層1502於其上的基底上。基底可包括一或更多個基底電路或其他的結構。圖示僅顯示兩個階層(planes)1504與1506，然而數個可延伸至任何層數N，其中N為大於或等於1的整數。於一些實施例中，階層的數目可等於2、4、8、16、32、或一般2n的層數。如圖所示，3D記憶體裝置包括數個由絕緣材料1516、1518、1520與1522分開的半導體條紋1508、1510、1512與1514的堆 疊106。堆疊為沿著Y軸延伸的隆起部，如圖所示，因此半導體條紋1508、1510、1512與1514可配置成包括快閃記憶體單元串列(strings)(例如水平式NAND串列結構)之通道區域的主體。在其他實施例中，條紋可配置成用於垂直式NAND串列結構的字元線，其中大馬士革導體1526包括含有單元之通道區域的主體。
半導體條紋1508與1512可用作第一記憶體階層1504中的記憶體單元串列。半導體條紋1510與1514可用作第二記憶體階層1506中的記憶體單元串列。如圖所示，記憶體材料的薄膜1524，例如多層的介電電荷捕捉材料或抗熔(anti-fuse)材料，在此示例中是塗佈在半導體條紋之堆疊上，並在其他範例中，是至少位在半導體條紋的側壁上。
於第1圖的實施例中，數個大馬士革導體(damascene conductors)1526、1528是配置成垂直於半導體條紋之堆疊上。大馬士革導體1526、1528具有共形於半導體條紋之堆疊的表面，其位在由該些堆疊定義出的溝槽(例如1530)中，並定義出位在堆疊上之半導體條紋1508、1510、1512與1514的側表面與字元線1526、1528之間之交錯點處的界面區域的多層陣列。大馬士革導體1526與1528可利用如第2圖至第14圖所示的方法形成。如圖所示，矽化(silicide)層1530、1532(例如矽化鎢(tungsten silicide)、矽化鈷(cobalt silicide)、矽化鈦(titanium silicide)或矽化鎳(nickel silicide))可形成在字元線1526、1528的頂表面上。
根據實施例，記憶體材料的薄膜1524可包括多層的 介電電荷儲存結構。舉例來說，多層的介電電荷儲存結構包括穿隧層、電荷捕捉層與阻擋層，其中穿隧層包括氧化矽，電荷捕捉層包括氮化矽，阻擋層包括氧化矽。在一些例子中，介電電荷儲存層中的穿隧層可包括厚度小於2nm的第一氧化矽層，厚度小於3nm的氮化矽層，以及厚度小於3nm的氧化矽層。在其他例子中，記憶體材料包括抗熔(anti-fuse)材料，例如二氧化矽、氮氧化矽、或其他氧化矽，厚度可為1nm~5nm的等級。也可使用其他抗熔，例如氮化矽。對於抗熔的實施例，半導體條紋1510與1514可為具有第一導電型(例如p型)的半導體材料。字元線1526、1528可為具有第二導電型(例如n型)的半導體材料。舉例來說，半導體條紋1510與1514可利用p型多晶矽製造，而同時大馬士革導體1526、1528可以相當重摻雜的n+型多晶矽製造。對於抗熔的實施例，半導體條紋應具有足夠的寬度，以提供用於空乏區域的空間來承受二極體的操作。結果，記憶體單元是形成在多晶矽條紋與線條之間的交錯點的3D陣列中，其中記憶體單元包括在陽極與陰極之間由可程式化的抗熔層與P-N接面形成的整流器。
在其他實施例中，可以不同的可程式化的電阻式記憶體材料用作記憶體材料，包括金屬氧化物，例如位在金屬鎢上的氧化鎢、或摻雜的金屬氧化物半導體條紋，以及其他的材料。如此，材料可在多態的電壓或電流下被程式化或抹除化，並可用以執行操作儲存各單元的多數個位元。
共同審理的美國專利申請號13/078,311，名稱為「具 有交替之記憶體串列位向與串列選擇結構的3D陣列的記憶體構造(MEMORY ARCHITECTURE OF 3D ARRAY WITH ALTERNATING MEMORY STRING ORIENTATION AND STRING SELECT STRUCTURES)」，(美國專利公開號US 2012/0182806)是併入參考，用以說明示現的3D記憶體結構與如第1圖所示之類似結構的製造技術。
第2~14圖、第2A~14A圖、第2B~14B圖、第5C~14C圖、第7D~14D圖為說明根據不同實施例之用於3D記憶體裝置的大馬士革導體結構的形成方法步驟，其中的優點是利用雙圖案化法製程(double pattern process)來對大馬士革導體製造出次微影寬度(sub-lithographic widths)。雙圖案化法以外的製程，包括其他次微影圖案化製程與微影圖案化製程，也可作為其他的執行步驟。
第2、2A與2B圖繪示製造方法中在3D結構上形成大馬士革導體的步驟，其顯示部分形成的記憶體裝置100，舉例來說，記憶體裝置100可以共同審理的美國專利申請號13/078,311的技術形成。第2圖繪示部分形成的記憶體裝置100的上視圖。第2A圖與第2B圖分別繪示沿著方向AA的第一剖面圖與沿著方向CC的第二剖面圖，其中方向AA是跨過導體條紋的堆疊之隆起部(例如如第1圖中所示的堆疊106)，並介於將要製造的大馬士革導體之間，而方向C-C是沿著隆起部(第1圖中的堆疊106)。部分形成的記憶體裝置100包括半導體基底102。半導體基底102 可為單晶矽材料、矽鍺(silicon germanium)材料、絕緣層上覆矽(SOI)基底、及其他基底。介電材料104形成在半導體基底上。根據實施例，介電材料104可為二氧化矽、氮化矽、由氧化矽與氮化矽交錯層構成的介電堆疊(例如ONO)、高介電常數(high K)介電材料，低介電常數(low K)介電材料、及其他的介電材料、結構。部分形成的記憶體裝置100包括用於記憶體單元之串列(string)的半導體條紋106之堆疊，此堆疊具有N層，N為大於1的整數。在一些實施例中，N可為2的次方(2n)，亦即為2、4、8、16、32、以此類推。N層中的各個可包括用於記憶體單元串列的半導體101，其往C-C方向延伸，並配置在以適當的介電材料103所分開的各別記憶體階層中。半導體101可為用於3D記憶體裝置的位元線。半導體101可由未摻雜、或適當摻雜的多晶矽材料形成(p型摻雜或n型摻雜)、或其他的材料。部分形成的記憶體裝置100更包括位在各個堆疊106上的介電層108。如圖所示，方向A-A垂直於方向C-C。
請參照第3、3A與3B圖，其繪示第2、2A與2B圖之結構在沉積第一介電材料202之後的對應結構。如圖所示，第一介電材料202位在間隔開的半導體條紋106的3D堆疊上，並填充分開半導體條紋106之堆疊的間隙中。第一介電材料202可從有機介電材料，利用旋轉塗佈製程形成。剛沉積的第一介電材料202可具有實質上平坦的表面區域204。在其他實施例中，可對第一介電材料202進行平坦化製程，以形成平坦化的表面區 域204。平坦化製程可為在電漿環境中使用反應性離子的回蝕刻製程(etch back process)。或者，平坦化製程可為化學機械研磨製程。如圖所示，第一介電材料202在介電層108上維持有厚度206。
如第4、4A與4B圖所示，第二介電材料302形成在第3、3A與3B圖所示之結構的第一介電材料202上，第一介電材料202實質上是被平坦化的。第一介電材料202與第二介電材料302形成第一絕緣體304，其用於製造3D記憶體裝置的導線。第二介電材料302可為氧化矽、氮化矽、氮氧化矽、高介電常數介電材料、低介電常數介電材料、及其他的材料。在一些實施例中，第二介電材料302可具有能幫助接著進行的微影步驟的抗反射性質。具有抗反射性質的介電材料的例子可為富矽的氧化矽材料(silicon rich silicon oxide material)、或富矽的氮化矽材料(silicon rich silicon nitride material)。在不同的實施例中，所選擇的第一介電材料202與第二介電材料302是具有某種期望的蝕刻特性，其能夠幫助形成用於3D記憶體裝置之大馬士革導線(例如第1圖中的字元線1526與1528)的溝槽結構。舉例來說，第一介電材料202可包括有機介電層(organic dielectric layer；ODL)，且第二介電材料302可包括含矽的硬遮罩底(silicon containing hard mask bottom；SHB)抗反射塗佈(antireflection coating；BARC)，這兩者皆為有機材料。這些有機薄膜可以使用O2電漿或O2/N2混合電漿的乾式灰化製程形成。此外，乾式灰化製程對於多晶矽、氧化矽或氮化矽具有高的選擇性。因此，多晶矽、氧化矽或氮化矽 在ODL/SHB圖案化製程中的損失會非常的少。ODL可以其他能承受製程溫度的共形薄膜所取代，例如美國加州聖克拉拉的應材(Applied Material)商業上可取得的TOPAZTM。舉例來說，TOPAZTM材料可利用一般使用O2電漿或N2/O2電漿的灰化製程形成。
接著進行的製造步驟包括使用雙圖案化法(double patterning scheme)，在用於形成大馬士革導線之間隔開的堆疊之間或上方形成犧牲材料線。雙圖案化法的流程繪示於第5~9圖、第5A~9A圖、第5B~9B圖、第5C~9C圖、及第7D~9D圖。在其他實施例中，並沒有使用雙圖案化法。也可執行直接的微影圖案化製程，或其他圖案化技術。
請參照第5、5A、5B與5C圖。雙圖案化法包括利用光阻或其他感光材料，在第4、4A與4B圖之對應結構中的第一絕緣體304的第二介電材料302上形成第一圖案化的材料結構402。此外，第5C圖繪示沿方向B-B的第三剖面，其中方向B-B跨過隆起部，並沿著大馬士革導體(例如第1圖中的字元線1526或1528。雙圖案化法包括形成第一圖案化的材料結構402。第一圖案化的材料結構402可在第二介電材料302上沉積第一感光材料形成，感光材料在某些實施例中可具有抗反射性質。對感光材料進行第一圖案化製程以在第一絕緣體304的第二介電材料302上形成第一圖案化的材料結構402，並露出第二介電材料302的表面區域408。如圖所示，第一圖案化的材料結構402具有條紋結構，並沿著方向A-A排列，而垂直於沿著記憶體單元的串列的 方向C-C。各個第一圖案化的材料結構402包括第一側404與第二側406。第一圖案化的材料結構402在雙圖案化法中提供用作第一圖案化的遮罩。在各種實施例，第一圖案化的材料結構402是與3D記憶體裝置的字元線相關。
第6、6A、6B與6C圖繪示本方法的雙圖案化法中的一步驟。如圖所示，雙圖案化法包括在第5、5A、5B與5C圖對應結構中之第一圖案化的材料結構402、與第一絕緣體304的第二介電材料302露出的表面區域408上，共形地形成第三介電材料502(1st LTO)。在不同實施例中，第三介電材料502是選擇為適當的側壁間隙壁材料。第三介電材料502可為低溫氧化矽，沉積溫度可不大於約450℃，範圍可從約50℃至450℃。沉積製程可為在氧元素存在的環境下，利用矽烷(silane)作為矽前驅物的低壓化學氣相沉積製程。其他用以形成低溫氧化物的低溫沉積製程可包括利用四乙氧基矽烷(tetraethylorthosilicate；TEOS)用作氧化矽前驅物的電漿輔助的化學氣相沉積製程，或其他的方式。
請參照第7、7A、7B、7C與7D圖。如圖所示，在多種實施例中，本方法的雙圖案化法是對第6、6A、6B與6C圖對應之結構中的第三介電材料502進行非等向性蝕刻。非等向性蝕刻選擇性地移除部分的第三介電材料502而形成側壁間隙壁602。第7D圖繪示沿著方向D-D的剖面圖，其介於隆起部106之間並平行於方向C-C。側壁間隙壁602分別鄰接第一圖案化的材料結構402的第一側404與第二側406。第一圖案化的材料結 構402的第一頂表面區域604與第二介電材料302的第二頂表面區域606也被露出，如第7圖所示。蝕刻製程可為利用含氟元素例如CHF3的蝕刻劑的方向性蝕刻製程。根據應用，氧可加入蝕刻劑氣體以得到期望的蝕刻輪廓。
第8、8A、8B、8C與8D圖繪示第7、7A、7B、7C與7D圖對應之結構移除第一圖案化的材料結構402的步驟。如圖所示，本方法的雙圖案化法是移除第一圖案化的材料結構402以形成開口702。可以適當波長範圍的紫外光照射露出的第一感光材料，以溶解第一感光材料，藉此移除第一圖案化的材料結構402。如圖所示，側壁間隙壁602是被保留的。側壁間隙壁602是沿著方向B-B排列，其中方向B-B垂直於各個導體條紋的堆疊106。
請參照第9、9A、9B、9C與9D圖，本方法的雙圖案化法包括利用側壁間隙壁602作為圖案化的遮罩，對第一絕緣體304的第二介電材料302與第一介電材料202進行第一蝕刻製程，以形成第二開口結構802。第9、9A、9B、9C與9D圖繪示第8、8A、8B、8C與8D圖對應之結構進行第一蝕刻製程後的結構。如圖所示，利用第一蝕刻製程形成第二開口結構802與第二材料結構804。在多種實施例中，第二材料結構804至少形成部分用於大馬士革導體的犧牲材料線。第二開口結構802露出導體條紋的堆疊106的頂表面區域，並露出導體條紋的堆疊之間之介電材料104的頂表面區域，如圖所示。第二材料結構804包括第 三介電材料502與第一絕緣體304(其中第三介電材料502提供側間隙壁材料)。如上所述，在多種實施例中，第一絕緣體304包括第二介電材料302與第一介電材料202。用於第一介電材料202(例如有機的ODL)與第二介電材料302(例如有機的SHB)的蝕刻製程可為一般的乾式灰化製程。乾式灰化製程可僅使用O2的電漿、或使用O2/N2電漿。此外，乾式灰化製程對於多晶矽、氧化矽、或氮化矽具有高的選擇性。因此在ODL/SHB圖案化製程的過程中，多晶矽、氧化矽、或氮化矽的損失會非常的少，並且在乾式灰化製程的過程中，側間隙壁是實質上被保留的。此外，導體條紋106不會受到乾式灰化製程影響。在此步驟，等向濕式蝕刻並不是較佳的選擇，這是因為其可能會損壞(undercut)第一介電材料202或第二介電材料302。
請參照第10、10A、10B、10C與10D圖，方法包括沉積用作絕緣物、或絕緣體填充物、或填充材料的第四介電材料902(2nd LTO)在第二材料結構804上，其中第四介電材料902是作為用於形成大馬士革導體的犧牲材料線，並填充第二開口結構802。第10、10A、10B、10C與10D圖顯示第9、9A、9B、9C與9D圖對應之結構在沉積用作填充材料的第四介電材料902後的結構。舉例來說，第四介電材料902可為低溫氧化矽，沉積溫度可不大於約450℃。沉積製程可為在氧元素存在的環境下，利用矽烷(silane)作為矽前驅物的低壓製程。其他用以形成低溫氧化物的低溫沉積製程可包括利用四乙氧基矽烷 (tetraethylorthosilicate；TEOS)用作氧化矽前驅物的電漿輔助的化學氣相沉積製程，或其他的方式。
第11、11A、11B、11C與11D圖繪示第10、10A、10B、10C與10D圖對應之結構進行第二蝕刻製程，以平坦化第四介電材料902的步驟。第二蝕刻製程更使得第二材料結構804形成犧牲材料線1004。如圖所示，第二蝕刻製程移除部分第四介電材料902以露出第一絕緣體表面1002。第一絕緣體表面1002包括第二介電材料302的表面。第二蝕刻製程使用第三材料結構804中的第二介電材料302作為蝕刻停止材料。於一實施例中，第二介電材料302可包括富矽的氧化矽材料(silicon rich silicon oxide material)，或有機材料例如含矽的硬遮罩BARC，或對第三介電材料502與第四介電材料902具有不同蝕刻選擇性的其他材料，其中第三介電材料502與第四介電材料902各包括低溫氧化矽材料。
用於3D記憶體裝置之大馬士革導體結構的本方法，是使用第三材料結構804中包括第二介電材料302與第一介電材料202的第一絕緣體304作為犧牲材料線。
第12、12A、12B、12C與12D圖顯示第11、11A、11B、11C與11D圖對應之結構，從留下的第三材料結構804移除第二介電材料302與第一介電材料202後的結構。在第二介電材料302為有機介電材料的例子中，第二介電材料302可使用合適的有機溶劑例如丙酮來移除。然後，也可使用高選擇性的蝕刻 製程來從第三材料結構804移除第一介電材料202。此高選擇性的蝕刻製程可為濕式蝕刻。
開口結構1102形成在先前以犧牲材料線1004填充的部分的第四介電材料902中。如圖所示，開口結構1102延伸至介電層108的表面區域與介電材料104的表面區域。在多種實施例中，在形成大馬士革導體的過程中用作模型的開口結構1102，其是絕緣物、或絕緣體填充物、或填充材料中的圖案化的溝槽構成，並且是配置垂直於間隔開的導體結構106。在此步驟，皆為有機材料的第一介電材料202與第二介電材料302可利用濕式蝕刻法或乾式蝕刻法移除。舉例來說，可使用丙酮或其他一般的光阻去除溶劑來移除第一介電材料202(條紋層)與第二介電材料302(條紋層)。舉例來說，乾式蝕刻可為乾式灰化製程，與第9圖相關的說明相同。
根據實施例，在第12圖說明的步驟之前，記憶體材料或抗熔材料(未顯示)可形成在各個間隔開的堆疊上，或者，可形成在開口結構1102中露出的區域中的堆疊上。
第13、13A、13B、13C與13D圖顯示第12、12A、12B、12C與12D圖對應之結構在沉積導電材料1202之後的結構。導電材料1202填充開口結構1102並覆蓋包括第四介電材料902之絕緣填充物的表面區域。根據實施例，導電材料1202可為金屬材料，例如銅、鋁、鎢、及用於整合電路而利用金屬化製程所沉積之類似的材料。或者，導電材料1202可為具有適合的雜 質特性的多晶矽(polycrystalline silicon；polysilicon)材料。多晶矽材料可使用例如化學氣相沉積的技術沉積，例如使用矽烷(silane；SiH4)或氯矽烷(chlorosilane)作為矽前驅物的低壓化學氣相沉積法。於一些實施例中，導電材料1202可為具有p+型雜質的多晶矽材料。p+型雜質可來自與多晶矽材料共沉積的硼元素。於其他實施例中，硼元素也可使用植入製程打入多晶矽材料。根據應用，多晶矽材料也可利用n+型雜質摻雜。此n+型雜質可來自砷、磷、銻、及其他的元素。在一些實施例中，多晶矽材料的雜質極性可調整(rectification)成相反於位元線多晶矽材料(假設有使用的話)的雜質極性。在一些應用中，矽化材料可形成在多晶矽材料(n+摻雜的或p+摻雜的)上，以提高多晶矽材料的導電性。矽化材料可為矽化鈷、矽化鎳、矽化鎢、矽化鈷、矽化鈦、及其他的矽化物。
第14、14A、14B、14C與14D圖顯示，對第13、13A、13B、13C與13D圖對應之結構的導電材料1202進行平坦化製程，以從包括第四介電材料902之絕緣物或絕緣體填充物的表面區域移除導電材料後的結構。如圖所示，此平坦化製程在包括第四介電材料902的絕緣填充物中形成數個大馬士革導線1302。平坦化製程電性且物性隔離各個大馬士革導線1302。在多種實施例中，平坦化製程可為使用第四介電材料902作為研磨停止層的化學機械研磨製程。於一些實施例中，大馬士革導線1302提供出用於3D記憶體裝置的字元線結構。如圖所示，大馬士革 導線1302位在間隔開的導體的堆疊106上，並配置垂直於間隔開的導體的堆疊106。記憶體元件是形成在間隔開的導體的堆疊106中的半導體101、大馬士革導線1302與記憶體材料的各個交錯點。
第15圖繪示根據本技術之不同實施例，使用雙圖案化法製造3D記憶體裝置之大馬士革導體結構的流程。說明內容將以第2~14D圖中所多種結構元件做說明，但僅為示例，而非用以限制本揭露。如圖所示，方法包括：
步驟1502：開始步驟。
步驟1504：提供具有表面區域的半導體基底，基底可包括一或多個形成在其上的間隔開的半導體的堆疊106。
步驟1506：沉積第一絕緣體304在基底上，第一絕緣體包括介電堆疊，介電堆疊包括一或多個介電材料層。
步驟1508：形成圖案化的感光材料結構402垂直於一或多個間隔開的導體。
步驟1510：沉積側壁間隙壁材料502共形地位在圖案化的感光材料結構402上。
步驟1512：形成側壁間隙壁602至圖案化的感光材料結構，側壁間隙壁602分別鄰接第一感光材料結構的第一側與第二側；
步驟1514：移除圖案化的感光材料結構402，並留下側壁間隙壁602，側壁間隙壁602是垂直於一或更多個間隔開 的導體的堆疊106。
步驟1516：使用側壁間隙壁作為圖案化的遮罩，來從第一絕緣體304形成犧牲材料線1104。
步驟1518：沉積填充材料902在犧牲材料線1104上並填充犧牲材料線1104之間的間隙。
步驟1520：從填充材料移除犧牲材料線1104，以在填充材料中形成溝槽。
步驟1522：藉由填充導體材料至溝槽中，以在部分填充材料中形成大馬士革導線1302。
步驟1524：結束
以上順序的步驟說明根據本發明不同實施例，形成3D記憶體裝置的大馬士革導線的方法。根據實施例，可加入一或多個步驟，可省略一或多個步驟，或可在不違背本發明之範圍的不同順序中提供一或多個步驟。
在不同的實施例中，說明的技術包括形成3D記憶體裝置的導體結構的方法。
在不同的實施例中，本技術提供3D記憶體裝置結構。3D記憶體裝置結構包括具有表面區域的半導體基底。記憶體裝置結構位在半導體基底的表面區域上。記憶體裝置結構各包括間隔開的半導體的堆疊與導線，間隔開的半導體的堆疊是沿第一方向延伸，導線是配置在垂直於第一方向的溝槽結構中。溝槽結構是配置在部分絕緣物或絕緣體填充物中。3D記憶體裝置結構更 包括記憶體材料與記憶體元件，其中記憶體材料是共形地形成在間隔開的導體的堆疊上，記憶體元件是位在間隔開的半導體的堆疊與導線之間的各個交錯點處。在不同的實施例中，導線是以以下步驟形成：(1)形成(例如用於字元線圖案化的)第一圖案化的感光材料結構於第一絕緣體上，其中第一絕緣體包括介電材料的堆疊(例如SHB+ODL)，第一圖案化的感光材料結構具有第一側與第二側；(2)沉積第三介電材料(1st LTO)於第一圖案化的材料結構上；(3)對第三介電材料進行圖案化與蝕刻製程，以形成第二材料結構，而同時留下第一圖案化的材料結構，並露出第一圖案化的材料結構的表面區域，第二材料結構是鄰接第一感光材料結構的第一側與第二側，且垂直於間隔開的導體的堆疊；(4)移除第一圖案化的感光材料結構，而留下第二材料結構；(5)使用作為側壁間隙壁的第二材料結構當作圖案化的遮罩，來移除部分的介電材料的第一堆疊，以形成第一開口結構與第三材料結構，第三材料結構至少包括第三介電材料與部分的介電材料的第一堆疊；以及(6)沉積作為大馬士革特徵(damascene feature)之絕緣體或絕緣體填充物的第四介電材料在第三材料結構上，並填充開口結構；(7)使用大馬士革製程形成導體結構，導體結構包括在大馬士革特徵內的部分第四介電材料中的導線。
根據實施例，大馬士革製程包括選擇性地移除第三介電材料與介電材料的第一堆疊，以在部分第四介電材料中形成第二開口結構。沉積導電材料，以填充第二開口結構並在第四介電材料露出的表面上形成一厚度。對導電材料進行平坦化製程，以從第四介電材料露出的表面移除具有導電材料的厚度，以形成包括位在第二開口結構中之大馬士革導線的導體結構。平坦化製程更使得各個導線互相電性且物性隔離。在不同的實施例中，導體結構形成用於3D記憶體裝置的字元線。
非揮發性記憶體裝置之電荷捕捉的效能也期望能增進。於一些實施例中，電荷捕捉的效能能藉由於此併入參考之共同審理的美國專利申請號13/398,825中所述的技術，來設計記憶體材料而達成。如第16圖所示，記憶體材料1600可包括位在半導體基底上之不同功能的多層材料。記憶體材料1600包括穿隧層1604、電荷儲存層1606與阻擋介電層1608。穿隧層1604可包括第一介電堆疊，其具有由氧化矽、氮化矽與氧化矽構成的交錯層(一般知曉的ONO)。記憶體裝置之第一介電堆疊中可具有能隙設計的穿隧層(其具有可忽略的的電荷捕捉效能)、位在第一位置之相當大的電洞穿隧阻障、以及位在第二位置的高電子穿隧高度。此穿隧層從電荷捕捉層分開具有低的電洞穿隧高度的材料。在不同的實施例中，電荷儲存層1606可為氮化矽材料或氧化矽材料。如圖所示，阻擋介電層1608包括高介電長數的介電材料及緩衝材料。高介電常數的介電材料可為氧化鋁、氧化鉿、或其 他使用高品質的氧化矽作為緩衝的材料。高品質的氧化矽助益維持高介電常數的介電材料具有期望的阻擋特性，其中高介電常數的介電材料具有缺陷(defects)例如小孔(pin holes)於其中。在不同的實施例中，高介電常數介電阻擋材料在抹除操作的過程中能降低電荷儲存層的電場，而使裝置可執行高壓抹除，並具有高的抹除速度。抹除操作通常會依據程式化操作，從閘極(例如字元線)使用電子注入或電洞注入。抹除電壓至少與閘極材料的功函數相關。當閘極材料的功函數太低時，會無法降低抹除電壓，而會負面地影響多層單元的操作視窗。此外，對於高密度的記憶體裝置，裝置的微縮化需要縮小閘極(例如字元線)的臨界尺寸，然而由於RC延遲，這會提高電阻並降低速度。字元線之間的耦合作用會變得嚴重，並且干擾操作(程式化、讀取、或抹除操作)
因此，另一3D記憶體裝置之大馬士革導體的形成方法，是以第17~26圖、第17A~26A圖、第17B~26B圖、與第20C~26C圖所示之不同方向的圖示作說明。在不同的實施例中，3D記憶體裝置是設計成，在高速操作(例如抹除操作)的情況下，能避免字元線耦合與影響高密度陣列的問題。
此另一方法可開始於部分形成的記憶體裝置100，如第2、2A與2B圖所示，其包括數個間隔開的導體條紋的堆疊106，包括半導體101與介電質103，半導體101有時稱作半導體條紋，介電質103形成在基底102上之介電層104上。介電層108形成在間隔開的導體條紋的堆疊106的頂部上。如第17、17A與 17B圖所示，記憶體材料1702形成在具有介電層108之間隔開的導體條紋的堆疊106上。記憶體材料1702可包括第16圖中的多層材料，其露出高介電常數的介電材料。第17圖繪示出部分形成之記憶體裝置100的上視圖。第17A圖與第17B圖分別繪示半導體條紋之堆疊(例如第1圖中的堆疊106)沿方向A-A與方向C-C的剖面圖，其中方向A-A跨過半導體條紋之堆疊的隆起部，方向C-C是沿著半導體條紋之堆疊的隆起部。
下個製造步驟繪示於第18、18A、18B圖，其繪示第17、17A與17B圖之對應結構在沉積蓋層1802之後的結構。如圖所示，蓋層1802共形地沉積在記憶體材料1702露出的高介電常數的介電材料。蓋層1802可為介電材料，例如氮化矽或其他適合的材料，並選擇成能在之後的製程步驟中保護高介電常數的介電材料，特別是對於一些實施例中反應性蝕刻製程中的電漿損壞。於一些實施例中，可不需要蓋層1802。
本方法使用如第19~26圖、第19A~26A圖、第19B~26B圖、與第19A~26C圖所示的大馬士革製程來形成導線。
第19、19A、19B圖繪示第18、18A、18B圖之對應結構在沉積填充材料1902之後的結構。如圖所示，填充材料1902覆蓋蓋層1802，並填充間隔開的導體的堆疊106之間的間隙。填充材料1902可為有機介電材料，使用旋轉塗佈技術所沉積。有機介電材料應為對於之後進行的製程(大於約400℃)(例如產線的後端製程)熱穩定的材料。此有機介電材料的例子可包括美 國加州聖克拉拉的應材(Applied Material)取得的TOPAZTM。
再者，在不同的實施例中，剛沉積好的填充材料1902可具有實質上平坦的表面。於其他實施例中，填充材料1902可具有起伏的上表面，並可藉由熟知領域之技術的人員所知道的回蝕刻製程或化學機械研磨製程來進行平坦化。
第20、20A、20B圖繪示第19、19A、19B圖之對應結構於填充材料1902上形成圖案化的遮罩2002後的結構。第20C圖繪示沿著半導體條紋之堆疊的隆起部之間的方向B-B的剖面圖。在不同的實施例中，圖案化的遮罩2002可由光阻材料形成。於其他實施例中，圖案化的遮罩2002可由介電材料、半導體材料、金屬材料、及其他的材料形成。在不同的實施例中，圖案化的遮罩2002是設計成沿著方向A-A，其是垂直於沿著方向C-C的半導體條紋之堆疊的隆起部、與記憶體單元的串列。
如第21、21A、21B、與21C圖所示，本方法是使用圖案化的遮罩2002作為遮罩層，來對填充材料1902進行第一蝕刻製程。利用第一蝕刻製程，是露出蓋層1802的表面區域，以在填充材料中形成圖案化的溝槽2104。再者，從填充材料來形成犧牲材料線2102。在不同的實施例中，第一蝕刻製程可為反應性離子蝕刻製程(RIE)。第一蝕刻製程使用蓋層1802作為停止材料。蓋層1802也保護高介電常數的介電材料1702，避免在反應性離子蝕刻製程中發生電漿缺陷。第21、21A、21B、21C圖繪示第20、20A、20B、20C圖之對應結構於在進行第一蝕刻製程後的 結構。
如第22、22A、22B、與22C圖所示，在移除圖案化的遮罩2002的同時，是從被圖案化的溝槽2104分開的填充材料保留下犧牲材料線2102。各個圖案化的溝槽是配向垂直於導體條紋的堆疊106的隆起部與記憶體單元的串列。第22、22A、22B、22C圖繪示第21、21A、21B、21C圖之對應結構於在進行第一蝕刻製程後的結構。
第23、23A、23B、23C圖繪示第22、22A、22B、22C圖之對應結構在選擇性地移除蓋層1802後的結構。如圖所示，蓋層1802是選擇性地移除，以露出記憶體材料的高介電常數介電表面2302(例如第16圖)中阻擋層1608中的高介電常數的介電材料。可使用乾式蝕刻製程，例如使用CF4或CHF3，或混合之氣體的反應性離子蝕刻製程(RIE)，來移除氮化矽薄膜。
在不同的實施例中，本方法包括沉積導電材料2402來填充圖案化的溝槽，並位於高介電常數介電層1702。第24、24A、24B、24C圖繪示第23、23A、23B、23C圖之對應結構在沉積導電材料2402後的結構。如圖所示，對導電材料2402更進行平坦化製程，以露出各個犧牲材料線表面2404並在間隔開的導體的堆疊106之間與上方形成大馬士革導線2406。於一些實施例中，導電材料2402可為高功函數的金屬、或摻雜的多晶矽材料。於其他實施例中，高功函數材料可提高記憶體單元中阻擋層的效能，並可降低大馬士革導線的片電阻(sheet resistivity)，因而 能提供較廣的操作視窗，特別是對於記憶體裝置的抹除操作。此高功函數材料的例子可包括金屬材料，例如銅、鋁、鎢及其他一般半導體裝置使用的金屬材料。
請參照第25、25A、25B、25C圖。移除各個犧牲材料線2102，以形成間隙2502，同時留下大馬士革導線2406。在不同的實施例中，間隙2502包括空氣(其包括在封閉間隙時的環境氣體)，以在大馬士革導線2406之間提供電性絕緣。在其他實施例中，間隙可使用適當的介電材料填充，以在大馬士革導線2406之間提供電性絕緣。第25、25A、25B、25C圖繪示第24、24A、24B、24C圖之對應結構在移除犧牲材料線2102之後的結構。
請參照第26、26A、26B、26C圖，本技術包括沉積非共形的(non-conformal)介電材料2602於大馬士革導線表面上。在不同的實施例中，介電材料是共形地沉積，以在大馬士革導線2402之間形成空氣間隙2502。在不同的實施例中，空氣間隙2502在大馬士革導線2406之間提供電性絕緣。以空氣間隙作為絕緣體的實施例能使高密度的記憶體裝置高速操作而不會發生交互干擾與RC延遲。第26、26A、26B、26C圖繪示第25、25A、25B、25C圖之對應結構形成非共形的介電材料2602後的結構。為了方便說明，第26圖的上視圖顯示階層26-26的下方，並且省略介電材料2602。
第27圖繪示以空氣間隙絕緣之大馬士革導線的製 造流程。方法包括以下步驟：
步驟2702：開始步驟
步驟2704：提供具有表面區域的半導體基底，基底可包括一或多個形成在其上的間隔開的半導體的堆疊(例如第2圖中的間隔開的半導體的堆疊106)，各個間隔開的半導體的堆疊具有記憶體材料於其上。
步驟2706：沉積用於大馬士革製程之填充材料1902於一或多個間隔開的導體的堆疊，並填充間隔開的導體的堆疊之間的間隙。
步驟2708：形成圖案化的遮罩2002垂直於一或多個間隔開的導體的堆疊。
步驟2710：形成圖案化的溝槽於填充材料中，並從填充材料形成犧牲材料線2102。
步驟2712：使用高功函數導體材料填充圖案化的溝槽，以形成大馬士革導線2406，其中圖案化的溝槽提供了用於大馬士革導線的“模型”。
步驟2714：移除犧牲材料線，並留下大馬士革導線。
步驟2716：沉積非共形介電材料於大馬士革導線上，以於大馬士革導線之間形成空氣間隙，以電性絕緣大馬士革導線。
步驟2718：結束
以上順序的步驟提供在不同的實施例中，記憶體裝 置中以空氣間隙絕緣之大馬士革導線的形成方法。記憶體裝置包括用於高速操作的高功函數大馬士革導線。於大馬士革導線之間利用空氣間隙作為絕緣體的例子中，能最小化在高速操作(例如高速抹除操作)下的高壓環境下，導線與記憶體串列之間的干擾。參照第19~26圖、第19A~26A圖、第19B~26B圖、第19A~26C圖與第27圖所說明的製程步驟與結構，可適當地與第2~14圖、第2A~14A圖、第2B~14B圖、第5C~14C圖、第7D~14D圖、第15圖所述的說明合併。雖然有考慮所有合理的變化情況，然於此並沒有說明合併後的所有變化實施。於一示範例中，可以高功函數導體材料執行雙圖案化法製程。
請再次參照第24、24A、24B、24C圖。根據實施例，介電材料1902可為用於大馬士革導線2406的電性絕緣材料。換句話說，犧牲材料線2404是保留下，以在大馬士革導線2406之間提供絕緣。於此實施例中，介電材料可為氧化矽、氮化矽、低介電常數介電質、高介電常數介電質、與上述之組合、或其他的材料。
在不同的實施例中，本技術提供3D記憶體裝置結構。3D記憶體裝置結構包括具有表面區域的半導體基底。記憶體裝置結構位在半導體基底的表面區域上。記憶體裝置結構各包括間隔開的導體的堆疊與導線，其中間隔開的導體的堆疊沿第一方向延伸，導線垂直於第一方向。3D記憶體裝置結構更包括記憶體材料與記憶體元件，其中記憶體材料是共形地形成在各個間隔開 的導體的堆疊上，記憶體元件是位在各個間隔開的導體的堆疊與導線之間的交錯點處。在不同的實施例中，導線包括利用空氣間隙絕緣的金屬材料，並可以以下的步驟製造：(1)共形地形成記憶體材料1702於間隔開的半導體結構(例如第2圖中的堆疊106)上，記憶體材料1702包括穿隧層、電荷儲存材料、與阻擋層)；(2)沉積保護蓋介電層1802於記憶體材料；(3)沉積用於大馬士革製程之填充材料1902於保護蓋介電層；(4)形成圖案化的遮罩2002於填充材料上；(5)使用圖案化的遮罩作為遮罩層，來對填充材料進行蝕刻製程，以形成作為大馬士革製程之模型的溝槽開口2104，並從填充材料形成犧牲材料線2102；(6)使用導電材料2402填充溝槽開口，以形成大馬士革導線2406；(7)移除犧牲材料線，以在大馬士革導線2406之間形成間隙2502；以及(8)沉積非共形的介電材料2602於大馬士革導線2406上，並形成空氣間隙2502於大馬士革導線2406與非共形的介電材料2602之間。
以上順序的步驟提供利用空氣間隙絕緣的導線的形成方法。也可存在其他的變化方式。舉例來說，可以適合的絕緣體材料、或其他的材料來填充間隙2502，以電性絕緣導線。此絕 緣體材料可包括氧化矽、氮化矽、高介電常數介電質、低介電常數介電質、上述之組合、或其他的材料。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
106‧‧‧堆疊
1500‧‧‧3D記憶體裝置
1502‧‧‧絕緣層
1504、1506‧‧‧階層
1508、1510、1512、1514‧‧‧半導體條紋
1516、1518、1520、1522‧‧‧絕緣材料
1524‧‧‧薄膜
1526、1528‧‧‧字元線
1530、1532‧‧‧矽化層

Claims (13)

  1. 一種用於一裝置的一導體結構的形成方法，包括：提供一基底，該基底具有數個間隔開的半導體的堆疊；形成數個介電層於該些間隔開的半導體的堆疊的各個之上；形成具有數個圖案化的溝槽的一填充材料介於該些間隔開的半導體的堆疊之間，並位於該些間隔開的半導體的堆疊上，使得該些介電層係位於該些溝槽與該些間隔開的半導體的堆疊之頂部的複數個交錯點之上；以及以一導體材料填充該些圖案化的溝槽，以形成數個導線在該些間隔開的半導體的堆疊上，並垂直於該些間隔開的半導體的堆疊。
  2. 如申請專利範圍第1項所述之用於該裝置的該導體結構的形成方法，其中所述形成該填充材料的方法包括利用雙圖案化法(doublepatterning)形成數個犧牲材料線介於該些間隔開的半導體的堆疊之間並位在該些間隔開的半導體的堆疊上，提供該填充材料，以及然後移除該些犧牲材料線，以留下該填充材料中的該些圖案化的溝槽。
  3. 如申請專利範圍第1項所述之用於該裝置的該導體結構的形成方法，其中所述形成具有該些圖案化的溝槽的該填充材料的方法包括：以一第一絕緣體覆蓋該些間隔開的半導體的堆疊，該第一絕緣體在該些間隔開的半導體的堆疊上具有一第一厚度；形成一圖案化的遮罩於該第一絕緣體上，該圖案化的遮罩是配置垂直於該些間隔開的半導體的堆疊；利用該圖案化的遮罩蝕刻該第一絕緣體，以在該些間隔開的半導體的堆疊之間及上方形成該第一絕緣體的數個圖案化的隆起部；以一第二絕緣體覆蓋該些圖案化的隆起部與該些間隔開的 半導體的堆疊，並蝕刻該第二絕緣體，以露出該些圖案化的隆起部的數個頂表面；以及移除該些圖案化的隆起部，留下所述具有該些圖案化的溝槽的該填充材料。
  4. 如申請專利範圍第1項所述之用於該裝置的該導體結構的形成方法，其中所述形成該導線的方法更包括包括：以該導電材料覆蓋該填充材料，並以該導電材料填充該些圖案化的溝槽；以及從一填充材料表面移除該導電材料，並留下位在該些圖案化的溝槽中的該導電材料，以形成該些導線。
  5. 如申請專利範圍第3項所述之用於該裝置的該導體結構的形成方法，更包括：利用該圖案化的遮罩用作一遮罩層，來移除該第一絕緣體的一部分，以形成一第一開口結構與一第二材料結構，該第二材料結構包括至少該第一絕緣體；沉積該絕緣體填充物在該第二材料結構上，並填充該第一開口結構，該絕緣體填充物在該第二材料結構上形成一厚度；以及利用大馬士革製程(damasceneprocess)形成該些導線在該些間隔開的半導體的堆疊之間與上方。
  6. 如申請專利範圍第5項所述之用於該裝置的該導體結構的形成方法，其中該大馬士革製程包括以下步驟：對該填充材料進行一蝕刻製程，以露出該第一絕緣體的一表面；從該第二材料結構選擇性地移除該第一絕緣體，以形成該些溝槽結構於該填充材料的一部分中，該第二開口結構包括先前由該第二材料結構佔據的一第一開口與一第二開口；以該導體材料填充該些圖案化的溝槽；以及 對該導電材料進行一平坦化製程，以形成該些導線於該些圖案化的溝槽的各個中，並電性且物性隔離該些導體線的各個。
  7. 一用於一半導體裝置之一導體的形成方法，包括：提供數個間隔開的半導體的堆疊，該些間隔開的半導體的堆疊具有一記憶體材料在該些間隔開的半導體的堆疊的各個上；形成數個介電層於該些間隔開的半導體的堆疊的各個之上；形成數個圖案化的溝槽於該些間隔開的半導體的堆疊上且之間的一填充材料中，使得該些介電層係位於該些溝槽與該些間隔開的半導體的堆疊之頂部的複數個交錯點之上；利用一導體材料填充該些圖案化的溝槽，以形成數個導線垂直於該些間隔開的半導體的堆疊，並使該些導線位於該些間隔開的半導體的堆疊上；以及移除該填充材料，以在該些導線之間形成用以絕緣的一間隙。
  8. 如申請專利範圍第7項所述之用於該半導體裝置之該導體的形成方法，其中形成該些圖案化的溝槽於該填充材料中的方法包括：沉積該填充材料於該些間隔開的半導體的堆疊上與之間；形成一第一圖案化的遮罩於該填充材料上；以及形成該些圖案化的溝槽於該填充材料中，並從該填充材料形成數個犧牲材料線。
  9. 如申請專利範圍第7項所述之用於該半導體裝置之該導體的形成方法，其中形成該些導線的方法包括：沉積該導電材料以填充該些圖案化的溝槽，並位於該些犧牲材料線上；從該些犧牲材料線的一表面移除該導電材料；以及移除該些犧牲材料線，而在該些圖案化的溝槽的各個中留下 該導電材料。
  10. 如申請專利範圍第9項所述之用於該半導體裝置之該導體的形成方法，其中移除該些犧牲材料線的步驟是在該些導線之間形成數個用作絕緣體的空氣間隙(airgap)。
  11. 一種半導體裝置，包括：一基底，具有數個間隔開的半導體的堆疊於其上；一大馬士革導體材料，配置成數個導線於該些間隔開的半導體的堆疊上與之間，該些導線垂直於該些間隔開的半導體的堆疊，並位於該些間隔開的半導體的堆疊上；數個介電層，位於該些導線與該些間隔開的半導體的堆疊之頂部的複數個交錯點之上；以及一空氣間隙，在該些導線之間用於絕緣。
  12. 一種包括記憶體元件之3D陣列的半導體裝置，包括：數個間隔開的半導體的堆疊；一記憶體結構，位於該些間隔開的半導體的堆疊的數個側壁上，該記憶體結構包括一穿隧層、一介電電荷儲存層與一阻擋介電層，該阻擋介電層包括一高介電常數介電質；數個導線，包括與該記憶體結構的該阻擋介電層接觸的一金屬，該些導線介於該些間隔開的半導體的堆疊之間，並位於該些間隔開的半導體的堆疊上，該些導線垂直於該些間隔開的半導體的堆疊，該3D陣列中的該些記憶體元件是配置在該些間隔開的半導體的堆疊中的數個半導體與該些導線之間的數個交錯點處；數個介電層，位於該些導線與該些間隔開的半導體的堆疊之頂部的複數個交錯點之上；以及數個空氣間隙，介於該些導線與該些間隔開的半導體的堆疊之間。
  13. 一種形成一半導體裝置的方法，包括：提供數個間隔開的半導體的堆疊，該些間隔開的半導體的堆疊具有一記憶體結構位於該些間隔開的半導體的堆疊的各個上；形成數個介電層於該些間隔開的半導體的堆疊的各個之上；形成數個圖案化的溝槽於一填充材料上，該填充材料位於該些間隔開的半導體的堆疊上與之間；使用至少一金屬層填充該些圖案化的溝槽，該金屬層接觸該記憶體結構，以形成數個導線垂直於該些間隔開的半導體的堆疊，並使該些導線位於該些間隔開的半導體的堆疊上，使得該些介電層係位於該些溝槽與該些間隔開的半導體的堆疊之頂部的複數個交錯點之上；以及移除該填充材料，以在該些導線之間形成用以絕緣的一間隙。
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