JP7282728B2 - Ｎａｎｄ型フラッシュメモリおよびその製造方法 - Google Patents

Ｎａｎｄ型フラッシュメモリおよびその製造方法 Download PDF

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Description

本発明は、ＮＡＮＤ型フラッシュメモリに関し、特に、３次元構造のＮＡＮＤ型フラッシュメモリに関する。
近年、メモリセルの集積度の向上を図るためメモリセルアレイを基板表面に対して垂直方向に積層した３次元構造のＮＡＮＤ型フラッシュメモリが実用化されている。垂直ゲート構造を用いる３次元ＮＡＮＤフラッシュメモリが非特許文献１によって提案されている。図１（ａ）は、メモリセルアレイの３次元構造を示す斜視図、図１（ｂ）は、その上面図である。図２は、図１（ａ）のメモリセルアレイの等価回路である。
メモリセルアレイの底部において、列方向に水平に延在する複数のビット線ＢＬが形成され、これと直交する行方向に水平方向に延在する複数のワード線ＷＬ、複数の選択ゲート線ＳＳＬ、ＧＳＬ、共通ソース線ＣＳＬが形成される。これらビット線ＢＬ、ワード線ＷＬ、選択ゲート線ＳＳＬ、ＧＳＬ上に、複数の短冊状の多層活性領域（multi active layers）が形成される。１つの多層活性領域は、複数のポリシリコン層の活性領域（active）と複数の活性領域の各々の間に形成された絶縁層（ILD）との積層構造であり、それぞれの多層活性領域は、列方向に延在する。多層活性領域と多層活性領域との間の空間には、列方向に離間した複数の垂直ゲートが形成される。複数の垂直ゲートの各々は、ワード線ＷＬ、選択ゲート線ＳＳＬ、ＧＳＬから分配される。また、ビット線ＢＬから垂直に分配されたビット線が多層活性領域の一方の端部に接続され、共通ソース線ＣＳＬから垂直に分配されたソース線が多層活性領域の他方の端部に接続される。多層活性領域の水平方向の１つの活性領域は、１つのＮＡＮＤストリングのチャンネルを提供する。
図３は、図１（ａ）のメモリセルアレイを形成するためのプロセス工程を示している。（１）の最初のステップでは、基板上に、列方向に延在するビット線ＢＬと、行方向に延在するワード線ＷＬ、選択ゲート線ＳＳＬ、ＧＳＬ、共通ソース線ＣＳＬが形成される。但し、これらのプロセスは、後の工程に変更することが可能である。（２）のステップでは、ポリシリコン層と絶縁層の積層体を基板上にデポジットし、ポリシリコン層と絶縁層の積層体をエッチングし、列方向に延在する短冊状の多層活性領域を形成する。（３）のステップでは、多層活性領域と多層活性領域と間の空間に、絶縁体の積層をデポジットする。絶縁体の積層は、少なくとも３層を含み、その中央は、電荷を蓄積する層である。（４）のステップでは、絶縁体が積層された多層活性領域間の空間に、低抵抗のゲート材料をデポジットする。これにより、多層活性領域間の空間は、絶縁体の積層とゲート材料とによって充填される。そして、ゲート材料をパターニングし、列方向に離間された複数の垂直ゲートが形成される。（５）のステップで、ビット線ＢＬおよびソース線ＣＳＬの各々に接続される垂直プラグが形成される。
Multi-Layered Vertical Gate NAND Flash Overcoming Stacking Limit for Terabit Density Storage, Wonjoo Kim et. Al, 2009 Symposium on VLSI Tchnology Digest of Technical Papers, P188-189
図１ないし図３に示すような垂直ゲート構造の３次元ＮＡＮＤフラッシュメモリには、次のような課題がある。図４（Ａ）は、垂直ゲートと多層活性領域との概略構成を示す斜視図、図４（Ｂ）は、図４（Ａ）のＡ－Ａ線方向の断面図である。チャンネルを提供するポリシリコン層１２と、積層されたポリシリコン層１２の間の絶縁を行う絶縁層１４とを含む多層活性領域１０の短冊状のパターニングは、例えば、異方性ドライエッチングにより行われる。パターニングされた多層活性領域１０の垂直方向のエッチング面は、必ずしも直線ではない。例えば、多層活性領域１０の絶縁層１４の横方向のエッチング速度がポリシリコン層１２よりも速いと、絶縁層１４のエッチング面がポリシリコン層１２のエッチング面よりも幾分凹む。多層活性領域１０のパターニング後、電荷蓄積層を含む絶縁体２２を全面にデポジットし、次いでゲート材料を全面にデポジットし、その後、ゲート材料をパターニングして垂直ゲート２０を形成する。ゲート材料のパターニングは、異方性ドライエッチングにより行われるが、図４（Ｂ）に示すように、多層活性領域１０のエッチング面に凹みがあると、ゲート材料の膜厚は必ずしも均一ではなく、垂直ゲートを精度良くエッチングすることが難しくなる。また、ゲート材料の膜厚の厚い部分に応じた時間でエッチングすると、多層活性領域１０の絶縁層１４がさらに横方向にオバーエッチングされ、多層活性領域１０の両側で対向する垂直ゲート２０間に絶縁不良あるいは短絡を引き起こすおそれがある。さらに、垂直ゲート２０のエッチング精度の劣化は、多層活性領域１０の延在する方向（Ａ－Ａ線と直交する方向）に隣接する垂直ゲート２０間の短絡を引き起こすおそれがある。
本発明は、このような従来の課題を解決し、垂直方向に延在するゲート間の短絡を防止することができるＮＡＮＤ型フラッシュメモリおよびその製造方法を提供することを目的とする。
本発明に係るＮＡＮＤ型フラッシュメモリの製造方法は、絶縁層とチャンネル層と交互に積層した複数のチャンネル積層体を基板上に形成するステップであって、当該チャンネル積層体は、第１の側面と当該第１の側面に対向する第２の側面とを有し、第１および第２の側面が第１の方向に延在する、前記ステップと、前記複数のチャンネル積層体のそれぞれの第１の側面と第２の側面との間に絶縁層を形成するステップと、前記絶縁層の第１の方向に一定のピッチで複数のトレンチを形成するステップと、少なくとも各トレンチの内壁を覆うように、電荷蓄積層を含む絶縁体を形成するステップと、前記第１の方向と直交する第２の方向の各トレンチ内の空間を充填するように前記第２の方向に延在する複数のゲートを形成するステップとを有する。
ある実施態様では、前記ゲートは、前記トレンチ内を基板から垂直方向に延在し、かつ前記絶縁体によって包囲される。ある実施態様では、前記ゲートは、前記トレンチ内において、前記絶縁体を介して隣接するチャンネル積層体の第１の側面および第２の側面を覆う。ある実施態様では、前記トレンチを形成するステップは、前記チャンネル積層体の第１および第２の側面の少なくとも最上層のチャンネル層から最下層のチャンネル層まで露出させる。ある実施態様では、前記トレンチを形成するステップは、エッチングマスクを介して前記複数のチャンネル積層体の間に形成された前記絶縁層の一部を除去する。ある実施態様では、製造方法はさらに、前記チャンネル積層体の各チャンネル層の一方の端部に電気的に接続されるビット線を形成するステップと、前記チャンネル積層体の各チャンネル層の他方の端部に電気的に接続されるソース線を形成するステップとを含む。ある実施態様では、前記ビット線を形成するステップは、前記チャンネル積層体の一方の端部に形成された最上層のチャンネル層から最下層のチャンネル層に至るコンタクトホール内に導電性プラグを形成することを含み、前記ソース線を形成するステップは、前記チャンネル積層体の他方の端部に形成された最上層のチャンネル層から最下層のチャンネル層に至るコンタクトホール内に導電性プラグを形成することを含む。ある実施態様では、製造方法はさらに、交互に積層されたチャンネル層と絶縁層とを前記基板上に形成するステップと、前記積層されたチャンネル層と絶縁層とをエッチングによりパターニングし、複数のフィン状のチャンネル積層体を形成するステップとを含む。
本発明に係るＮＡＮＤ型フラッシュメモリは、基板と、前記基板上に形成された複数のチャンネル積層体であって、当該チャンネル積層体は、第１の側面と当該第１の側面に対向する第２の側面とを有し、第１および第２の側面が第１の方向に延在する、前記複数のチャンネル積層体と、隣接するチャンネル積層体のそれぞれの第１の側面と第２の側面との間に形成された絶縁層と、前記絶縁層の前記第１の方向に一定のピッチで形成された複数のトレンチと、少なくとも各トレンチの側壁を覆うように形成された電荷蓄積層を含む絶縁体と、前記第１の方向と直交する第２の方向の各トレンチ内の空間を充填するように前記第２の方向に延在する複数のゲートとを有する。
ある実施態様では、前記ゲートは、前記トレンチ内を前記基板から垂直方向に延在し、かつ前記絶縁体によって包囲される。ある実施態様では、前記ゲートは、前記トレンチ内において、前記絶縁体を介して隣接するチャンネル積層体の第１の側面および第２の側面を覆う。ある実施態様では、前記トレンチは、前記チャンネル積層体の第１および第２の側面の少なくとも最上層のチャンネル層から最下層のチャンネル層まで露出させる。ある実施態様では、ＮＡＮＤ型フラッシュメモリはさらに、前記チャンネル積層体の各チャンネル層の一方の端部に電気的に接続されるビット線と、前記チャンネル積層体の各チャンネル層の他方の端部に電気的に接続されるソース線とを含む。ある実施態様では、前記ビット線は、前記チャンネル積層体の一方の端部に形成された最上層のチャンネル層から最下層のチャンネル層に至るコンタクトホール内の導電性プラグに接続され、前記ソース線は、前記チャンネル積層体の他方の端部に形成された最上層のチャンネル層から最下層のチャンネル層に至るコンタクトホール内の導電性プラグに接続される。
本発明によれば、チャンネル積層体の間に形成されたトレンチ内の空間にゲートを形成するようにしたので、第１および第２の方向において隣接するゲートの短絡を防止することができる。
図１（ａ）は、従来の３次元構造のメモリセルアレイの構成を示す斜視図、図１（ｂ）は、その上面図である。 図１（ａ）に示すメモリセルアレイの等価回路である。 図１（ａ）に示すメモリセルアレイの製造プロセスを説明する概略断面図である。 従来の３次元構造のフラッシュメモリの課題を説明する図であり、図４（Ａ）は、垂直ゲートと多層活性領域との接続関係を示す斜視図、図４（Ｂ）は、図４（Ａ）のＡ－Ａ線で切断したときの断面図である。 本発明の実施例に係る３次元構造のＮＡＮＤ型フラッシュメモリの平面図である。 図５のＡ１－Ａ１線断面図である。 図５のＡ２－Ａ２線断面図である。 図５のＢ－Ｂ線断面図である。 本発明の実施例に係る３次元構造のＮＡＮＤ型フラッシュメモリの製造工程を説明する図である。 本発明の実施例に係る３次元構造のＮＡＮＤ型フラッシュメモリの製造工程を説明する図である。 本発明の実施例に係る３次元構造のＮＡＮＤ型フラッシュメモリの製造工程を説明する図である。 図９（Ａ）は、トレンチ溝を形成するためのマスクの平面図、図９（Ｂ）は、チャネルスタック上にマスクが形成されたときの平面図である。 同図（Ａ）は、トレンチ溝を形成したときの平面図、同図（Ｂ）は、そのＣ－Ｃ線断面図である。 同図（Ａ）は、電荷蓄積層を含む絶縁体スタックを形成したときのＤ－Ｄ線断面の平面図、同図（Ｂ）は、Ｃ－Ｃ線に対応する断面図である。 同図（Ａ）は、ゲート材料をデポジットしたときのＤ－Ｄ線断面の平面図、同図（Ｂ）は、Ｃ－Ｃ線に対応する断面図である。
本発明に係る３次元構造のＮＡＮＤ型フラッシュメモリは、記憶媒体として種々の半導体装置（例えば、そのようなフラッシュメモリを埋め込むマイクロコントローラ、マイクロプロセッサ、ロジック等）において利用される。
次に、本発明の実施例について図面を参照して説明する。図面のスケールは、発明の理解を容易にするために誇張されて記載されており、必ずしも実際の製品のスケールを表すものではないことに留意すべきである。
図５は、本発明の実施例に係る３次元構造のＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部の概略構成を示す平面図、図６Ａは、図５のＡ１－Ａ１線断面図、図６Ｂは、図５のＡ２－Ａ２線断面図、図７は、図５のＢ－Ｂ線断面図である。
本実施例のＮＡＮＤ型フラッシュメモリは、基板１００と、基板１００上に形成された下部絶縁層１１０と、下部絶縁層１１０上に形成され、かつＸ方向に延在する複数のチャンネルスタック１２０と、複数のチャンネルスタック１２０の側面を覆うように垂直方向に延び、かつ複数のチャンネルスタック１２０上をＹ方向に延在する複数の垂直ゲート１３０と、各チャンネルスタック１２０の一方の端部に電気的に接続され、かつＸ方向に延在する複数のビット線１５０と、各チャンネルスタック１２０の他方の端部に電気的に共通に接続され、かつＹ方向に延在する共通ソース線１６０とを含んで構成される。
基板１００は、特に限定されないが、例えば、シリコン基板である。下部絶縁層１１０は、特に限定されないが、例えば、酸化シリコンやシリコン窒化物である。
１つのチャンネルスタック１２０は、基板１００から垂直方向に延びる第１の側面Ｓ１と当該第１の側面Ｓ１に対向する第２の側面Ｓ２とを有し、第１および第２の側面Ｓ１、Ｓ２は、Ｘ方向に延在する。１つのチャンネルスタック１２０は、フィン状または薄板状であり、Ｙ方向から見た平面形状は、矩形状または短冊状である。チャンネルスタック１２０は、チャンネル領域を提供するポリシリコン層１２２と絶縁層１２４とを交互に積層した構造体であり、このような複数のチャンネルスタック１２０がＹ方向に一定のピッチで配置される。
複数のチャンネルスタック１２０の間には絶縁層１７０が形成され、絶縁層１７０には、下部絶縁層１１０にまで通じる複数のトレンチ１８０が形成される。つまり、トレンチ１８０は、隣接するチャンネルスタック１２０の第１の側面Ｓ１と第２の側面Ｓ２とを露出させるように、絶縁層１７０のＸ方向に一定ピッチで複数形成される。それ故、各トレンチ１８０はＹ方向にも整列する。図５の例では、１つのトレンチ１８０の平面形状は矩形状である。
各トレンチ１８０内には、トレンチ１８０の底面および側面を覆うように絶縁体スタック１９０が形成される。絶縁体スタック１９０は、トレンチ１８０内で露出されたチャンネルスタック１２０の第１の側面Ｓ１および第２の側面Ｓ２を覆う。絶縁体スタック１９０は、電荷蓄積層を含む３層またはそれ以上の絶縁層を積層した構造体である。絶縁体スタック１９０は、例えば、酸化物層／窒化物層／酸化物層（ＯＮＯ）を含み、窒化物層は、酸化物層との界面に電荷を蓄積する。あるいは絶縁体スタック１９０は、窒化物層に代えて導電性のポリシリコン層を中央に含み、ポリシリコン層に電荷を蓄積する。電荷蓄積層は、プログラム動作または消去動作による負または正の電荷を蓄積することができる。絶縁体スタック１９０の膜厚は、トレンチ１８０のＸ方向およびＹ方向のサイズよりも小さく、絶縁体スタック１９０の形成後、トレンチ１８０には絶縁体スタック１９０に包囲された空間が形成される。
複数のチャンネルスタック１２０と交差する方向、つまりＹ方向のトレンチ１８０を覆うように複数の垂直ゲート１３０が形成される。垂直ゲート１３０は、トレンチ１８０内の絶縁体スタック１９０によって残された空間を充填する。それ故、垂直ゲート１３０は、トレンチ１８０内を基板から垂直方向に延在し、かつ絶縁体スタック１９０を介してチャンネルスタック１２０の第１の側面Ｓ１および第２の側面Ｓ２を垂直方向に延びる。複数の垂直ゲート１３０の各々は、ＮＡＮＤストリングの複数のビット線側選択トランジスタ、メモリセルおよびソース線側選択トランジスタの選択ゲート線、ワード線を構成する。
複数のチャンネルスタック１２０上には、層間絶縁膜１４０が形成される。層間絶縁膜１４０上には、Ｙ方向に延在する共通ソース線１６０が形成される。共通ソース線１６０は、例えば、金属等の導電性材料から構成される。共通ソース線１６０と各チャンネルスタック１２０とが交差する位置には、図５、図７に示すように、層間絶縁膜１４０、絶縁体スタック１９０、チャネルスタック１２０の最上層の絶縁層１２４Ａから最下層の絶縁層１２４Ｂまで貫通するコンタクトホール１６２が形成され、コンタクトホール１６２内に導電性プラグ１６４が充填される。これにより、共通ソース線１６０は、導電性プラグ１６４を介して、チャンネルスタック１２０の最上層のポリシリコン層１２２Ａから最下層のポリシリコン層１２２Ｂまでの他方の端部に電気的に共通接続される。
共通ソース線１６０を覆うようにさらに層間絶縁膜１４０が形成され、この層間絶縁膜１４０上には、Ｘ方向に延在する複数のビット線１５０が形成される。ビット線１５０は、例えば、金属等の導電性材料から構成され、各ビット線１５０は、複数のチャンネルスタック１２０と平行にチャンネルスタック１２０の真上を延在するようにパターニングされる。各ビット線１５０の端部の位置には、図５、図７に示すように、層間絶縁膜１４０、絶縁体スタック１９０、チャネルスタック１２０の最上層の絶縁層１２４Ａから最下層の絶縁層１２４Ｂまで貫通するコンタクトホール１５２が形成され、各コンタクトホール１５２内に導電性プラグ１５４が充填される。これにより、各ビット線１５０は、各導電性プラグ１５４を介して、チャンネルスタック１２０の最上層のポリシリコン層１２２Ａから最下層のポリシリコン層１２２Ｂまでの一方の端部にそれぞれ電気的に接続される。
ビット線側のコンタクトホール１５２に隣接する１つまたは複数の垂直ゲート１３０は、ＮＡＮＤストリングの１つまたは複数のビット線側選択トランジスタの選択ゲート線を構成し、共通ソース線１６０に隣接する１つまたは複数の垂直ゲート１３０は、ＮＡＮＤストリングの１つまたは複数のソース線側選択トランジスタの選択ゲート線を構成し、上記以外の複数の垂直ゲート１３０は、複数のメモリセルのワード線を構成する。
ＮＡＮＤ型フラッシュメモリでは、ページ単位で読出し動作やプログラム動作はページ単位で行われ、消去はブロック単位で行われる。１つのチャンネルスタック１２０の１つのＸ方向のポリシリコン層１２２は、１つのＮＡＮＤストリングに対応し、それ故、１つのチャンネルスタック１２０には、ポリシリコン層１２２の積層数に応じた数のＮＡＮＤストリングが形成される。また、１つのＮＡＮＤストリングの選択は、複数のビット線側選択トランジスタの選択的な駆動によって行われる。ページの選択やブロックの選択等は公知であるため、ここでの詳細な説明を省略する。
次に、本実施例の３次元構造のＮＡＮＤ型フラッシュメモリの製造方法について説明する。図８Ａないし図８Ｃは、図５のＡ１－Ａ１線断面に対応する製造工程を示している。図８Ａに示すように、シリコン基板１００上に下部絶縁層１１０を形成し、下部絶縁層１１０上にポリシリコン層１２２と絶縁層１２４とを交互に積層したチャンネルスタックの前駆体を形成する。次いで、この前駆体を異方性エッチングによりパターニングし、薄板状またはフィン状の複数のチャンネルスタック１２０を形成する。各チャンネルスタック１２０の第１および第２の側面Ｓ１、Ｓ２は、Ｘ方向に延在する。
次に、図８Ｂに示すように、チャンネルスタック１２０の間を埋めるように全面に絶縁層１７０をデポジットする。絶縁層１７０の材料やデポジット方法は特に限定されないが、チャンネルスタック１２０の段差を覆うことができるようなステップカバレッジの優れた材料や方法が選択される。
次に、図８Ｃに示すように、チャンネルスタック１２０の最上層の絶縁層１２４Ａが露出するまで絶縁層１７０をエッチングする。このエッチング工程は、絶縁層１２４Ａと絶縁層１７０の平坦化を含むものであってもよい。
次の工程を、図９ないし図９Ｃを参照して説明する。図９（Ａ）は、絶縁層１７０にトレンチを形成するためのエッチングマスクの平面図である。エッチングマスク２００は、Ｘ方向に一定のピッチで形成された複数の開口２１０を有し、各開口２１０は、Ｙ方向に延在する。図９（Ｂ）は、図８Ｃの工程後に、エッチングマスク２００を形成したときの平面図である。
チャンネルスタック１２０および絶縁層１７０の上面にマスクパターン２００を形成したとき、Ｙ方向に延在する１つの開口２１０は、図示するように、各チャンネルスタック１２０の絶縁層１２４Ａとその間の絶縁層１７０を露出させる。開口２１０は、絶縁層１７０に形成するトレンチ１８０を位置決めする。
次に、エッチングマスク２００を介して異方性エッチングを行う。ここでは、チャンネルスタック１２０の絶縁層１２４Ａもエッチングマスクとして機能させるため、絶縁層１７０と絶縁層１２４Ａとのエッチングの選択比の大きいエッチャントを使用する。エッチングは、下部絶縁層１１０が露出するまで行われる。このようなエッチングにより、開口２１０によって露出された絶縁層１７０の一部が除去され、そこにトレンチ１８０が形成される。なお、エッチングマスク２００は、必ずしも図９に示す構成に限定されず、例えば、チャネルスタック１２０の絶縁層１２４Ａを露出させないような矩形状の開口を２次元的に形成するものであってもよい。この場合、絶縁層１７０と絶縁層１２４Ａとのエッチングの選択比は必ずしも大きくなくてもよい。
図９Ａ（Ａ）は、エッチングマスク２００を除去した後の平面図、図９Ａ（Ｂ）は、そのＣ－Ｃ線断面図である。図示するように、隣接するチャンネルスタック１２０のＹ方向において第１の側面Ｓ１と第２の側面Ｓ２とを露出させるトレンチ１８０が形成される。トレンチ１８０の内部空間には、後述するように、絶縁体スタック１９０や垂直ゲート１３０が充填される。トレンチ１８０のＸ方向およびＹ方向のサイズは、トランジスタのサイズはチャンネルスタック１２０のＹ方向のピッチに応じて適宜選択される。
次に、トレンチ１８０を含む基板全面に、電荷蓄積層を含む少なくとも３層もしくはそれ以上の層数の絶縁体スタック１９０がデポジットされる。図９Ｂ（Ａ）は、同図（Ｂ）のＤ－Ｄ線断面の平面図であり、図９Ｂ（Ｂ）は、図９Ａ（Ａ）のＣ－Ｃ線に対応する断面図である。絶縁体スタック１９０は、トレンチ１８０の底部および側部を覆うように基板全面に形成される。絶縁体スタック１９０の膜厚は適宜選択され、絶縁体スタック１９０を形成した後に残された空間に垂直ゲート１３０が形成される。なお、絶縁体スタック１９０は、少なくともトレンチ１８０内に形成されていればよく、不要であれば、絶縁層１７０上の絶縁体スタックを除去してもよい。
次に、トレンチ１８０を含む基板全面に、低抵抗のゲート材料（例えば、導電性のポリシリコン）が形成され、その後、ゲート材料は、Ｙ方向のトレンチ１８０上を延在するようにパターニングされ、これにより垂直ゲート１３０が形成される。図９Ｃ（Ａ）は、同図（Ｂ）のＤ－Ｄ線断面の平面図であり、図９Ｃ（Ｂ）は、図９Ａ（Ａ）のＣ－Ｃ線に対応する断面図である。垂直ゲート１３０は、トレンチ１８０内を垂直方向に延び、かつ絶縁体スタック１９０によって包囲される。垂直ゲート１３０の一方の面は、絶縁体スタック１９０を介してチャネルスタック１２０の第１の側面Ｓ１に対向し、他方の面は、隣接するチャネルスタック１２０の第２の側面Ｓ２に対向する。
垂直ゲート１３０の形成後、層間絶縁膜１４０を形成し、次いで、コンタクトホール１６２を形成した後、コンタクトホール１６２内に導電性プラグ１６４を形成し、その後、導電性プラグ１６４に接続する共通ソース線１５０を形成する。次いで、共通ソース線１６０を覆うように層間絶縁膜１４０を形成し、次いで、コンタクトホール１５２を形成した後、コンタクトホール１５２内に導電性プラグ１５４を形成し、その後、導電性プラグ１５４に接続するビット線１５０形成する。こうして、セルアレイのプロセスが完了される。
このように本実施例によれば、予め垂直ゲートを形成するためのトレンチを形成しておき、トレンチ内に垂直ゲートを形成するようにしたので、チャネルスタックの側面と対向する垂直ゲートをパターニングするためのエッチングが不要となり、垂直ゲートの加工精度を向上させることができる。さらにトレンチ内に絶縁体スタックを形成することで、垂直ゲートはトレンチ内で絶縁体スタックによって包囲されるため、Ｘ方向およびＹ方向で隣接する垂直ゲートの短絡を防止することができる。
なお、上記実施例では、ビット線１５０および共通ソース線１６０をチャネルスタック１２０の形成後に形成したが、これに限らず、チャネルスタック１２０を形成する前に下部絶縁層１１０内にビット線１５０および共通ソース線１６０を埋め込むようにしてもよい。この場合、各ビット線１５０とチャンネルスタック１２０のポリシリコン層の一方の端部とを電気的に接続するための導電性プラグ１５４、共通ソース線１６０とチャンネルスタック１２０のポリシリコン層の他方の端部とを電気的に接続するための導電性プラグ１６４が、層間絶縁膜１４０のコンタクトホール１５２、１６２内に充填される。
また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：基板
１１０：下部絶縁層
１２０：チャンネルスタック
１３０：垂直ゲート
１４０：層間絶縁膜
１５０：ビット線
１５２：コンタクトホール
１５４：導電性プラグ
１６０：共通ソース線
１６２：コンタクトホール
１６４：導電性プラグ
１７０：絶縁層
１８０：トレンチ
１９０：絶縁体スタック
２００：エッチングマスク
２１０：開口
Ｓ１：第１の側面、Ｓ２：第２の側面

Claims (8)

  1. 第１の絶縁層とチャンネル層とを交互に積層した複数のチャンネル積層体を基板上に形成するステップであって、当該チャンネル積層体は、前記第１の絶縁層および前記チャンネル層を露出させる第１の側面と当該第１の側面に対向する前記第１の絶縁層および前記チャンネル層を露出させる第２の側面とを有し、複数の平行な第１および第２の側面が第１の方向に延在する、前記ステップと、
    前記複数のチャンネル積層体のそれぞれの第１の側面と第２の側面との間の間隙を充填するように第２の絶縁層を形成するステップと、
    前記第２の絶縁層の第１の方向に一定のピッチで平面視が矩形状の複数のトレンチを形成するステップであって、当該トレンチの内壁は、前記第１の側面、前記第２の側面および前記第２の絶縁層によって囲まれる、前記ステップと、
    少なくとも各トレンチの前記内壁を覆うように、電荷蓄積層を含む絶縁体を形成し、前記トレンチ内に前記絶縁体によって囲まれた内部空間を形成するステップと、
    前記第１の方向と直交する第２の方向の各トレンチ内の前記内部空間を充填するように前記第２の方向に延在する複数のゲートを形成するステップと、
    前記チャンネル積層体の各チャンネル層の一方の端部にそれぞれ電気的に接続される複数のビット線を形成するステップであって、各ビット線は、各チャンネル積層体と平行に各チャンネル積層体の真上を前記第１の方向に延在するようにパターニングされる、前記ビット線を形成するステップと、
    前記第２の方向に延在し、かつ前記チャンネル積層体の各チャンネル層の他方の端部に電気的に共通に接続されるソース線を形成するステップと、
    を有するＮＡＮＤ型フラッシュメモリの製造方法。
  2. 前記ゲートは、前記トレンチ内を基板から垂直方向に延在し、かつ前記絶縁体によって包囲される、請求項１に記載の製造方法。
  3. 前記ゲートは、前記トレンチ内において、前記絶縁体を介して隣接するチャンネル積層体の第１の側面および第２の側面を覆う、請求項１または２に記載の製造方法。
  4. 前記トレンチを形成するステップは、前記チャンネル積層体の第１および第２の側面の少なくとも最上層のチャンネル層から最下層のチャンネル層まで露出させる、請求項１に記載の製造方法。
  5. 前記トレンチを形成するステップは、エッチングマスクを介して前記複数のチャンネル積層体の間に形成された前記第２の絶縁層の一部を除去する、請求項１に記載の製造方法。
  6. 前記ソース線は、前記複数のチャンネル積層体上の層間絶縁膜上に形成され、前記複数のビット線は、前記ソース線上の層間絶縁膜上に形成される、請求項１に記載の製造方法。
  7. 前記ビット線を形成するステップは、前記チャンネル積層体の一方の端部に形成された最上層のチャンネル層から最下層のチャンネル層に至るコンタクトホール内に導電性プラグを形成することを含み、前記ソース線を形成するステップは、前記チャンネル積層体の他方の端部に形成された最上層のチャンネル層から最下層のチャンネル層に至るコンタクトホール内に導電性プラグを形成することを含む、請求項１に記載の製造方法。
  8. 製造方法はさらに、交互に積層されたチャンネル層と第１の絶縁層とを前記基板上に形成するステップと、
    前記積層されたチャンネル層と前記第１の絶縁層とをエッチングによりパターニングし、複数のフィン状のチャンネル積層体を形成するステップとを含む、請求項１に記載の製造方法。
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