KR20220047506A - Nand형 플래쉬 메모리 및 그 제조 방법 - Google Patents

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Abstract

[과제] 수직 방향으로 연재하는 게이트 간 단락을 방지할 수 있는 NAND형 플래쉬 메모리 및 그 제조 방법을 제공한다.
[해결수단] 본 발명의 NAND형 플래쉬 메모리는, 기판과, 기판 상에 형성된 X방향으로 연재하는 복수의 채널 스택과, 채널 스택의 사이에 형성된 절연층과, Y방향으로 정렬하도록, 절연층 내에 이간하여 형성된 복수의 트렌치와, 각 트렌치의 측벽을 덮도록 형성된 전하 축적층을 포함하는 절연체 스택과, 각 트렌치 내의 절연체 스택에 의해 형성된 공간 내를 수직 방향으로 늘어나면서, Y방향으로 연재하는 복수의 도전성의 수직 게이트를 가진다.

Description

NAND형 플래쉬 메모리 및 그 제조 방법{NAND TYPE FLASH MEMORY AND MANUFACTURING METHOD THEREOF}
본 발명은, NAND형 플래쉬 메모리에 관한 것으로, 특히, 3차원 구조의 NAND형 플래쉬 메모리에 관한 것이다.
근래에, 메모리셀의 집적도 향상을 도모하기 위해 메모리셀 어레이를 기판 표면에 대해서 수직 방향으로 적층한 3차원 구조의 NAND형 플래쉬 메모리가 실용화되고 있다. 수직 게이트 구조를 이용하는 3차원 NAND 플래쉬 메모리가 비특허문헌 1에 의해 제안되어 있다. 도 1의 (a)는, 메모리셀 어레이의 3차원 구조를 나타낸 사시도, 도 1의 (b)는, 그 상면도이다. 도 2는, 도 1의 (a)의 메모리셀 어레이의 등가 회로이다.
메모리셀 어레이의 저부에서, 열방향으로 수평하게 연재(延在)하는 복수의 비트선(BL)이 형성되고, 이와 직교하는 행방향에 수평 방향으로 연재하는 복수의 워드선(WL), 복수의 선택 게이트선(SSL, GSL), 공통 소스선(CSL)이 형성된다. 이들 비트선(BL), 워드선(WL), 선택 게이트선(SSL, GSL) 상에, 복수의 단책상(短冊狀)의 다층 활성영역(multi active layers)이 형성된다. 1개의 다층 활성영역은, 복수의 폴리 실리콘층의 활성영역(active)과 복수의 활성영역의 각각의 사이에 형성된 절연층(ILD)과의 적층 구조이며, 각각의 다층 활성영역은, 열방향으로 연재한다. 다층 활성영역과 다층 활성영역과의 사이의 공간에는, 열방향으로 이간한 복수의 수직 게이트가 형성된다. 복수의 수직 게이트의 각각은, 워드선(WL), 선택 게이트선(SSL, GSL)으로부터 분배된다. 또, 비트선(BL)으로부터 수직으로 분배된 비트선이 다층 활성영역의 일방 단부에 접속되고, 공통 소스선(CSL)로부터 수직으로 분배된 소스선이 다층 활성영역의 타방 단부에 접속된다. 다층 활성영역의 수평 방향의 1개의 활성영역은, 1개의 NAND 스트링의 채널을 제공한다.
도 3은, 도 1의 (a)의 메모리셀 어레이를 형성하기 위한 프로세스 공정을 나타내고 있다. (1)최초 스텝에서는, 기판 상에, 열방향으로 연재하는 비트선(BL)과, 행방향으로 연재하는 워드선(WL), 선택 게이트선(SSL, GSL), 공통 소스선(CSL)이 형성된다. 단, 이러한 프로세스는, 후 공정으로 변경하는 것이 가능하다. (2)스텝에서는, 폴리 실리콘층과 절연층의 적층체를 기판 상에 디포지트(deposit)하고, 폴리 실리콘층과 절연층의 적층체를 에칭하여, 열방향으로 연재하는 단책상의 다층 활성영역을 형성한다. (3)스텝에서는, 다층 활성영역과 다층 활성영역과의 사이의 공간에, 절연체의 적층체를 디포지트 한다. 절연체의 적층체는, 적어도 3층을 포함하고, 그 중앙은, 전하를 축적하는 층이다. (4)스텝에서는, 절연체가 적층된 다층 활성영역 사이의 공간에, 저(低) 저항의 게이트 재료를 디포지트 한다. 이에 따라, 다층 활성영역 사이의 공간은, 절연체의 적층체와 게이트 재료에 의해서 충전된다. 그리고, 게이트 재료를 패터닝하여, 열방향으로 이간된 복수의 수직 게이트가 형성된다. (5)스텝에서, 비트선(BL) 및 소스선(CSL)의 각각에 접속되는 수직 플러그가 형성된다.
[비특허문헌 1] Multi-Layered Vertical Gate NAND Flash Overcoming Stacking Limit for Terabit Density Storage, Wonjoo Kim et. Al, 2009 Symposium on VLSI Technology Digest of Technical Papers, P188-189
도 1 내지 도 3에 도시한 수직 게이트 구조의 3차원 NAND 플래쉬 메모리에는, 다음과 같은 과제가 있다. 도 4의 (A)는, 수직 게이트와 다층 활성영역과의 개략 구성을 나타낸 사시도, 도 4의 (B)는, 도 4의 (A)의 A-A선 방향의 단면도이다. 채널을 제공하는 폴리 실리콘층(12)과, 적층된 폴리 실리콘층(12) 사이의 절연을 실시하는 절연층(14)을 포함하는 다층 활성영역(10)의 단책상의 패터닝은, 예를 들면, 이방성 드라이 에칭에 의해 실시된다. 패터닝된 다층 활성영역(10)의 수직 방향의 에칭면은, 반드시 직선인 것은 아니다. 예를 들면, 다층 활성영역(10)의 절연층(14)의 횡방향의 에칭 속도가 폴리 실리콘층(12)보다 빠르면, 절연층(14)의 에칭면이 폴리 실리콘층(12)의 에칭면보다 약간 움푹 패인다. 다층 활성영역(10)의 패터닝 후, 전하 축적층을 포함하는 절연체(22)를 전면(全面)에 디포지트하고, 이어서 게이트 재료를 전면에 디포지트하고, 그 후, 게이트 재료를 패터닝하여 수직 게이트(20)을 형성한다. 게이트 재료의 패터닝은, 이방성 드라이 에칭에 의해 실시되지만, 도 4의 (B)에 도시한 바와 같이, 다층 활성영역(10)의 에칭면에 움푹 패인 곳이 있으면, 게이트 재료의 막두께는 반드시 균일하지 않고, 수직 게이트를 정밀도 좋게 에칭하는 것이 어려워진다. 또, 게이트 재료의 막두께의 두꺼운 부분에 상응한 시간에 에칭하면, 다층 활성영역(10)의 절연층(14)이 한층 횡방향으로 오버에칭되고, 다층 활성영역(10)의 양측에 대향하는 수직 게이트(20) 사이에 절연 불량 혹은 단락(短絡)을 일으킬 우려가 있다. 게다가, 수직 게이트(20)의 에칭 정밀도의 열화는, 다층 활성영역(10)이 연재하는 방향(A-A선과 직교하는 방향)에 인접하는 수직 게이트(20) 간의 단락을 일으킬 우려가 있다.
본 발명은, 이러한 종래의 과제를 해결하여, 수직 방향으로 연재하는 게이트 간 단락을 방지할 수 있는 NAND형 플래쉬 메모리 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 NAND형 플래쉬 메모리의 제조 방법은, 제1 절연층과 채널층을 교대로 적층한 복수의 채널 스택을 기판 상에 형성하는 단계로서, 상기 채널 스택은, 제1 측면과 상기 제1 측면에 대향하는 제2 측면을 가지고, 제1 및 제2 측면이 제1 방향으로 연재하는 상기 단계와, 상기 복수의 채널 스택 각각의 제1 측면과 제2 측면과의 사이에 제2 절연층을 형성하는 단계와, 상기 제2 절연층의 제1 방향에 일정한 피치로 복수의 트렌치(Trench)를 형성하는 단계와, 적어도 각 트렌치의 내벽을 덮도록, 전하 축적층을 포함하는 절연체를 형성하는 단계와, 상기 제1 방향과 직교하는 제2 방향의 각 트렌치 내의 공간을 충전하도록, 상기 제2 방향으로 연재하는 복수의 게이트를 형성하는 단계를 가진다.
본 발명에 따른 NAND형 플래쉬 메모리는, 기판과, 상기 기판 상에 형성된 복수의 채널 스택으로서, 상기 채널 스택은, 제1 측면과 상기 제1 측면에 대향하는 제2 측면을 가지고, 제1 및 제2 측면이 제1 방향으로 연재하는 상기 복수의 채널 스택과 인접하는 채널 스택 각각의 제1 측면과 제2 측면과의 사이에 형성된 절연층과, 상기 절연층의 상기 제1 방향에 일정한 피치로 형성된 복수의 트렌치와, 적어도 각 트렌치의 측벽을 덮도록 형성된 전하 축적층을 포함하는 절연체와, 상기 제1 방향과 직교하는 제2 방향의 각 트렌치 내의 공간을 충전하도록, 상기 제2 방향으로 연재하는 복수의 게이트를 가진다.
본 발명에 의하면, 채널 스택의 사이에 형성된 트렌치 내의 공간에 게이트를 형성하도록 했으므로, 제1 및 제2 방향에서 인접하는 게이트의 단락을 방지할 수 있다.
[도 1] 도 1의 (a)는, 종래의 3차원 구조의 메모리셀 어레이의 구성을 나타낸 사시도, 도 1의 (b)는, 그 상면도이다.
[도 2] 도 1의 (a)에 도시한 메모리셀 어레이의 등가 회로이다.
[도 3] 도 1의 (a)에 도시한 메모리셀 어레이의 제조 프로세스를 설명하는 개략 단면도이다.
[도 4] 종래의 3차원 구조의 플래쉬 메모리의 과제를 설명하는 도이며, 도 4의 (A)는, 수직 게이트와 다층 활성영역과의 접속 관계를 나타낸 사시도, 도 4의 (B)는, 도 4의 (A)의 A-A선으로 절단했을 때의 단면도이다.
[도 5] 본 발명의 실시예에 따른 3차원 구조의 NAND형 플래쉬 메모리의 평면도이다.
[도 6a] 도 5의 A1-A1선 단면도이다.
[도 6b] 도 5의 A2-A2선 단면도이다.
[도 7] 도 5의 B-B선 단면도이다.
[도 8a~도 8c] 본 발명의 실시예에 따른 3차원 구조의 NAND형 플래쉬 메모리의 제조 공정을 설명하는 도이다.
[도 9] 도 9의 (A)는, 트렌치 도랑(溝)을 형성하기 위한 마스크의 평면도, 도 9의 (B)는, 채널 스택 상에 마스크가 형성되었을 때의 평면도이다.
[도 9a] 동 도의 (A)는, 트렌치 도랑을 형성했을 때의 평면도, 동 도의 (B)는, 그 C-C선 단면도이다.
[도 9b] 동 도의 (A)는, 전하 축적층을 포함하는 절연체 스택을 형성했을 때의 D-D선 단면의 평면도, 동 도의 (B)는, C-C선에 대응하는 단면도이다.
[도 9c] 동 도의 (A)는, 게이트 재료를 디포지트 했을 때의 D-D선 단면의 평면도, 동 도의 (B)는, C-C선에 대응하는 단면도이다.
본 발명에 따른 3차원 구조의 NAND형 플래쉬 메모리는, 기억 매체로서 다양한 반도체 장치(예를 들면, 그러한 플래쉬 메모리를 내장한 마이크로 컨트롤러, 마이크로 프로세서, 로직 디바이스 등)에서 이용된다.
다음에, 본 발명의 실시예에 대해 도면을 참조해 설명한다. 도면의 스케일은, 발명의 이해를 용이하게 하기 위해 과장되어 기재되어 있고, 반드시 실제 제품의 스케일을 나타내는 것은 아니라는 점에 유의해야 한다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 본 실시예의 NAND형 플래쉬 메모리는, 기판(100)과, 기판(100) 상에 형성된 하부 절연층(110)과, 하부 절연층(110)상에 형성되어 X방향으로 연재하는 복수의 채널 스택(120)과, 복수의 채널 스택(120)의 측면을 덮도록 수직 방향으로 늘어나면서 복수의 채널 스택(120) 상을 Y방향으로 연재하는 복수의 수직 게이트(130)와, 각 채널 스택(120)의 일방 단부에 전기적으로 접속되어 X방향으로 연재하는 복수의 비트선(150)과, 각 채널 스택(120)의 타방 단부에 전기적으로 공통으로 접속되어 Y방향으로 연재하는 공통 소스선(160)을 포함하여 구성된다.
기판(100)은, 특별히 한정되지 않지만, 예를 들면, 실리콘 기판이다. 하부 절연층(110)은, 특별히 한정되지 않지만, 예를 들면, 산화 실리콘이나 실리콘 질화물이다.
1개의 채널 스택(120)은, 기판(100)으로부터 수직 방향으로 늘어나는 제1 측면(S1)와 상기 제1 측면(S1)에 대향하는 제2 측면(S2)를 가지고, 제1 및 제2 측면(S1, S2)은, X방향으로 연재한다. 1개의 채널 스택(120)은, 핀상 또는 얇은 판상이며, Y방향에서 본 평면 형상은, 구형상(矩形狀) 또는 단책상(短冊狀)이다. 채널 스택(120)은, 채널층으로서 채널 영역을 제공하는 폴리 실리콘층(122)과 절연층(124)를 교대로 적층한 구조체이며, 이러한 복수의 채널 스택(120)이 Y방향에 일정한 피치로 배치된다.
복수의 채널 스택(120)의 사이에는 절연층(170)이 형성되고, 절연층(170)에는, 하부 절연층(110)에까지 통하는 복수의 트렌치(180)이 형성된다. 즉, 트렌치(180)은, 인접하는 채널 스택(120)의 제1 측면(S1)와 제2 측면(S2)를 노출시키도록, 절연층(170)의 X방향에 일정 피치로 복수 형성된다. 그러므로, 각 트렌치(180)은 Y방향으로도 정렬한다. 도 6a의 예에서는, 1개의 트렌치(180)의 평면 형상은 구형상(矩形狀)이다.
각 트렌치(180) 내에는, 트렌치(180)의 저면(底面) 및 측면을 덮도록 절연체 스택(190)이 형성된다. 절연체 스택(190)은, 트렌치(180) 내에서 노출된 채널 스택(120)의 제1 측면(S1) 및 제2 측면(S2)를 덮는다. 절연체 스택(190)은, 전하 축적층을 포함한 3층 또는 그 이상의 절연층을 적층한 구조체이다. 절연체 스택(190)은, 예를 들면, 산화물층/질화물층/산화물층(ONO)을 포함하고, 질화물층은, 산화물층과의 계면(界面)에 전하를 축적한다. 혹은, 절연체 스택(190)은, 질화물층을 대신해, 도전성의 폴리 실리콘층을 중앙에 포함하고, 폴리 실리콘층에 전하를 축적한다. 전하 축적층은, 프로그램 동작 또는 소거 동작에 따른 부(負) 또는 정(正)의 전하를 축적할 수 있다. 절연체 스택(190)의 막두께는, 트렌치(180)의 X방향 및 Y방향의 사이즈 보다 작고, 절연체 스택(190)의 형성 후, 트렌치(180)에는 절연체 스택(190)으로 포위된 공간이 형성된다.
복수의 채널 스택(120)과 교차하는 방향, 즉, Y방향의 트렌치(180)를 덮도록 복수의 수직 게이트(130)가 형성된다. 수직 게이트(130)은, 트렌치(180) 내의 절연체 스택(190)에 의해 남겨진 공간을 충전한다. 그러므로, 수직 게이트(130)은, 트렌치(180) 내를 기판으로부터 수직 방향으로 연재하면서, 절연체 스택(190)을 통해 채널 스택(120)의 제1 측면(S1) 및 제2 측면(S2)를 수직 방향으로 늘어난다. 복수의 수직 게이트(130)의 각각은, NAND 스트링의 복수의 비트선측 선택 트랜지스터, 메모리셀 및 소스선측 선택 트랜지스터의 선택 게이트선, 워드선을 구성한다.
복수의 채널 스택(120) 상에는, 층간 절연막(140)이 형성된다. 층간 절연막(140) 상에는, Y방향으로 연재하는 공통 소스선(160)이 형성된다. 공통 소스선(160)은, 예를 들면, 금속 등의 도전성 재료로 구성된다. 공통 소스선(160)과 각 채널 스택(120)이 교차하는 위치에는, 도 5, 도 7에 도시한 바와 같이, 층간 절연막(140), 절연체 스택(190), 채널 스택(120)의 최상층의 절연층(124A)로부터 최하층의 절연층(124B)까지 관통하는 컨택트홀(162)가 형성되고, 컨택트홀(162) 내에 도전성 플러그(164)가 충전된다. 이에 따라, 공통 소스선(160)은, 도전성 플러그(164)를 통해, 채널 스택(120)의 최상층의 폴리 실리콘층(122A)로부터 최하층의 폴리 실리콘층(122B)까지의 타방 단부에 전기적으로 공통 접속된다.
공통 소스선(160)을 덮도록 층간 절연막(140)이 더 형성되고, 이 층간 절연막(140) 상에는, X방향으로 연재하는 복수의 비트선(150)이 형성된다. 비트선(150)은, 예를 들면, 금속 등의 도전성 재료로 구성되고, 각 비트선(150)은, 복수의 채널 스택(120)과 평행하게 채널 스택(120)의 바로 위를 연재하도록 패터닝된다. 각 비트선(150)의 단부 위치에는, 도 5, 도 7에 도시한 바와 같이, 층간 절연막(140), 절연체 스택(190), 채널 스택(120)의 최상층의 절연층(124A)로부터 최하층의 절연층(124B)까지 관통하는 컨택트홀(152)가 형성되고, 각 컨택트홀(152) 내에 도전성 플러그(154)가 충전된다. 이에 따라, 각 비트선(150)은, 각 도전성 플러그(154)를 통해, 채널 스택(120)의 최상층의 폴리 실리콘층(122A)로부터 최하층의 폴리 실리콘층(122B)까지의 일방 단부에 각각 전기적으로 접속된다.
비트선측의 컨택트홀(152)에 인접하는 1개 또는 복수의 수직 게이트(130)은, NAND 스트링의 1개 또는 복수의 비트선측 선택 트랜지스터의 선택 게이트선을 구성하고, 공통 소스선(160)에 인접하는 1개 또는 복수의 수직 게이트(130)은, NAND 스트링의 1개 또는 복수의 소스선측 선택 트랜지스터의 선택 게이트선을 구성하고, 상기 이외의 복수의 수직 게이트(130)은, 복수의 메모리셀의 워드선을 구성한다.
NAND형 플래쉬 메모리에서는, 페이지 단위로 독출 동작이나 프로그램 동작은 페이지 단위로 실시되고, 소거는 블록 단위로 실시된다. 1개의 채널 스택(120)의 1개의 X방향의 폴리 실리콘층(122)은, 1개의 NAND 스트링에 대응하고, 그러므로, 1개의 채널 스택(120)에는, 폴리 실리콘층(122)의 적층 수에 상응한 수의 NAND 스트링이 형성된다. 또, 1개의 NAND 스트링의 선택은, 복수의 비트선측 선택 트랜지스터의 선택적인 구동에 의해 실시된다. 페이지 선택이나 블록 선택 등은 공지이기 때문에, 여기서의 상세한 설명을 생략한다.
다음에, 본 실시예의 3차원 구조의 NAND형 플래쉬 메모리의 제조 방법에 대해 설명한다. 도 8a 내지 도 8c는, 도 5의 A1-A1선 단면에 대응하는 제조 공정을 나타내고 있다. 도 8a에 도시한 바와 같이, 실리콘 기판(100) 상에 하부 절연층(110)을 형성하고, 하부 절연층(110) 상에 폴리 실리콘층(122)과 절연층(124)를 교대로 적층한 채널 스택의 전구체(Precursor)를 형성한다. 이어서, 이 전구체를 이방성 에칭에 의해 패터닝하여, 얇은 판상 또는 핀상의 복수의 채널 스택(120)을 형성한다. 각 채널 스택(120)의 제1 및 제2 측면(S1, S2)는, X방향으로 연재한다.
다음에, 도 8b에 도시한 것처럼, 채널 스택(120)의 사이를 매몰하도록 전면(全面)에 절연층(170)을 디포지트 한다. 절연층(170)의 재료나 디포지트 방법은 특별히 한정되지 않지만, 채널 스택(120)의 단차를 덮을 수 있는 스텝 커버리지가 뛰어난 재료나 방법이 선택된다.
다음에, 도 8c에 도시한 바와 같이, 채널 스택(120)의 최상층의 절연층(124A)가 노출할 때까지 절연층(170)을 에칭한다. 이 에칭 공정은, 절연층(124A)와 절연층(170)의 평탄화를 포함하는 것이어도 무방하다.
다음의 공정을, 도 9 내지 도 9c를 참조해 설명한다. 도 9의 (A)는, 절연층(170)에 트렌치를 형성하기 위한 에칭 마스크의 평면도이다. 에칭 마스크(200)은, X방향에 일정한 피치로 형성된 복수의 개구(210)을 가지고, 각 개구(210)은, Y방향으로 연재한다. 도 9의 (B)는, 도 8c의 공정 후에, 에칭 마스크(200)을 형성했을 때의 평면도이다.
채널 스택(120) 및 절연층(170)의 상면(上面)에 마스크 패턴(200)을 형성했을 때, Y방향으로 연재하는 1개의 개구(210)은, 도시하는 것처럼, 각 채널 스택(120)의 절연층(124A)와 그 사이의 절연층(170)을 노출시킨다. 개구(210)은, 절연층(170)에 형성할 트렌치(180)를 위치 결정한다.
다음에, 에칭 마스크(200)을 통해 이방성 에칭을 실시한다. 여기에서는, 채널 스택(120)의 절연층(124A)도 에칭 마스크로서 기능시키기 위해, 절연층(170)과 절연층(124A)과의 에칭의 선택비가 큰 에천트(Etchant)를 사용한다. 에칭은, 하부 절연층(110)이 노출할 때까지 실시된다. 이러한 에칭에 의해, 개구(210)에 의해 노출된 절연층(170)의 일부가 제거되고 그 곳에 트렌치(180)가 형성된다. 덧붙여, 에칭 마스크(200)은, 반드시 도 9에 도시한 구성으로 한정되지 않고, 예를 들면, 채널 스택(120)의 절연층(124A)를 노출시키지 않는 구형상(矩形狀)의 개구를 2차원적으로 형성하는 것이어도 무방하다. 이 경우, 절연층(170)과 절연층(124A)과의 에칭의 선택비는 반드시 크지 않아도 무방하다.
도 9a의 (A)는, 에칭 마스크(200)을 제거한 후의 평면도, 도 9a의 (B)는, 그 C-C선 단면도이다. 도시하는 것처럼, 인접하는 채널 스택(120)의 Y방향에서 제1 측면(S1)와 제2 측면(S2)를 노출시키는 트렌치(180)이 형성된다. 트렌치(180)의 내부 공간에는, 후술하는 것처럼, 절연체 스택(190)이나 수직 게이트(130)이 충전된다. 트렌치(180)의 X방향 및 Y방향의 사이즈는, 채널 스택(120)의 Y방향의 피치에 따라 적절히 선택된다.
다음에, 트렌치(180)을 포함한 기판 전면에, 전하 축적층을 포함한 적어도 3층 혹은 그 이상의 층 수의 절연체 스택(190)이 디포지트 된다. 도 9b의 (A)는, 동 도의 (B)의 D-D선 단면의 평면도이며, 도 9b의 (B)는, 도 9a의 (A)의 C-C선에 대응하는 단면도이다. 절연체 스택(190)은, 트렌치(180)의 저부 및 측부를 덮도록 기판 전면에 형성된다. 절연체 스택(190)의 막두께는 적절히 선택되고, 절연체 스택(190)을 형성한 후에 남겨진 공간에 수직 게이트(130)이 형성된다. 덧붙여, 절연체 스택(190)은, 적어도 트렌치(180) 내에 형성되어 있으면 무방하고, 불필요하면, 절연층(170) 상의 절연체 스택을 제거해도 무방하다.
다음에, 트렌치(180)을 포함한 기판 전면에, 저 저항의 게이트 재료(예를 들면, 도전성의 폴리 실리콘)가 형성되고, 그 후, 게이트 재료는, Y방향의 트렌치(180) 상을 연재하도록 패터닝되고, 이에 따라, 수직 게이트(130)이 형성된다. 도 9c의 (A)는, 동 도의 (B)의 D-D선 단면의 평면도이며, 도 9c의 (B)는, 도 9a의 (A)의 C-C선에 대응하는 단면도이다. 수직 게이트(130)은, 트렌치(180) 내를 수직 방향으로 늘어나고, 절연체 스택(190)에 의해서 포위된다. 수직 게이트(130)의 일방 면은, 절연체 스택(190)을 통해 채널 스택(120)의 제1 측면(S1)에 대향하고, 타방 면은, 인접하는 채널 스택(120)의 제2 측면(S2)에 대향한다.
수직 게이트(130)의 형성 후, 층간 절연막(140)을 형성하고, 이어서, 컨택트홀(162)를 형성한 후, 컨택트홀(162) 내에 도전성 플러그(164)를 형성하고, 그 후, 도전성 플러그(164)에 접속하는 공통 소스선(160)을 형성한다. 그 다음에, 공통 소스선(160)을 덮도록 층간 절연막(140)을 형성하고, 이어서, 컨택트홀(152)를 형성한 후, 컨택트홀(152) 내에 도전성 플러그(154)를 형성하고, 그 후, 도전성 플러그(154)에 접속하는 비트선(150)을 형성한다. 이로써, 메모리셀 어레이의 프로세스가 완료된다.
이와 같이, 본 실시예에 의하면, 사전에 수직 게이트를 형성하기 위한 트렌치를 형성해 두고, 트렌치 내에 수직 게이트를 형성하도록 했으므로, 채널 스택의 측면과 대향하는 수직 게이트를 패터닝하기 위한 에칭이 불필요하게 되어, 수직 게이트의 가공 정밀도를 향상시킬 수 있다. 게다가, 트렌치 내에 절연체 스택을 형성하는 것으로, 수직 게이트는 트렌치 내에서 절연체 스택에 의해 포위되기 때문에, X방향 및 Y방향에서 인접하는 수직 게이트의 단락을 방지할 수 있다.
덧붙여, 상기 실시예에서는, 비트선(150) 및 공통 소스선(160)을 채널 스택(120)의 형성 후에 형성했지만, 이에 한정하지 않고, 채널 스택(120)을 형성하기 전에 하부 절연층(110) 내에 비트선(150) 및 공통 소스선(160)을 매몰하도록 해도 무방하다. 이 경우, 각 비트선(150)과 채널 스택(120)의 폴리 실리콘층의 일방 단부를 전기적으로 접속하기 위한 도전성 플러그(154), 공통 소스선(160)과 채널 스택(120)의 폴리 실리콘층의 타방 단부를 전기적으로 접속하기 위한 도전성 플러그(164)가, 층간 절연막(140)의 컨택트홀(152, 162) 내에 충전된다.
또, 메모리셀은, 1비트(2값 데이터)를 기억하는 SLC 타입이어도 무방하고, 다비트를 기억하는 타입이어도 무방하다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100: 기판
110: 하부 절연층
120: 채널 스택
130: 수직 게이트
140: 층간 절연막
150: 비트선
152: 컨택트홀
154: 도전성 플러그
160: 공통 소스선
162: 컨택트홀
164: 도전성 플러그
170: 절연층
180: 트렌치
190: 절연체 스택
200: 에칭 마스크
210: 개구
S1: 제1 측면, S2: 제2 측면

Claims (14)

  1. 제1 절연층과 채널층을 교대로 적층한 복수의 채널 스택을 기판 상에 형성하는 단계로서, 상기 채널 스택은, 제1 측면과 상기 제1 측면에 대향하는 제2 측면을 가지고, 제1 및 제2 측면이 제1 방향으로 연재하는 상기 단계와,
    상기 복수의 채널 스택 각각의 제1 측면과 제2 측면과의 사이에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층의 제1 방향에 일정한 피치로 복수의 트렌치(Trench)를 형성하는 단계와,
    적어도 각 트렌치의 내벽을 덮도록, 전하 축적층을 포함하는 절연체를 형성하는 단계와,
    상기 제1 방향과 직교하는 제2 방향의 각 트렌치 내의 공간을 충전하도록, 상기 제2 방향으로 연재하는 복수의 게이트를 형성하는 단계
    를 가지는 NAND형 플래쉬 메모리의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트는,
    상기 트렌치 내를 기판으로부터 수직 방향으로 연재하고, 상기 절연체에 의해서 포위되는, 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트는,
    상기 트렌치 내에서, 상기 절연체를 통해 인접하는 채널 스택의 제1 측면 및 제2 측면을 덮는, 제조 방법.
  4. 제1항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 채널 스택의 제1 및 제2 측면의 적어도 최상층의 채널층으로부터 최하층의 채널층까지 노출시키는, 제조 방법.
  5. 제1항에 있어서,
    상기 트렌치를 형성하는 단계는,
    에칭 마스크를 통해 상기 복수의 채널 스택의 사이에 형성된 상기 제2 절연층의 일부를 제거하는, 제조 방법.
  6. 제1항에 있어서,
    제조 방법은,
    상기 채널 스택의 각 채널층의 일방 단부에 전기적으로 접속되는 비트선을 형성하는 단계와,
    상기 채널 스택의 각 채널층의 타방 단부에 전기적으로 접속되는 소스선을 형성하는 단계
    를 더 포함하는 제조 방법.
  7. 제6항에 있어서,
    상기 비트선을 형성하는 단계는,
    상기 채널 스택의 일방 단부에 형성된 최상층의 채널층으로부터 최하층의 채널층에 이르는 컨택트홀 내에 제1 도전성 플러그를 형성하는 것
    을 포함하고,
    상기 소스선을 형성하는 단계는,
    상기 채널 스택의 타방 단부에 형성된 최상층의 채널층으로부터 최하층의 채널층에 이르는 컨택트홀 내에 제2 도전성 플러그를 형성하는 것
    을 포함하는 제조 방법.
  8. 제1항에 있어서,
    제조 방법은,
    교대로 적층된 채널층과 제1 절연층을 상기 기판 상에 형성하는 단계와,
    상기 적층된 채널층과 제1 절연층을 에칭에 의해 패터닝하여, 복수의 핀상의 채널 스택을 형성하는 단계
    를 더 포함하는 제조 방법.
  9. 기판과,
    상기 기판 상에 형성된 복수의 채널 스택으로서, 상기 채널 스택은, 제1 측면과 상기 제1 측면에 대향하는 제2 측면을 가지고, 제1 및 제2 측면이 제1 방향으로 연재하는 상기 복수의 채널 스택과,
    인접하는 채널 스택 각각의 제1 측면과 제2 측면과의 사이에 형성된 절연층과,
    상기 절연층의 상기 제1 방향에 일정한 피치로 형성된 복수의 트렌치와,
    적어도 각 트렌치의 측벽을 덮도록 형성된 전하 축적층을 포함하는 절연체와,
    상기 제1 방향과 직교하는 제2 방향의 각 트렌치 내의 공간을 충전하도록, 상기 제2 방향으로 연재하는 복수의 게이트
    를 가지는 NAND형 플래쉬 메모리.
  10. 제9항에 있어서,
    상기 게이트는,
    상기 트렌치 내를 상기 기판으로부터 수직 방향으로 연재하고, 상기 절연체에 의해서 포위되는, NAND형 플래쉬 메모리.
  11. 제9항 또는 제10항에 있어서,
    상기 게이트는,
    상기 트렌치 내에서, 상기 절연체를 통해 인접하는 채널 스택의 제1 측면 및 제2 측면을 덮는, NAND형 플래쉬 메모리.
  12. 제9항에 있어서,
    상기 트렌치는,
    상기 채널 스택의 제1 및 제2 측면의 적어도 최상층의 채널층으로부터 최하층의 채널층까지 노출시키는, NAND형 플래쉬 메모리.
  13. 제9항에 있어서,
    NAND형 플래쉬 메모리는,
    상기 채널 스택의 각 채널층의 일방 단부에 전기적으로 접속되는 비트선과,
    상기 채널 스택의 각 채널층의 타방 단부에 전기적으로 접속되는 소스선
    을 더 포함하는 NAND형 플래쉬 메모리.
  14. 제13항에 있어서,
    상기 비트선은,
    상기 채널 스택의 일방 단부에 형성된 최상층의 채널층으로부터 최하층의 채널층에 이르는 컨택트홀 내의 제1 도전성 플러그에 접속되고,
    상기 소스선은,
    상기 채널 스택의 타방 단부에 형성된 최상층의 채널층으로부터 최하층의 채널층에 이르는 컨택트홀 내의 제2 도전성 플러그에 접속되는
    NAND형 플래쉬 메모리.
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