CN114334997A - 与非型闪速存储器及其制造方法 - Google Patents

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Abstract

本发明提供一种可防止沿垂直方向延伸的栅极间的短路的与非型闪速存储器及其制造方法。本发明的与非型闪速存储器包括：基板；多个通道堆叠，形成在基板上，沿X方向延伸；绝缘层，形成在通道堆叠之间；多个沟，以沿Y方向排列的方式，在绝缘层内分离来形成；包含电荷蓄积层的绝缘体堆叠，以覆盖各沟的侧壁的方式形成；以及多个导电性的垂直栅极，在各沟内的由绝缘体堆叠所形成的空间内沿垂直方向延长、且沿Y方向延伸。

Description

与非型闪速存储器及其制造方法
技术领域
本发明涉及一种与非(NAND)型闪速存储器，尤其涉及一种三维结构的NAND型闪速存储器及其制造方法。
背景技术
近年来，为了实现存储单元的集成度的提升，将存储单元阵列在相对于基板表面垂直的方向上层叠的三维结构的NAND型闪速存储器已实用化。使用垂直栅极结构的三维NAND闪速存储器已由非专利文献1提出。图1的(a)是表示存储单元阵列的三维结构的立体图，图1的(b)是其俯视图。图2是图1的(a)的存储单元阵列的等效电路。
在存储单元阵列的底部，形成沿列方向水平地延伸的多个位线BL，在与其正交的行方向上，形成沿水平方向延伸的多个字线WL、多个选择栅极线SSL、GSL、共用源极线CSL。在这些位线BL、字线WL、选择栅极线SSL、选择栅极线GSL上形成多个长条状的多层有源区(multi active layers)。一个多层有源区是多个多晶硅层的有源区(active)与形成在多个有源区的各者之间的绝缘层(interlayer dielectric，ILD)的层叠结构，各个多层有源区沿列方向延伸。在多层有源区与多层有源区之间的空间，形成沿列方向分离的多个垂直栅极。多个垂直栅极的各者从字线WL、选择栅极线SSL、选择栅极线GSL分配。另外，从位线BL垂直地分配的位线与多层有源区的其中一侧的端部连接，从共用源极线CSL垂直地分配的源极线与多层有源区的另一侧的端部连接。多层有源区的水平方向的一个有源区提供一个NAND字符串的通道。
图3表示用于形成图1的(a)的存储单元阵列的工艺步骤。在(1)的最初的步骤中，在基板上形成沿列方向延伸的位线BL，及沿行方向延伸的字线WL、选择栅极线SSL、选择栅极线GSL、共用源极线CSL。但是，这些工艺可变更成其后的步骤。在(2)的步骤中，将多晶硅层与绝缘层的层叠体沉积在基板上，对多晶硅层与绝缘层的层叠体进行蚀刻，而形成沿列方向延伸的长条状的多层有源区。在(3)的步骤中，将绝缘体的层叠体沉积在多层有源区与多层有源区之间的空间。绝缘体的层叠体至少包含三层，其中央是蓄积电荷的层。在(4)的步骤中，将低电阻的栅极材料沉积在层叠有绝缘体的多层有源区间的空间。由此，多层有源区间的空间由绝缘体的层叠体与栅极材料填充。而且，对栅极材料进行图案化，形成沿列方向分离的多个垂直栅极。在(5)的步骤中，形成与位线BL及源极线CSL分别连接的垂直插塞。
[现有技术文献]
[非专利文献]
[非专利文献1]用于兆兆位密度存储的克服堆叠限制的多层垂直栅极NAND闪速存储器(Multi-Layered Vertical Gate NAND Flash Overcoming Stacking Limit forTerabit Density Storage),Wonjoo Kim等人,2009VLSI技术研讨会的技术论文摘要(Symposium on VLSI Technology Digest of Technical Papers),P188-189
发明内容
如图1的(a)～图3所示的垂直栅极结构的三维NAND闪速存储器存在如下的问题。图4的(A)是表示垂直栅极与多层有源区的概略结构的立体图，图4的(B)是图4的(A)的A-A线方向的剖面图。包含多晶硅层12及绝缘层14的多层有源区10的长条状的图案化例如通过各向异性干式蚀刻来进行，所述多晶硅层12提供通道，所述绝缘层14进行经层叠的多晶硅层12之间的绝缘。经图案化的多层有源区10的垂直方向的蚀刻面未必是直线。例如，若多层有源区10的绝缘层14的横方向的蚀刻速度比多晶硅层12更快，则绝缘层14的蚀刻面比多晶硅层12的蚀刻面略微凹陷。在多层有源区10的图案化后，全面地沉积包含电荷蓄积层的绝缘体22，继而全面地沉积栅极材料，其后对栅极材料进行图案化来形成垂直栅极20。栅极材料的图案化通过各向异性干式蚀刻来进行，但如图4的(B)所示，若在多层有源区10的蚀刻面存在凹陷，则栅极材料的膜厚未必均匀，难以高精度地对垂直栅极进行蚀刻。另外，若以与栅极材料的膜厚厚的部分对应的时间进行蚀刻，则多层有源区10的绝缘层14被进一步朝横方向过度蚀刻，而存在于在多层有源区10的两侧相对的垂直栅极20间引起绝缘不良或短路的担忧。进而，存在垂直栅极20的蚀刻精度的劣化引起在多层有源区10的延伸方向(与A-A线正交的方向)上邻接的垂直栅极20间的短路的担忧。
本发明的目的在于解决此种以往的问题，提供一种可防止沿垂直方向延伸的栅极间的短路的与非型闪速存储器及其制造方法。
本发明的与非型闪速存储器的制造方法包括：在基板上形成交替地层叠有第一绝缘层与通道层的多个通道堆叠的步骤，所述通道堆叠具有第一侧面及与所述第一侧面相对的第二侧面，第一侧面及第二侧面沿第一方向延伸；在所述多个通道堆叠各自的第一侧面与第二侧面之间形成第二绝缘层的步骤；在所述第二绝缘层的第一方向上以固定的间距形成多个沟的步骤；以至少覆盖各沟的内壁的方式，形成包含电荷蓄积层的绝缘体的步骤；以及以填充与所述第一方向正交的第二方向的各沟内的空间的方式，形成沿所述第二方向延伸的多个栅极的步骤。
本发明的与非型闪速存储器包括：基板；多个通道堆叠，形成在所述基板上，所述通道堆叠具有第一侧面及与所述第一侧面相对的第二侧面，第一侧面及第二侧面沿第一方向延伸；绝缘层，形成在邻接的通道堆叠各自的第一侧面与第二侧面之间；多个沟，在所述绝缘层的所述第一方向上以固定的间距形成；包含电荷蓄积层的绝缘体，以至少覆盖各沟的侧壁的方式形成；以及多个栅极，以填充与所述第一方向正交的第二方向的各沟内的空间的方式，沿所述第二方向延伸。
根据本发明，在形成在通道堆叠之间的沟内的空间形成栅极，因此可在第一方向及第二方向上防止邻接的栅极的短路。
附图说明
图1的(a)是表示以往的三维结构的存储单元阵列的结构的立体图，图1的(b)是其俯视图；
图2是图1的(a)中所示的存储单元阵列的等效电路；
图3是说明图1的(a)中所示的存储单元阵列的制造工艺的概略剖面图；
图4的(A)及图4的(B)是说明以往的三维结构的闪速存储器的问题的图，图4的(A)是表示垂直栅极与多层有源区的连接关系的立体图，图4的(B)是利用图4的(A)的A-A线切断时的剖面图；
图5是本发明的实施例的三维结构的NAND型闪速存储器的平面图。
图6A是图5的A1-A1线剖面图；
图6B是图5的A2-A2线剖面图；
图7是图5的B-B线剖面图；
图8A～图8C是说明本发明的实施例的三维结构的NAND型闪速存储器的制造步骤的图；
图9A的(A)是用于形成沟槽的掩模的平面图，图9A的(B)是在通道堆叠上形成有掩模时的平面图；
图9B的(A)是已形成沟槽时的平面图，图9B的(B)是其C-C线剖面图；
图9C的(A)是已形成包含电荷蓄积层的绝缘体堆叠时的D-D线剖面的平面图，图9C的(B)是对应于C-C线的剖面图；
图9D的(A)是已沉积栅极材料时的D-D线剖面的平面图，图9D的(B)是对应于C-C线的剖面图。
[符号的说明]
10：多层有源区
12、122、122A、122B：多晶硅层
14、124、124A、124B、170、ILD：绝缘层
20、130：垂直栅极
22：绝缘体
100：基板
110：下部绝缘层
120：通道堆叠
140：层间绝缘膜
150：位线
152、162：接触孔
154、164：导电性插塞
160、CSL：共用源极线
180：沟
190：绝缘体堆叠
200：蚀刻掩模(掩模图案)
210：开口
BL：位线
GSL、SSL：选择栅极线
S1：第一侧面
S2：第二侧面
WL：字线
具体实施方式
本发明的三维结构的NAND型闪速存储器作为存储介质而用于各种半导体装置(例如，埋入此种闪速存储器的微控制器、微处理器、逻辑装置等)。
继而，参照附图对本发明的实施例进行说明。附图的尺寸是为了容易理解发明而夸张地记载，应留意未必表示实际的制品的尺寸。
请参照图5、图6A、图6B与图7，本实施例的NAND型闪速存储器包括：基板100；下部绝缘层110，形成在基板100上；多个通道堆叠120，形成在下部绝缘层110上、且沿X方向延伸；多个垂直栅极130，以覆盖多个通道堆叠120的侧面的方式沿垂直方向延长、且在多个通道堆叠120上沿Y方向延伸；多个位线150，与各通道堆叠120的其中一侧的端部电连接、且沿X方向延伸；以及共用源极线160，与各通道堆叠120的另一侧的端部以共用的方式电连接、且沿Y方向延伸。
基板100并无特别限定，例如为硅基板。下部绝缘层110并无特别限定，例如为氧化硅或硅氮化物。
一个通道堆叠120具有从基板100朝垂直方向延长的第一侧面S1、及与所述第一侧面S1相对的第二侧面S2，第一侧面S1及第二侧面S2沿X方向延伸。一个通道堆叠120为鳍状或薄板状，从Y方向观察的平面形状为矩形形状或长条状。通道堆叠120是交替地层叠有提供通道区域而做为通道层的多晶硅层122与绝缘层124的结构体，多个此种通道堆叠120沿Y方向以固定的间距配置。
在多个通道堆叠120之间形成绝缘层170，在绝缘层170形成通往下部绝缘层110为止的多个沟180。即，沟180以使邻接的通道堆叠120的第一侧面S1与第二侧面S2露出的方式，沿绝缘层170的X方向以固定间距形成多个。因此，各沟180也沿Y方向排列。在图6A的例子中，一个沟180的平面形状为矩形形状。
在各沟180内，以覆盖沟180的底面及侧面的方式形成绝缘体堆叠190。绝缘体堆叠190覆盖已在沟180内露出的通道堆叠120的第一侧面S1及第二侧面S2。绝缘体堆叠190是层叠有包含电荷蓄积层的三层或其以上的绝缘层的结构体。绝缘体堆叠190例如包含氧化物层/氮化物层/氧化物层(ONO)，氮化物层在与氧化物层的界面蓄积电荷。或者，绝缘体堆叠190在中央包含导电性的多晶硅层来代替氮化物层，在多晶硅层蓄积电荷。电荷蓄积层可蓄积由编程动作或擦除动作所产生的负或正的电荷。绝缘体堆叠190的膜厚比沟180的X方向及Y方向的尺寸更小，在形成绝缘体堆叠190后，在沟180形成被绝缘体堆叠190包围的空间。
以覆盖与多个通道堆叠120交叉的方向，即Y方向的沟180的方式形成多个垂直栅极130。垂直栅极130填充沟180内的由绝缘体堆叠190残留的空间。因此，垂直栅极130在沟180内从基板朝垂直方向延伸，且介隔绝缘体堆叠190而在通道堆叠120的第一侧面S1及第二侧面S2，沿垂直方向延长。多个垂直栅极130的各者构成NAND字符串的多个位线侧选择晶体管、存储单元及源极线侧选择晶体管的选择栅极线、字线。
在多个通道堆叠120上形成层间绝缘膜140。在层间绝缘膜140上，形成沿Y方向延伸的共用源极线160。共用源极线160例如包含金属等导电性材料。在共用源极线160与各通道堆叠120交叉的位置，如图5、图7所示，形成层间绝缘膜140、绝缘体堆叠190、从通道堆叠120的最上层的绝缘层124A贯穿至最下层的绝缘层124B为止的接触孔162，在接触孔162内填充导电性插塞164。由此，共用源极线160经由导电性插塞164，而与通道堆叠120的从最上层的多晶硅层122A至最下层的多晶硅层122B为止的另一侧的端部以共用的方式电连接。
以覆盖共用源极线160的方式进一步形成层间绝缘膜140，在所述层间绝缘膜140上，形成沿X方向延伸的多个位线150。位线150例如包含金属等导电性材料，各位线150以与多个通道堆叠120平行地在通道堆叠120的正上方延伸的方式进行图案化。在各位线150的端部的位置，如图5、图7所示，形成层间绝缘膜140、绝缘体堆叠190、从通道堆叠120的最上层的绝缘层124A贯穿至最下层的绝缘层124B为止的接触孔152，在各接触孔152内填充导电性插塞154。由此，各位线150经由各导电性插塞154，而与通道堆叠120的从最上层的多晶硅层122A至最下层的多晶硅层122B为止的其中一侧的端部分别电连接。
与位线侧的接触孔152邻接的一个或多个垂直栅极130构成NAND字符串的一个或多个位线侧选择晶体管的选择栅极线，与共用源极线160邻接的一个或多个垂直栅极130构成NAND字符串的一个或多个源极线侧选择晶体管的选择栅极线，所述以外的多个垂直栅极130构成多个存储单元的字线。
在NAND型闪速存储器中，以页面为单位来进行读出动作或编程动作，以区块为单位来进行擦除。一个通道堆叠120的一个X方向的多晶硅层122对应于一个NAND字符串，因此，在一个通道堆叠120形成与多晶硅层122的层叠数对应的数量的NAND字符串。另外，一个NAND字符串的选择通过多个位线侧选择晶体管的选择性的驱动来进行。页面的选择或区块的选择等众所周知，因此省略此处的详细说明。
继而，对本实施例的三维结构的NAND型闪速存储器的制造方法进行说明。图8A～图8C表示对应于图5的A1-A1线剖面的制造步骤。如图8A所示，在硅基板100上形成下部绝缘层110，在下部绝缘层110上形成交替地层叠有多晶硅层122与绝缘层124的通道堆叠的前驱物。继而，通过各向异性蚀刻来对所述前驱物进行图案化，形成薄板状或鳍状的多个通道堆叠120。各通道堆叠120的第一侧面S1及第二侧面S2沿X方向延伸。
继而，如图8B所示，以将通道堆叠120之间填埋的方式全面地沉积绝缘层170。绝缘层170的材料或沉积方法并无特别限定，选择如可覆盖通道堆叠120的阶差那样的阶梯覆盖(step coverage)优异的材料或方法。
继而，如图8C所示，对绝缘层170进行蚀刻，直至通道堆叠120的最上层的绝缘层124A露出为止。所述蚀刻步骤也可以包含绝缘层124A与绝缘层170的平坦化。
参照图9A的(A)～图9D对接下来的步骤进行说明。图9A的(A)是用于在绝缘层170形成沟的蚀刻掩模的平面图。蚀刻掩模200具有沿X方向以固定的间距形成的多个开口210，各开口210沿Y方向延伸。图9A的(B)是在图8C的步骤后，形成了蚀刻掩模200时的平面图。
当在通道堆叠120及绝缘层170的上表面形成了掩模图案200时，沿Y方向延伸的一个开口210如图示那样，使各通道堆叠120的绝缘层124A及绝缘层124A之间的绝缘层170露出。开口210对形成在绝缘层170的沟180进行定位。
继而，经由蚀刻掩模200来进行各向异性蚀刻。此处，为了使通道堆叠120的绝缘层124A也作为蚀刻掩模发挥功能，而使用绝缘层170与绝缘层124A的蚀刻的选择比大的蚀刻剂。蚀刻进行至下部绝缘层110露出为止。通过此种蚀刻，将通过开口210而露出的绝缘层170的一部分去除，并在此处形成沟180。另外，蚀刻掩模200未必限定于图9A的(A)、图9A的(B)中所示的结构，例如也可以是二维地形成如不使通道堆叠120的绝缘层124A露出那样的矩形形状的开口的蚀刻掩模。在此情况下，绝缘层170与绝缘层124A的蚀刻的选择比也可以不一定大。
图9B的(A)是去除蚀刻掩模200后的平面图，图9B的(B)是其C-C线剖面图。如图示那样，在邻接的通道堆叠120的Y方向上，形成使第一侧面S1与第二侧面S2露出的沟180。在沟180的内部空间，如后述那样填充绝缘体堆叠190或垂直栅极130。沟180的X方向及Y方向的尺寸对应于通道堆叠120的Y方向的间距来适宜选择。
继而，在包含沟180的基板整个面，沉积包含电荷蓄积层的至少三层或其以上的层数的绝缘体堆叠190。图9C的(A)是图9C的(B)的D-D线剖面的平面图，图9C的(B)是对应于图9B的(A)的C-C线的剖面图。绝缘体堆叠190以覆盖沟180的底部及侧部的方式形成在基板整个面。绝缘体堆叠190的膜厚适宜选择，在形成绝缘体堆叠190后残留的空间形成垂直栅极130。另外，绝缘体堆叠190只要至少形成在沟180内即可，若不需要，则也可以去除绝缘层170上的绝缘体堆叠。
继而，在包含沟180的基板整个面，形成低电阻的栅极材料(例如，导电性的多晶硅)，其后，栅极材料以在Y方向的沟180上延伸的方式进行图案化，由此形成垂直栅极130。图9D的(A)是图9D的(B)的D-D线剖面的平面图，图9D的(B)是对应于图9B的(A)的C-C线的剖面图。垂直栅极130在沟180内沿垂直方向延长、且由绝缘体堆叠190包围。垂直栅极130的其中一侧的面介隔绝缘体堆叠190而与通道堆叠120的第一侧面S1相对，另一侧的面与邻接的通道堆叠120的第二侧面S2相对。
在形成垂直栅极130后，形成层间绝缘膜140，继而，形成接触孔162后，在接触孔162内形成导电性插塞164，其后，形成与导电性插塞164连接的共用源极线160。继而，以覆盖共用源极线160的方式形成层间绝缘膜140，继而，形成接触孔152后，在接触孔152内形成导电性插塞154，其后，形成与导电性插塞154连接的位线150。如此，完成存储单元阵列的工艺。
如此，根据本实施例，事先形成用于形成垂直栅极的沟，在沟内形成垂直栅极，因此不需要用于对与通道堆叠的侧面相对的垂直栅极进行图案化的蚀刻，可提升垂直栅极的加工精度。进而，在沟内形成绝缘体堆叠，由此垂直栅极在沟内由绝缘体堆叠包围，因此可在X方向及Y方向上防止邻接的垂直栅极的短路。
另外，在所述实施例中，在形成通道堆叠120后形成位线150及共用源极线160，但并不限定于此，也可以在形成通道堆叠120前，在下部绝缘层110内埋入位线150及共用源极线160。在此情况下，用于将各位线150与通道堆叠120的多晶硅层的其中一侧的端部电连接的导电性插塞154、用于将共用源极线160与通道堆叠120的多晶硅层的另一侧的端部电连接的导电性插塞164被填充至层间绝缘膜140的接触孔152、接触孔162内。
另外，存储单元可以是存储一位(二值数据)的单层单元(Single Layer Cell，SLC)型，也可以是存储多位的类型。
对本发明的优选的实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求中记载的发明的主旨的范围内进行各种变形、变更。

Claims (14)

1.一种与非型闪速存储器的制造方法，其特征在于，包括：
在基板上形成交替地层叠有第一绝缘层与通道层的多个通道堆叠的步骤，所述步骤中，所述通道堆叠具有第一侧面及与所述第一侧面相对的第二侧面，第一侧面及第二侧面沿第一方向延伸；
在所述多个通道堆叠各自的第一侧面与第二侧面之间形成第二绝缘层的步骤；
在所述第二绝缘层的第一方向上以固定的间距形成多个沟的步骤；
以至少覆盖各沟的内壁的方式，形成包含电荷蓄积层的绝缘体的步骤；以及
以填充与所述第一方向正交的第二方向的各沟内的空间的方式，形成沿所述第二方向延伸的多个栅极的步骤。
2.根据权利要求1所述的制造方法，其特征在于，其中所述栅极在所述沟内从基板朝垂直方向延伸、且由所述绝缘体包围。
3.根据权利要求1或2所述的制造方法，其特征在于，其中所述栅极在所述沟内，介隔所述绝缘体而覆盖邻接的通道堆叠的第一侧面及第二侧面。
4.根据权利要求1所述的制造方法，其特征在于，其中形成所述沟的步骤使所述通道堆叠的第一侧面及第二侧面的至少从最上层的通道层至最下层的通道层为止露出。
5.根据权利要求1所述的制造方法，其特征在于，其中形成所述沟的步骤经由蚀刻掩模来将形成在所述多个通道堆叠之间的所述第二绝缘层的一部分去除。
6.根据权利要求1所述的制造方法，其特征在于，其中制造方法还包括：形成与所述通道堆叠的各通道层的其中一侧的端部电连接的位线的步骤、以及形成与所述通道堆叠的各通道层的另一侧的端部电连接的源极线的步骤。
7.根据权利要求6所述的制造方法，其特征在于，其中形成所述位线的步骤包含在从形成在所述通道堆叠的其中一侧的端部的最上层的通道层至最下层的通道层的接触孔内形成第一导电性插塞，形成所述源极线的步骤包含在从形成在所述通道堆叠的另一侧的端部的最上层的通道层至最下层的通道层的接触孔内形成第二导电性插塞。
8.根据权利要求1所述的制造方法，其特征在于，其中制造方法还包括：在所述基板上形成经交替地层叠的通道层与第一绝缘层的步骤；以及
通过蚀刻来对所述经交替地层叠的通道层与第一绝缘层进行图案化，形成多个鳍状的通道堆叠的步骤。
9.一种与非型闪速存储器，其特征在于，包括：
基板；
多个通道堆叠，形成在所述基板上，所述通道堆叠具有第一侧面及与所述第一侧面相对的第二侧面，第一侧面及第二侧面沿第一方向延伸；
绝缘层，形成在邻接的通道堆叠各自的第一侧面与第二侧面之间；
多个沟，在所述绝缘层的所述第一方向上以固定的间距形成；
包含电荷蓄积层的绝缘体，以至少覆盖各沟的侧壁的方式形成；以及
多个栅极，以填充与所述第一方向正交的第二方向的各沟内的空间的方式，沿所述第二方向延伸。
10.根据权利要求9所述的与非型闪速存储器，其特征在于，其中所述栅极在所述沟内从所述基板朝垂直方向延伸、且由所述绝缘体包围。
11.根据权利要求9或10所述的与非型闪速存储器，其特征在于，其中所述栅极在所述沟内，介隔所述绝缘体而覆盖邻接的通道堆叠的第一侧面及第二侧面。
12.根据权利要求9所述的与非型闪速存储器，其特征在于，其中所述沟使所述通道堆叠的第一侧面及第二侧面的至少从最上层的通道层至最下层的通道层为止露出。
13.根据权利要求9所述的与非型闪速存储器，其特征在于，其中与非型闪速存储器还包括：与所述通道堆叠的各通道层的其中一侧的端部电连接的位线、以及与所述通道堆叠的各通道层的另一侧的端部电连接的源极线。
14.根据权利要求13所述的与非型闪速存储器，其特征在于，其中所述位线与从形成在所述通道堆叠的其中一侧的端部的最上层的通道层至最下层的通道层的接触孔内的第一导电性插塞连接，所述源极线与从形成在所述通道堆叠的另一侧的端部的最上层的通道层至最下层的通道层的接触孔内的第二导电性插塞连接。
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