KR20140122890A - 반도체 장치의 연결구조 및 제조 방법 - Google Patents

반도체 장치의 연결구조 및 제조 방법 Download PDF

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Abstract

반도체 장치는 셀 영역 및 연결 영역을 구비한다. 상기 셀 영역 및 상기 연결 영역을 갖는 기판상에 절연막들과 희생막들을 교대로 적층하여 스택을 형성한다. 상기 셀 영역에서 상기 스택을 관통하여 상기 기판에 연결되는 복수개의 수직 채널들을 형성하고, 상기 연결 영역에서 상기 스택을 관통하고 서로 깊이가 다른 복수개의 콘택 홀들을 형성한다. 상기 복수개의 콘택 홀들 측벽에 절연 스페이서들을 형성하고, 상기 희생막들을 선택적으로 제거한다. 상기 희생막들이 제거된 영역에, 상기 셀 영역의 복수개의 워드라인들 및 상기 복수개의 워드라인들로부터 연장된 상기 연결 영역의 워드라인 패드들을 형성하는 것을 포함하는 반도체 메모리 장치 형성 방법이 개시된다.

Description

반도체 장치의 연결구조 및 제조 방법{INTERCONNECTING STRUCTURES FOR SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 장치의 연결 구조 및 제조 방법에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본 발명이 이루고자 하는 일 기술적 과제는 수직 적층된 워드라인들을 주변회로에 전기적으로 연결하기 위한 반도체 장치의 연결 구조를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 수직 적층된 워드라인들을 주변회로에 전기적으로 연결하기 위한 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치는 메모리 셀 영역 및 연결 영역을 갖는 기판; 상기 메모리 셀 영역에서, 상기 기판상에 적층된 복수개의 워드라인들; 상기 메모리 셀 영역에서 상기 복수개의 워드라인들에 결합되어 상기 기판에 연결된 수직 채널들; 상기 연결 영역에서, 상기 복수개의 워드라인들로부터 연장된 워드라인 패드들; 상기 연결 영역에서, 상기 워드라인 패드들을 관통하여 워드라인 패드들과 각각 전기적으로 연결되는 복수개의 플러그들; 및 상기 메모리 셀 영역의 상기 수직 채널들 사이에서 일 방향으로 연장하여 상기 복수개의 워드라인들을 관통하는 분리 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 장치는 상기 메모리 셀 영역에서 상기 워드라인들 상의 스트링 선택라인 및 상기 워드라인들 아래의 접지 선택라인을 더 포함할 수 있다. 이에 더하여, 상기 스트링 선택라인으로부터 연결 영역을 향하여 연장된 스트링 선택라인 패드 및 상기 접지 선택라인으로부터 연결 영역을 향하여 연장된 접지 선택라인 패드를 더 포함할 수 있다.
일 실시예에 따르면, 상기 워드라인 패드들의 측벽은 실질적으로 수직 정렬될 수 있다.
일 실시예에 따르면, 상기 플러그들의 하부면의 높이는 서로 다르고, 상기 메모리 셀 영역으로부터 멀어질수록 낮아질 수 있다.
일 실시예에 따르면, 상기 인접한 플러그들의 높이의 차이는 상기 인접한 워드라인 패드들의 높이의 차이와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 플러그들은 상기 워드라인들과 동일 물질의 도전막을 포함할 수 있다.
일 실시예에 따르면, 상기 플러그들 각각은 적어도 하나의 도전막 및 절연 스페이서를 포함할 수 있다.
일 실시예에 따르면, 상기 워드라인들의 두께는 상기 플러그들의 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 플러그들은 둘 이상의 서로 다른 물질의 도전막을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 메모리 셀 영역 및 연결 영역을 갖는 기판 상에 절연막들과 희생막들을 교대로 적층하여 스택을 형성하는 단계; 상기 셀 영역에서, 상기 스택을 관통하여 상기 기판에 연결되는 복수개의 수직 채널들을 형성하는 단계; 상기 연결 영역에서, 상기 스택을 관통하고 서로 깊이가 다른 복수개의 콘택 홀들을 형성하는 단계; 상기 복수개의 콘택홀들 측벽에 절연 스페이서들을 형성하는 단계; 상기 희생막들을 선택적으로 제거하는 단계; 그리고 상기 희생막들이 제거된 영역에, 상기 셀 영역에서의 복수개의 워드라인들 및 상기 복수개의 워드라인들로부터 연장된 상기 연결 영역에서의 복수개의 워드라인 패드들을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 셀 영역에서, 상기 수직 채널들 사이로 일 방향으로 연장하여 상기 스택을 관통하는 트렌치를 형성하는 단계를 더 포함할 수 있다. 이에 더하여, 상기 트렌치를 층간 절연막으로 매립하여 분리 패턴을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 연결 영역에서, 상기 콘택 홀들의 하부면의 면적은 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 콘택 홀들은 상기 희생막들을 노출할 수 있다.
일 실시예에 따르면, 상기 희생막들이 제거된 영역 및 상기 콘택 홀들 내에 제1 도전막을 동시에 형성하는 단계를 더 포함할 수 있다. 이에 더하여. 상기 콘택 홀들 내에 형성된 제1 도전막 상에 제2 도전막을 매립하여 플러그들을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 희생막들을 선택적으로 제거하기 전에, 상기 콘택 홀들 내에 도전막을 매립하여 플러그들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따르면, 3차원 메모리 장치에서 적층된 복수개의 워드라인들을 주변회로에 전기적으로 연결하기 위한 영역(이하, 연결 영역)의 면적을 줄일 수 있다. 일반적인 기술에 비하여, 연결 형성을 위한 패터닝 단계를 줄일 수 있다. 이에 따라, 보다 높은 메모리 밀도와 비트당 낮은 가격의 구현이 가능할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 장치 제조 공정의 평면도들이고, 도 3b 내지 도 8b는 도 3a 내지 도 8a의 Ⅰ-Ⅰ′선 및 Ⅱ-Ⅱ′선에 각각 대응하는 단면도들이다.
도 9, 도 10, 및 도 13 내지 도 16은 도 8a의 Ⅰ-Ⅰ′선 및 Ⅱ-Ⅱ′선에 대응하는 제조 공정의 단면도들이다.
도 11은 도 10의 B의 확대도이다.
도 12는 도 10의 C의 확대도이다.
도 17a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 장치 제조 공정의 평면도들이고, 도 17b 내지 도 18b 도 17a 내지 도 18a의 Ⅰ-Ⅰ′선 및 Ⅱ-Ⅱ′선에 각각 대응하는 단면도들이다.
도 19 내지 도 21은 도 17a의 Ⅰ-Ⅰ′선 및 Ⅱ-Ⅱ′선에 대응하는 제조 공정의 단면도들이다.
도 22a, 22b 및 22c는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 평면도들이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 개념에 의한 실시예들에 대해 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 영역과 연결 영역의 배치를 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체 장치는 메모리 셀들이 배치되는 메모리 셀 어레이(10) 및 메모리 셀들을 동작시키는 기능 회로들을 구비하면서 메모리 셀 어레이(10)의 둘레에 배치되는 주변 회로(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이(10)는 메모리 셀 영역(20) 및 메모리 셀 영역에 인접하여 배치되는 적어도 하나의 연결 영역(30)을 포함할 수 있다. 메모리 셀 영역(20)은 3차원적으로 배열된 메모리 셀들이 배치되는 영역이고, 연결 영역(30)은 메모리 셀들과 기능 회로들을 연결시키기 위한 구조물들이 배치되는 영역일 수 있다.
본 발명의 실시예들에 따르면, 연결 영역(30)은 메모리 셀 영역(20)의 일 측 또는 양측에 배치될 수 있다.
연결 영역(30)은 서로 다른 배선들의 전기적 연결을 위해 사용될 수 있다. 예를 들면, 연결 영역(30)에는 메모리 셀들의 선택을 위해 사용되는 워드라인들, 비트라인들, 소스 라인들 중의 적어도 하나와 기능 회로들을 연결하기 위한 구조물들이 배치될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다. 도 2는 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 장치의 등가 회로도를 예시적으로 표시한다.
도 2를 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링들(memory cell strings)(11)을 포함할 수 있다. 메모리 셀 어레이(10)는 복수의 비트라인들(BL1, BL2, …, BLm-1, BLm), 워드라인들(WL1, WL2, …, WLn-1, WLn), 스트링 선택 라인들(string selection lines)(SSL1, SSL2), 접지 선택 라인들(ground selection lines)(GSL1, GSL2), 및 공통 소스 라인(CSL)를 포함할 수 있다. 비트 라인들(BL1, BL2, …, BLm-1, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(11)이 형성된다.
각각의 셀 스트링들(11)은 스트링 선택 트랜지스터(string selection transistor, SST), 접지 선택 트랜지스터(ground selection transistor, GST) 및 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)을 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인들(BL1, BL2, …, BLm-1, BLm)과 연결될 수 있다. 공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스 영역들을 공통으로 연결한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인들(SSL1, SSL2)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL1, GSL2)과 연결될 수 있다. 또한, 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 워드라인들(WL1, WL2, …, WLn-1, WLn)에 각각 연결될 수 있다.
메모리 셀 어레이(10)는 3차원 구조로 배열된다. 셀 스트링들(11) 내의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 기판(도시되지 않음)의 상부면과 평행한 D1-D2 평면들에 대해 수직인 D3 축을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)의 채널 영역이 D1-D2 평면에 대하여 실질적으로 수직하도록 형성될 수 있다. 각각의 D1-D2 평면들 마다 m 개의 메모리 셀들이 제공될 수 있고, D1-D2 평면들이 기판에 D3 축 방향으로 n 개 적층될 수 있다. 이에 따라, 셀 스트링들에 각각 연결되는 비트 라인들(BL1, BL2, …, BLm-1, BLm)이 m 개, 메모리 셀들에 각각 연결되는 워드라인들(WL1, WL2, …, WLn-1, WLn)이 n 개 일 수 있다.
도 3a 내지 도 8a는 도 1의 A의 확대도로, 본 발명의 일 실시예에 따른 반도체 장치 제조 공정의 평면도들을 도시하고, 도 3b 내지 도 8b는, 도 3a 내지 도 8a의 Ⅰ-Ⅰ′ 선 및 Ⅱ-Ⅱ′선에 각각 대응하는 단면도들을 도시한다.
도 9, 도 10 및 도 13 내지 도 16은 도 8a의 Ⅰ-Ⅰ′ 선 및 Ⅱ-Ⅱ′ 선에 대응하는 제조 공정의 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 복수개의 메모리 셀들이 배치되는 메모리 셀 영역(20) 및 메모리 셀 영역에 인접하여 배치되는 적어도 하나의 연결 영역(30)을 포함할 수 있다.
기판(100) 상에 복수의 절연막들(201~210: 200) 및 복수의 희생막들(301~309: 300)이 교대로 적층된 스택(110)이 형성될 수 있다. 절연막들(200)은 기판(100) 상에 순차적으로 적층된 제1 내지 제10 절연막들(201 내지 210)을 포함할 수 있다. 희생막들(300)은 기판 상에 순차적으로 적층된 제1 내지 제9 희생막들(301 내지 309)을 포함할 수 있다.
희생막들(300)은 절연막들(200)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 절연막들(200)이 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물을 사용하여 형성하는 경우, 희생막들(300)은 실리콘, 실리콘 카바이드, 실리콘 산화물 또는 실리콘 질화물을 포함하고 절연막들(200)의 물질과는 상이한 물질을 사용하여 형성할 수 있다.
최상부의 제9 희생막(309)은 D1 방향의 라인 형태로 패터닝될 수 있다. 제9 희생막(309)의 패턴들은 분리 영역(40)에 의하여 D2 방향으로 분리될 수 있다. D2 방향은 D1 방향에 교차한다. 제9 희생막(309)은 연결 영역(30)의 대부분에서 제거될 수 있다.
복수의 희생막들(300)의 두께는 동일하지 않을 수 있다. 예를 들면, 최상부 희생막(309) 및 최하부 희생막(301)은 다른 희생막들보다 두꺼운 두께로 형성될 수 있다. 복수의 절연막들(200)의 두께는 동일하지 않을 수 있다. 예를 들면, 최하부 절연막(201)은 다른 절연막들보다 얇은 두께로 형성될 수 있다. 희생막들(300) 및 절연막들(200)의 개수는 메모리 셀 트랜지스터들, 상부 선택 트랜지스터 및 하부 선택 트랜지스터의 개수에 따라 달라질 수 있다.
메모리 셀 영역(10)에서, 교대로 적층된 복수의 희생막들(300) 및 복수의 절연막들(200)을 관통하는 복수개의 수직채널들(50)이 형성될 수 있다. 수직채널들(50)은 반도체막을 포함할 수 있다.
스택(110) 상에 제1 층간 절연막(interlayer dielectric layer)(120) 및 하드 마스크막(130)이 형성될 수 있다. 제1 층간 절연막(120)은, 예를 들면 실리콘 산화물을 포함할 수 있다. 하드 마스크막(130)은, 예를 들면 실리콘 질화물, 실리콘 산질화물 또는 실리콘 카바이드를 포함할 수 있다.
연결 영역(30)에서, 하드 마스크막(130) 및 제1 층간 절연막(120)을 관통하는 콘택 홀들(S1, S2, CT1~CT7)이 형성될 수 있다. 콘택 홀들은 최상부의 제9 희생막(309)을 노출하는 상부 선택 콘택홀(S1), 그 다음 최상부 희생막(308)을 노출하는 워드라인 콘택 홀들(CT1~CT7) 및 하부 선택 콘택홀(S2)을 포함할 수 있다. 워드라인 콘택 홀들(CT1~CT7)은 제1 내지 제7 워드라인 콘택 홀들(CT1~CT7)을 포함할 수 있다. 콘택홀들(S1, S2, CT1~CT7)의 개수는 메모리 셀 트랜지스터들, 상부 선택 트랜지스터 및 하부 선택 트랜지스터들의 개수에 따라 달라질 수 있다.
상부 선택 콘택홀(S1) 하부면은 최상부의 제9 희생막(309)의 상부면에 위치할 수 있고, 워드라인 콘택홀들(CT1~CT7) 및 하부 선택 콘택홀(S2)의 하부면들은 그 다음 최상부의 제8 희생막(308)의 상부면에 위치할 수 있다. 보다 구체적으로 설명하면, 예를 들어, 콘택 홀들(S1, S2, CT1~CT7)은 최상부의 제9 희생막(309) 및 그 다음 최상부의 제8 희생막(308)을 식각 정지막으로 사용하는 식각 공정을 사용하여 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 하드 마스크 막(130) 상에 제2, 제4, 제6 워드라인 콘택홀들(CT2, CT4, CT6) 및 하부 선택 콘택홀(S2)을 노출하는 제1 포토레지스트 패턴(140)을 형성할 수 있다. 포토레지스트 패턴(140)을 사용한 식각 공정으로, 제2, 제4, 제6 워드라인 콘택홀들(CT2, CT4, CT6) 및 하부 선택 콘택홀(S2)이 제7 희생막(307)의 상부면을 노출할 수 있다. 이때, 제8 희생막(308)이 식각된다. 제2, 제4, 제6 워드라인 콘택홀들(CT2, CT4, CT6) 및 하부 선택 콘택홀(S2)의 하부면이 도 3a 및 도3b에 비하여 더 낮아진다. 제2, 제4, 제6 워드라인 콘택홀들(CT2, CT4, CT6) 및 하부 선택 콘택홀(S2)의 하부면들은 제7 희생막(307)의 상부면에 위치할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 포토레지스트 패턴(140)을 제거한 후, 하드 마스크 막(130) 상에 제3, 제4, 제7 워드라인 콘택홀들(CT3, CT4, CT7) 및 하부 선택 콘택홀(S2)을 노출하는 제2 포토레지스트 패턴(150)을 형성할 수 있다.
제2 포토레지스트 패턴(150)을 사용한 식각 공정으로, 제3 및 제7 워드라인 콘택 홀들(CT3, CT7)이 제6 희생막(306)의 상부면을 노출하도록 할 수 있다. 이때, 제8 희생막(308) 및 제7 희생막(307)이 식각된다. 제2 포토레지스트 패턴(150)을 사용한 식각 공정으로, 제4 워드라인 콘택홀(CT4) 및 하부 선택 콘택홀(S2)이 제5 희생막(305)의 상부면을 노출하도록 할 수 있다. 이때, 제7 희생막(307) 및 제6 희생막(306)이 식각된다. 제3, 제4, 제7 워드라인 콘택홀들(CT3, CT4, CT7) 및 하부 선택 콘택홀(S2)의 하부면이 도 4a 및 도 4b에 비하여 더 낮아진다. 제3 및 제7 워드라인 콘택홀들(CT3, CT7)의 하부면들은 제6 희생막(306)의 상부면에 위치할 수 있다. 제4 워드라인 콘택홀(CT4) 및 하부 선택 콘택홀(S2)의 하부면들은 제5 희생막(305)의 상부면에 위치할 수 있다.
도 6a 및 도 6b를 참조하면, 제2 포토레지스트 패턴(150)을 제거한 후, 하드 마스크 막(130) 상에 제5, 제6, 제7 워드라인 콘택홀들(CT5, CT6, CT7) 및 하부 선택 콘택홀(S2)을 노출하는 제3 포토레지스트 패턴(160)을 형성할 수 있다. 제3 포토레지스트 패턴(160)을 사용한 식각 공정으로 제5 워드라인 콘택 홀(CT5)이 제4 희생막(304)의 상부면을 노출하도록 할 수 있다. 이때 제8, 제7, 제6 및 제5 희생막들이 식각된다. 제3 포토레지스트 패턴(160)을 사용한 식각 공정으로 제6 워드라인 콘택홀(CT6)이 제3 희생막(303)의 상부면을 노출하도록 할 수 있다. 이때 제7, 제6, 제5 및 제4 희생막들이 식각된다. 제3 포토레지스트 패턴(160)을 사용한 식각 공정으로 제7 워드라인 콘택홀(CT7)이 제2 희생막(302)의 상부면을 노출하도록 할 수 있다. 이때 제6, 제5, 제4 및 제3 희생막들이 식각된다. 제3 포토레지스트 패턴(160)을 사용한 식각 공정으로 하부 선택 콘택홀(S2)이 제1 희생막(301)의 상부면을 노출하도록 할 수 있다. 이때 제5, 제4, 제3 및 제2 희생막들이 식각된다. 제5, 제6, 제7 워드라인 콘택 홀들(CT5~CT7) 및 하부 선택 콘택홀(S2)의 하부면이 도 5a 및 5b에 비하여 더 낮아진다. 제5 워드라인 콘택홀(CT5)의 하부면은 제4 희생막(304)의 상부면에 위치할 수 있다. 제6 워드라인 콘택홀(CT6)의 하부면은 제3 희생막(303)의 상부면에 위치할 수 있다. 제7 워드라인 콘택홀(CT7)의 하부면은 제2 희생막(302)의 상부면에 위치할 수 있다. 하부 선택 콘택 홀(S2)의 하부면은 제1 희생막(301)의 상부면에 위치할 수 있다. 워드라인 콘택 홀들의 깊이에 따른 공정의 마진을 고려하면, 희생막들의 상부면과 접촉하는 워드라인 콘택홀들(CT1~CT7) 및 하부 선택 콘택홀(S2)의 하부면의 면적은 실질적으로 동일할 수 있다.
워드라인 콘택홀들(CT1~CT7) 및 하부 선택 콘택홀(S2)이 접촉하는 희생막들(302~308)의 개수는 예시적으로 8개를 제시하였으나, 이에 한정되지 않고 메모리 셀 트랜지스터들의 개수에 따라 변할 수 있다. 본 발명의 예시적인 실시예에 따르면, 연결 영역(30)에서 8 개의 적층된 희생막들에 대응하는 워드라인 콘택홀들(CT1~CT7) 및 하부 선택 콘택홀(S2)을 형성하는데 3 회의 포토 레지스트 패턴 공정들과 하드 마스크를 생성하는 포토 레지스트 패턴공정을 포함하여 4 회의 포토 레지스트 패턴 공정들이 필요하다.
일반적으로, N 개의 적층된 희생막들과 접촉하는 콘택홀들을 생성하는데 필요한 포토 레지스트 패턴 공정 횟 수는 아래의 식(1)을 따른다.
N ≤ 2M ------(1)
N: 희생막들의 개 수
M+1: 포토 레지스트 공정 횟 수
2M이 N과 같거나 또는 크지만 N에 가장 근접하는 값에 해당하는 정수 M에 대해서, M+1 횟수의 포토 레지스트 패턴 공정을 수행할 수 있다. 상기 실시예에 따르면, 워드라인 콘택홀들 및 하부 선택 콘택홀(S2)을 형성하는데, 식각되는 희생막들의 개 수는 포토 레지스트 패턴 공정 순서에 따라 달라질 수 있다. 포토 레지스트 패턴 공정 순서 번호 p에 대해서, 2p-1개의 희생막들이 식각된다. 예를 들면, 첫번째 포토 레지스트 패턴 공정에 대해 p=1, 두번째 포토 레지스트 패턴 공정에 대해 p=2, 계속해서 n번째 포토 레지스트 패턴 공정에 대해 p=n까지 지정된다. p는 상기 포토 레지스트 패턴 공정의 순서 번호이며, 하드마스크 (130)을 생성하는 포토 레지스트 패턴 공정은 제외한다.
도 7a 및 7b를 참조하면, 제3 포토레지스트 패턴(160) 및 하드 마스크 막(130)을 제거한다. 콘택홀들(S1, S2, CT1~CT7)의 측벽에 절연 스페이서(170)를 형성한다. 절연 스페이서(170)는 스택(110) 상에 절연막을 증착하고, 이를 이방성 식각하여 형성될 수 있다. 절연 스페이서는 모든 콘택홀들에서 동시에 형성될 수 있다. 깊이가 가장 작은 콘택홀(S1)과 가장 깊은 콘택홀(S2)을 동시에 이방성 식각을 수행하기 때문에, 절연 스페이서는 희생막에 대해서 식각 선택비를 갖는 물질을 포함한다. 절연 스페이서(170)는, 예를 들어, 실리콘 산화막, 또는 실리콘 질화막을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 스택(110)을 관통하는 분리 트렌치(175)를 형성한다. 분리 트렌치(175)는 셀 영역(20)에서 연결 영역(30)으로 D1 방향을 따라 연장할 수 있다. 분리 트렌치(175)는 수직 채널들(50) 및 콘택 홀들(S1, S2, CT1~CT7) 사이에 제공될 수 있다. 분리 트렌치(175)는 기판(100)을 노출할 수 있다. 분리 트렌치(175)는 복수의 희생막들(300)의 측벽과 복수의 절연막들(200)의 측벽을 노출한다.
도 9를 참조하면, 분리 트렌치(175)에 노출된 희생막들(300)을 제거한다. 예를 들어, 희생막들(300)은 절연막들(200)에 대하여 식각 선택비를 갖는 식각 용액을 사용하여 선택적으로 제거할 수 있다. 이에 따라, 연결영역(30)에서 희생막들(300)이 제거된 영역과 콘택홀들(S1, S2, CT1~CT7)의 내부가 연결될 수 있다.
도 11은 도 10의 B 부분의 확대도이고, 도 12는 도 10의 C 부분의 확대도이다. 도 10, 도 11 및 도 12를 참조하면, 희생막들(300)이 제거된 영역과 콘택 홀들(S1, S2, CT1~CT7)을 포함하는 스택(110) 상에 제1 도전막(60)이 제공된다. 이때, 셀 영역(20)에서 희생막들(300)이 제거된 영역과 분리 트렌치(175) 내부 및 제1 층간 절연막(120) 상에 제1 도전막(60)이 형성될 수 있다. 연결 영역(30)에서 희생막들(300)이 제거된 영역과 콘택 홀들(S1, S2, CT1~CT7)의 내부 및 제1 층간 절연막(120) 상에 제1 도전막이 동시에 형성될 수 있다. 희생막(300)의 두께(T)는 워드라인 콘택 홀들(CT1~CT7)의 폭(W)보다 작을 수 있다. 따라서, 희생막들(300)이 제거된 영역이 제1 도전막(60)으로 완전히 채워질 때, 콘택 홀들은 부분적으로 채워질 수 있다. 제1 도전막(60)은 메탈, 메탈 실리사이드 또는 불순물이 도핑된 반도체 막을 포함할 수 있다. 제1 도전막(60)은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 방식을 이용하여 형성될 수 있다. 제1 도전막(60)과 절연막들(200) 사이에 게이트 유전막(70)이 형성될 수 있다. 게이트 유전막(70)은 터널링 절연막(71), 전하 저장막(72) 및 블로킹 절연막(73)을 포함할 수 있다. 터널링 절연막(71), 전하 저장막(72) 및 블로킹 절연막(73)은, 예를 들면 ALD(atomic layer deposition) 공정 또는 CVD(chemical vapor deposition) 공정을 사용하여 형성될 수 있다. 전하 저장막(charge trapping layer)(72)은 전하 트랩막 또는 플로팅 게이트막(floating gate layer)일 수 있다. 전하 저장막(72)은 양자 도트(quantum dot) 또는 나노 크리스탈(nanocrystal)을 포함할 수 있다. 블로킹 절연막(73)은 높은 유전상수(dielectric constance)를 갖는 고유전 물질(high-k dielectric material)을 포함할 수 있다. 제1 도전막(60)과 절연 스페이서(170) 사이에도 게이트 유전막(70)이 형성될 수 있다.
도 13을 참조하면, 스택(110) 상에 매립 희생막(180)을 형성하여, 콘택 홀들(S1, S2, CT1~CT7)을 매립할 수 있다. 매립 희생막(180)은 제1 도전막(60)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 실리콘 산화물을 포함할 수 있다. 콘택 홀들(S1, S2, CT1~CT2) 외부의 매립 희생막(180)은 제거될 수 있다. 매립 희생막은 식각 용액을 사용하여 제거한다. 매립 희생막을 제거함으로써 제1 층간 절연막(120) 상의 제1 도전막(60)이 노출될 수 있다.
도 14를 참조하면, 제1 층간 절연막(120) 상에 노출된 제1 도전막(60)이 제거된다. 분리 트렌치(175)의 제1 도전막(60)이 제거된다. 제1 도전막(60)은 식각 용액을 사용하여 제거될 수 있다. 이에 따라, 셀 영역(20)에서, 스트링 선택 라인(SSL), 워드라인들(WL1~WL7) 및 접지 선택 라인(GSL)이 형성될 수 있다. 연결 영역(30)에서, 스트링 선택 라인(SSL)으로 부터 연장된 스트링 선택 라인 패드(SP), 워드라인들(WL1~WL7)로 부터 연장된 워드라인 패드들(WP1~WP7) 및 접지 선택 라인(GSL)으로 부터 연장된 접지 선택 라인 패드(GP)가 형성될 수 있다.
스택(110) 상에 분리 절연막(181), 제1 식각정지막(182) 및 제2 층간 절연막(183)을 순차적으로 형성한다. 이때, 분리 트렌치(175)가 분리 절연막(181)으로 매립될 수 있다. 분리 절연막(181) 및 제2 층간 절연막(183)은 실리콘 산화막을 포함할 수 있다. 제1 식각정지막(182)은 분리 절연막(181) 및 제2 층간 절연막(183)에 대하여 식각 선택비를 갖는, 예를 들어 실리콘 질화막을 포함할 수 있다.
분리 절연막(181), 제1 식각정지막(182) 및 제2 층간 절연막(183)을 패터닝하여, 연결 영역(30)에서 콘택 홀들(S1, S2, CT1~CT7)에 정렬된 개구부(190)를 형성한다. 이때, 매립 희생막(180)이 개구부(190)에 의해 노출된다. 스택(110) 상에 제2 식각정지막을 형성한다. 제2 식각정지막을 이방성 식각공정을 사용하여 개구부(190) 측벽에 제2 스페이서(184)를 형성한다. 제1 및 제2 식각정지막은 동일 물질일 수 있다.
도 15를 참조하면, 제1 식각정지막(182)과 제2 스페이서(184)를 식각정지막으로 사용한 등방성 식각공정으로 스택(110) 상의 제2 층간절연막(183)과 매립 희생막(180)이 제거될 수 있다. 다음에, 제1 식각정지막(182) 및 제2 스페이서(184)를 식각 용액, 예를 들어 인산 용액을 사용하여 제거한다.
도 16을 참조하면, 스택(110) 상에, 제2 도전막(62)을 증착하여 콘택홀들(S1, S2, CT1~CT7) 및 개구부(190)를 매립한다. 화학적 기계적 연마(chemical mechanical polishing) 공정을 사용하여 개구부를 제외한 나머지 부분의 제 2 도전막(62)을 제거하여 플러그들(195)의 노드를 분리한다. 플러그(195)는 제1 도전막(60), 제2 도전막(62) 및 절연 스페이서(170)를 포함할 수 있다. 플러그들(195)과 전기적으로 연결되는 워드라인 패드들(WP1~WP7)의 D1 방향의 측벽은 실질적으로 수직 정렬될 수 있다. 플러그들(195)의 하부면의 높이는 서로 다르고 셀 영역으로부터 멀어질수록 낮아질 수 있다. 인접한 플러그들(195)의 높이의 차이는 인접한 워드라인 패드들(WP1~WP7)의 높이의 차이와 실질적으로 동일할 수 있다.
워드라인들(WL1~WL7)의 두께는 플러그들(195)의 폭보다 작을 수 있다.
도면에는 워드라인들과 워드라인 패드들이 7개의 층으로 도시되어 있으나, 스트링에 포함되는 메모리 셀 트랜지스트들의 개수에 따라 변경될 수 있다.
도 17a 및 도 18a는 도 1의 A의 확대도로, 본 발명의 다른 실시예에 따른 3차원 메모리 소자 제조 공정의 평면도를 도시하고, 도 17b 및 도 18b, 각각 도 17a 및 도 18a의 Ⅰ-Ⅰ′ 선 및 Ⅱ-Ⅱ′선에 대응하는 단면도들을 도시한다. 도 19는 도 18a의 Ⅰ-Ⅰ′ 선 및 Ⅱ-Ⅱ′ 선에 대응하는 제조 공정의 단면도를 도시한다.
도 17a 및 17b를 참조하면, 도 7a 및 7b를 참조하여 설명된 스택(110) 상에 제3 도전막(64)을 증착하여 콘택홀들(S1, S2, CT1~CT7)을 매립한다. 화학적 기계적 연마(CMP) 공정을 사용하여 콘택 홀(S1, S2, CT1~CT7)을 제외한 나머지 영역의 제3 도전막(64)을 제거하여 플러그(195)를 형성한다. 플러그(195)는 제3 도전막(64) 및 절연 스페이서(170)를 포함할 수 있다.
도 18a 및 18b를 참조하면, 스택(110)을 관통하는 분리 트렌치(175)를 형성한다. 분리 트렌치(175)는 셀 영역(20)에서 연결 영역(30)으로 D1 방향을 따라 연장할 수 있다. 분리 트렌치(175)는 수직 채널들(50) 및 콘택홀들(S1, S2, CT1~CT7) 사이에 제공된다. 분리 트렌치(175)는 기판(100)을 노출할 수 있다. 분리 트렌치는 복수의 희생막들(300)의 측벽과 복수의 절연막들(200)의 측벽을 노출한다.
도 19 및 도 20을 참조하면, 분리 트렌치(175)에 노출된 희생막들(300)을 제거한다. 예를 들어, 희생막들(300)은 절연막들(200)에 대하여 식각 선택비를 갖는 식각 용액, 예를 들어 인산 용액을 사용하여 선택적으로 제거될 수 있다. 희생막들(300)이 제거된 영역과 콘택 홀들(S1, S2, CT1~CT7)을 포함하는 스택(110) 상에 제4 도전막(66)이 제공된다. 제 2 도전막(66)은 메탈, 메탈 실리사이드 또는 불순물이 도핑된 반도체 막일 수 있다. 제2 도전막(66)은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 방식을 이용하여 형성한다. 제4 도전막(66)과 절연막들(200) 사이에 게이트 유전막(70)이 형성될 수 있다.(도 12 참조)
도 21을 참조하면, 제1 층간 절연막(120) 상에 노출된 제4 도전막(66)이 제거된다. 분리 트렌치(175)의 제4 도전막(66)이 제거된다. 이에 따라, 셀 영역(20)에서, 스트링 선택 라인(SSL), 워드라인들(WL1~WL7) 및 접지 선택 라인(GSL)이 형성될 수 있다. 연결 영역(30)에서, 스트링 선택 라인(SSL)으로부터 연장된 스트링 선택 라인 패드(SP), 워드라인들(WL1~WL7)로부터 연장된 워드라인 패드(WP1~WP7), 및 접지 선택 라인(GSL)으로 부터 연장된 접지 선택 라인 패드(GP)가 형성될 수 있다. 스트링 선택 라인 패드(SP), 워드라인 패드(WP1~WP7) 및 접지 선택 라인 패드(GP)는 플러그(195)와 전기적으로 연결된다.
도 22a, 22b 및 22c는 도 1의 A의 확대도로, 본 발명의 또 다른 실시예들에 따른 반도체 장치의 평면도들을 도시한다.
도 22a을 참조하면, 연결 영역은 제1 연결 영역(31)과 제2 연결 영역(32)을 포함할 수 있다. 제1 연결 영역(31)은 셀 영역(20)의 일 측에 배치되고, 제2 연결 영역(32)은 셀 영역(20)의 다른 측에 배치될 수 있다. 콘택홀들의 일부, 예를 들면 상부 선택 콘택홀(S1)이 제1 연결 영역(31)에 배치되고, 워드라인 콘택홀들(CT1~CT7) 및 하부 선택 콘택홀(S2)이 제2 연결 영역(32)에 배치될 수 있다.
도 22b를 참조하면, 제1 및 제2 연결 영역들(31, 32)이 셀 영역(20)의 양측에 대칭적으로 배치될 수 있다. 콘택홀들(S1, S2, CT1~CT7)이 제1 및 제2 연결 영역들(31, 32)에 대칭되도록 분할하여 배치될 수 있다. 예를 들면, 제1, 제3, 제5, 및 제5 워드라인 콘택 홀들(CT1, CT3, CT5, CT7)은 제1 연결 영역(31)에 배치되고, 제2, 제4, 제6 워드라인 콘택 홀들 및 하부 선택 콘택홀(CT2, CT4, CT5, CT7, S2)은 제2 연결 영역(32)에 배치될 수 있다. 상부 선택 콘택홀(S1)은 제1 및 제2 연결 영역들(31, 32)에 교번적으로 배치될 수 있다.
도 22c를 참조하면, 스트링 선택 라인들(SSL1, SSL2) 및 스트링 선택 라인에서 연장된 스트링 선택 라인 패드들(SP)을 분리하는 분리 영역(40)이 연결 영역(30)에서 휘어지는(bending) 형태로 될 수 있다. 상부 선택 콘택홀들(S1)이 일 방향에서 오프셋(offset)되게 배치될 수 있다.
도 23은 본 발명의 실시예들에 따른 수직형 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 24는 본 발명의 실시예들에 따른 수직형 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 25는 본 발명의 실시예들에 따른 수직형 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 영역 및 연결 영역을 갖는 기판;
    상기 셀 영역에서, 상기 기판 상에 적층된 복수개의 워드라인들;
    상기 셀 영역에서, 상기 복수개의 워드라인들에 결합되어 상기 기판에 연결된 수직 채널들;
    상기 연결 영역에서, 상기 복수개의 워드라인들로부터 연장된 워드라인 패드들;
    상기 연결 영역에서, 상기 워드라인 패드들을 관통하여 워드라인 패드들과 각각 전기적으로 연결되는 복수개의 플러그들; 및
    상기 셀 영역의 상기 수직 채널들 사이에서 일 방향으로 연장하여 상기 복수개의 워드라인들을 관통하는 분리패턴을 포함하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 워드라인 패드들의 측벽은 실질적으로 수직 정렬되는 반도체 메모리 장치.
  3. 청구항 1에 있어서,
    상기 플러그들은 상기 워드라인들과 동일 물질의 도전막을 포함하는 반도체 메모리 장치.
  4. 청구항 1에 있어서,
    상기 플러그들은 둘 이상의 서로 다른 물질의 도전막을 포함하는 반도체 메모리 장치.
  5. 셀 영역 및 연결 영역을 갖는 기판 상에 절연막들과 희생막들을 교대로 적층하여 스택을 형성하고;
    상기 셀 영역에서, 상기 스택을 관통하여 상기 기판에 연결되는 복수개의 수직 채널들을 형성하고;
    상기 연결 영역에서, 상기 스택을 관통하고 서로 깊이가 다른 복수개의 콘택 홀들을 형성하고;
    상기 복수개의 콘택 홀들 측벽에 절연 스페이서들을 형성하고;
    상기 희생막들을 선택적으로 제거하고; 그리고
    상기 희생막들이 제거된 영역에, 상기 셀 영역에서의 복수개의 워드라인들 및 상기 복수개의 워드라인들로부터 연장된 상기 연결 영역에서의 복수개의 워드라인 패드들을 형성하는 단계를 포함하는 반도체 메모리 장치 형성 방법.
  6. 청구항 5에 있어서,
    상기 셀 영역에서, 상기 수직 채널들 사이로 일 방향으로 연장하여 상기 스택을 관통하는 트렌치를 형성하는 단계를 더 포함하는 반도체 메모리 장치 형성 방법.
  7. 청구항 5에 있어서,
    상기 연결 영역에서, 상기 콘택 홀들의 하부면의 면적은 실질적으로 동일한 반도체 메모리 장치 형성 방법.
  8. 청구항 5에 있어서,
    상기 희생막들이 제거된 영역 및 상기 콘택 홀들 내에 제1 도전막을 동시에 형성하는 것을 더 포함하는 반도체 메모리 장치 형성 방법.
  9. 청구항 8에 있어서,
    상기 콘택 홀들 내에 형성된 상기 제1 도전막 상에 제2 도전막을 매립하여 플러그들을 형성하는 것을 더 포함하는 반도체 메모리 장치 형성 방법.
  10. 청구항 5에 있어서,
    상기 희생막들을 선택적으로 제거하기 전에, 상기 콘택 홀들 내에 도전막을 매립하여 플러그들을 형성하는 것을 더 포함하는 반도체 메모리 장치 형성 방법.
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