KR20120053329A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명의 반도체 소자는 기판 상에 수직 방향으로 직렬 연결된 복수개의 메모리 셀들, 및 상기 복수개의 메모리 셀들의 상부 및 하부에 각각 배치되어 상기 복수개의 메모리 셀들과 직렬 연결된 상부 및 하부 비메모리 셀들을 포함할 수 있다. 상기 셀들은 계단 구조를 이루는 패드들을 포함할 수 있다. 상기 상부 및 하부 비메모리 셀들 중 적어도 어느 하나는 상기 수직 방향으로 인접한 복수개의 적층 비메모리 셀들을 포함하되, 상기 복수개의 적층 비메모리 셀들의 패드들의 어느 하나로부터 다른 하나로 수직 연장되어 상호 연결하는 전도체를 포함할 수 있다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자는 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위하여 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 소자들이 제안되고 있다.
본 발명은 종래 기술에서 요구되는 필요에 부응하기 위해 안출된 것으로, 본 발명의 목적은 고집적도를 갖는 반도체 소자 및 그 제조방법을 제공함에 있다. 본 발명의 다른 목적은 공정 사고를 미연에 방지하여 수율을 향상시킬 수 있고 전기적 특성이 우수한 반도체 소자 및 그 제조방법을 제공함에 있다. 본 발명의 또 다른 목적은 워드라인 패드에 접속하는 콘택 형성시 공정 불량을 없애거나 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 실시예에 따른 반도체 소자는, 기판 상에 수직 방향으로 직렬 연결된 복수개의 메모리 셀들; 및 상기 복수개의 메모리 셀들의 상부 및 하부에 각각 배치되어 상기 복수개의 메모리 셀들과 직렬 연결된 상부 및 하부 비메모리 셀들을 포함할 수 있다. 상기 셀들은 계단 구조를 이루는 패드들을 포함할 수 있다. 상기 상부 및 하부 비메모리 셀들 중 적어도 어느 하나는 상기 수직 방향으로 인접한 복수개의 적층 비메모리 셀들을 포함하되, 상기 복수개의 적층 비메모리 셀들의 패드들의 어느 하나로부터 다른 하나로 수직 연장되어 상호 연결하는 전도체를 포함할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 전도체는 상기 복수개의 적층 비메모리 셀들의 패드들과 동일 물질일 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 전도체는 상기 복수개의 적층 비메모리 셀들의 게이트들의 가장자리들을 수직 연결하도록 제공될 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 패드들과 접하는 복수개의 콘택들을 더 포함할 수 있다. 상기 상부 비메모리 셀은 상기 복수개의 적층 비메모리 셀들을 포함할 수 있다. 상기 상부 비메모리 셀들의 패드와 접하는 콘택은 상기 복수개의 적층 비메모리 셀들 중 상부 게이트의 패드를 관통할 수 있다.
본 발명의 변형 실시예에 따른 반도체 소자는, 기판 상에 제공된 복수개의 수직 채널들; 및 상기 기판 상에 제1 비메모리 트랜지스터를 구성하는 제1 선택라인과, 상기 제1 선택라인 상에 메모리 트랜지스터를 구성하는 워드라인과, 상기 워드라인 상에 제2 비메모리 트랜지스터를 구성하는 제2 선택라인이 계단 구조를 이루는 게이트 스택을 포함할 수 있다. 상기 제2 선택라인은 상기 워드라인에 인접한 제1 패드를 갖는 제1 게이트와; 그리고 상기 제1 게이트 상에 제2 패드를 갖는 제2 게이트를 포함하되, 상기 제1 및 제2 패드가 제1 전도체에 의해 상하 연결될 수 있다.
본 변형 실시예에 따른 반도체 소자에 있어서, 상기 제1 패드는 상기 2 패드에 가려져 노출되지 않을 수 있다.
본 변형 실시예에 따른 반도체 소자에 있어서, 상기 워드라인은 상기 제1 게이트에 인접하며 제1 워드라인 패드를 갖는 제1 워드라인 게이트를 포함하고, 상기 제1 및 제2 패드들 중 적어도 어느 하나는 상기 제1 워드라인 패드에 비해 확장될 수 있다.
본 변형 실시예에 따른 반도체 소자에 있어서, 상기 제1 선택라인은 상기 워드라인에 인접한 제3 패드를 갖는 제3 게이트와; 그리고 상기 제3 게이트의 하부에 제4 패드를 갖는 제4 게이트를 포함하되, 상기 제3 및 제4 패드는 제2 전도체에 의해 상하 연결될 수 있다.
본 변형 실시예에 따른 반도체 소자에 있어서, 상기 제4 패드는 상기 제3 패드에 가려져 노출되지 않을 수 있다.
본 변형 실시예에 따른 반도체 소자에 있어서, 상기 워드라인은 상기 제3 게이트에 인접하며 제2 워드라인 패드를 갖는 제2 워드라인 게이트를 포함하고, 상기 제3 및 제4 패드들 중 적어도 어느 하나는 상기 제2 워드라인 패드에 비해 확장될 수 있다.
본 변형 실시예에 따른 반도체 소자에 있어서, 상기 선택라인들 및 워드라인에 접속되는 복수개의 콘택들을 더 포함할 수 있다. 상기 복수개의 콘택들은 상기 제1 선택라인에 접속되는 제1 선택라인 콘택과; 상기 워드라인에 접속되는 워드라인 콘택과; 그리고 상기 제2 선택라인에 접속되는 제2 선택라인 콘택을 포함할 수 있다.
본 변형 실시예에 따른 반도체 소자에 있어서, 상기 제2 선택라인 콘택은 상기 제2 패드에 접속되거나 혹은 상기 제2 패드를 관통할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 복수개의 수직 채널들을 형성하고; 그리고 상기 기판 상에 상기 수직 채널의 길이 방향을 따라 복수개의 게이트들이 적층된 계단 구조의 게이트 스택을 형성하는 것을 포함할 수 있다. 상기 최상부 및 최하부 게이트들 중 적어도 어느 하나를 상하 인접한 다층막으로 형성하되, 상기 다층막 중 상부 막으로부터 하부 막으로 수직 연장되어 상기 다층막을 연결하는 전도체를 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 게이트 스택을 형성하는 것은: 상기 기판 상에 복수개의 희생막들이 서로 이격 적층된 제1 몰드 스택을 형성하고; 상기 제1 몰드 스택을 패터닝하여 상기 계단 구조를 형성하고; 그리고 상기 복수개의 희생막들을 도전막들로 대체하여 상기 게이트들을 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 제1 몰드 스택의 계단 구조를 형성하는 것은 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 희생막들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 전도체를 형성하는 것은: 상기 복수개의 희생막들 중 최상부의 제1 희생막 그리고 상기 제1 희생막 바로 그 아래의 제2 희생막을 동시에 패터닝하여, 서로 이격된 제1 및 제2 희생막 패턴들을 형성하고; 상기 제1 및 제2 희생막 패턴들의 측면들에 공통으로 접하는 제1 연결막 패턴을 형성하고; 그리고 상기 제1 및 제2 희생막 패턴들과 상기 제1 연결막 패턴을 상기 도전막으로 대체하여, 상기 제1 및 제2 희생막 패턴들을 상기 다층막을 이루는 제1 게이트 및 바로 그 아래의 제2 게이트로 형성하고, 그리고 상기 제1 연결막 패턴을 상기 전도체로 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 제1 연결막 패턴을 형성하는 것은: 상기 제1 몰드 스택 상에 상기 희생막과 동일한 성분 혹은 동일한 식각선택비를 갖는 물질로 상기 제1 및 제2 희생막 패턴들을 덮는 제1 연결막을 형성하고; 그리고 상기 제1 연결막을 이방성 식각하여 상기 제1 및 제2 희생막 패턴들의 측면들 상에 상기 제1 연결막 패턴을 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 게이트 스택을 덮으며, 상기 본 실시예의 반도체 소자의 제조방법에 있어서, 상기 복수개의 희생막들 중 상기 제1 및 제2 희생막들의 두께들은 다른 희생막들의 두께들과 동일하거나 상이할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 게이트 스택을 형성하는 것은: 상기 기판 상에 복수개의 도전막들이 서로 이격 적층된 제2 몰드 스택을 형성하고; 그리고 상기 제2 몰드 스택을 패터닝하여 상기 계단 구조를 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 제2 몰드 스택의 계단 구조를 형성하는 것은 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 도전막들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 전도체를 형성하는 것은: 상기 복수개의 도전막들 중 최상부의 제1 도전막 그리고 상기 제1 도전막 바로 그 아래의 제2 도전막을 동시에 패터닝하여, 서로 이격된 제1 및 제2 도전막 패턴들을 형성하고; 그리고 상기 제1 및 제2 도전막 패턴들의 측면들에 공통으로 접하는 제2 연결막 패턴을 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 제2 연결막 패턴을 형성하는 것은: 상기 제2 몰드 스택 상에 상기 도전막과 동일한 성분을 갖는 물질로 상기 제1 및 제2 도전막 패턴들을 덮는 제2 연결막을 형성하고; 그리고 상기 제2 연결막을 이방성 식각하여 상기 제1 및 제2 도전막 패턴들의 측면들 상에 상기 제2 연결막 패턴을 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 복수개의 도전막들 중 상기 제1 및 제2 도전막들의 두께들은 다른 도전막들의 두께들과 동일하거나 상이할 수 있다.
본 발명에 의하면, 2단의 선택라인 구조에 의해 콘택홀 형성에 필요한 식각 공정 마진을 충분히 확보할 수 있고 콘택홀의 깊이가 달라 과도식각 위험을 원천적으로 방지할 수 있어 공정 불량을 없애 수율을 향상시킬 수 있다. 또한, 패드 수가 감소하므로써 패드 면적과 콘택 수의 줄어들고 이에 따라 소자의 크기 내지 면적을 감소시켜 소자의 소형화를 이룰 수 있는 효과가 있다.
도 1a 및 1b는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1c 내지 1g는 본 발명의 제1 실시예에 따른 반도체 소자의 일부를 확대 도시한 사시도이다.
도 1h는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1i는 본 발명의 제3 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1j는 본 발명의 제1 실시예에 따른 반도체 소자의 등가회로도이다.
도 1k 내지 1m은 본 발명의 제1 실시예에 따른 반도체 소자에 있어서 선택라인의 변형예를 도시한 사시도이다.
도 2a 내지 2c는 본 발명의 제1 실시예에 따른 반도체 소자와 상이한 구조를 갖는 반도체 소자를 비교한 것으로, 도 2a 및 2c는 단면도이고 도 2b는 평면도이다.
도 3a 및 3b는 본 발명의 제4 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 3c 내지 3e는 본 발명의 제4 실시예에 따른 반도체 소자의 일부를 확대 도시한 사시도이다.
도 4a 내지 4g는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 4h 및 4i는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 5a 내지 5k는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 트림 공정을 도시한 단면도이다.
도 5l 및 5m은 본 발명의 실시예에 따른 반도체 소자의 제조방법의 변형예를 도시한 단면도이다.
도 5n 내지 5r은 본 발명의 실시예에 따른 반도체 소자의 제조방법의 변형예를 도시한 단면도이다.
도 6a 내지 6d는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 어탯치 공정을 도시한 단면도이다.
도 7a 내지 7d는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 몰드 스택의 변형예를 도시한 단면도이다.
도 8a 내지 8c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 9a 내지 9d는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 10a 및 10b는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 11a 및 11b는 본 발명의 실시예에 따른 반도체 소자의 응용예를 도시한 블록도이다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치실시예 1>
도 1a 및 1b는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1a 및 1b를 참조하면, 반도체 소자(1)는 반도체 기판(190) 상에 제공된 복수개의 수직 채널(110)과, 그 수직 채널들(110)의 연장 방향을 따라 적층되어 워드라인(WL) 및 선택라인(SSL,GSL)을 구성하는 복수개의 게이트(150)와, 그 수직 채널들(110)과 전기적으로 연결된 복수개의 비트라인(170)을 포함할 수 있다.
수직 채널들(110) 각각은 그 하부는 반도체 기판(190)에 접속되고 그 상부는 콘택 패드(172)의 매개하에 비트라인(170)에 접속할 수 있다. 게이트들(150)은 반도체 기판(190)과 인접하는 접지 선택라인(GSL), 비트라인(170)과 인접하는 스트링 선택라인(SSL), 접지 선택라인(GSL)과 스트링 선택라인(SSL) 사이에 배치된 복수개의 워드라인(WL)을 이룰 수 있다. 하나의 수직 채널(110)을 따라 수직적으로 이격 배치된 접지 선택라인(GSL), 워드라인들(WL) 및 스트링 선택라인(SSL)은 전기적으로 직렬 연결되어 하나의 셀 스트링(도 1j의 72)을 구성할 수 있다. 워드라인들(WL)은 모두 메모리 셀을 구성하거나, 혹은 선택라인들(SSL,GSL)과 최인접한 워드라인들(WL)은 더미 셀을 구성하고 나머지는 메모리 셀을 구성할 수 있다. 이와 같이 반도체 소자(1)는 복수단의 메모리 셀이 수직적으로 직렬 연결된 셀 어레이를 포함하는 플래시 메모리 소자일 수 있다.
본 실시예에 의하면, 선택라인들(SSL,GSL) 중 적어도 어느 하나는 복수단 구조일 수 있다. 예컨대, 스트링 선택라인(SSL)이 2단 구조일 수 있고 이에 따라 스트링 선택라인(SSL)을 구성하는 셀의 채널 길이가 확대되어 누설 전류 특성이 향상될 수 있다. 접지 선택라인(GSL)은 1단 구조 혹은 2단 구조일 수 있다. 이에 따르면, 스트링 선택라인(SSL)을 구성하는 게이트(150)는 2단 구조의 라인 형태을 이루고 워드라인(WL)은 대체로 사각형의 1단 플레이트 형태를 이루고, 접지 선택라인(GSL)을 구성하는 게이트(150)는 대체로 사각 플레이트 형태 혹은 2단 구조의 사각 플레이트 형태를 이룰 수 있다. 이에 더하여, 선택라인들(SSL,GSL) 중 적어도 어느 하나는 상하 양단이 동일 유사한 크기를 가지며 서로 연결되어 일체화될 수 있어, 도 2a 및 2b를 참조하여 후술한 바와 같이, 반도체 소자(1)의 크기를 줄일 수 있다. 2단 구조의 스트링 선택라인(SSL)의 상부 가장자리 및/또는 상부 모서리는 라운드(round) 형태를 가질 수 있다. 유사하게, 2단 구조의 접지 선택라인(GSL)의 상부 가장자리 및/또는 상부 모서리는 라운드(round) 형태를 가질 수 있다. 워드라인(WL)의 상부 가장자리 및/또는 상부 모서리는 각진 형태 혹은 라운드 형태를 가질 수 있다.
워드라인(WL)과 접지 선택라인(GSL)을 구성하는 게이트(150)는 워드라인 컷(135)에 의해 나누어진 가지(151)를 포함할 수 있다. 워드라인 컷(135)에 의해 나누어진 가지(151)에는 수직 채널(110)이 관통하는 복수개의 채널 홀(104)이 형성되어 있을 수 있다.
반도체 소자(1)는 라인들(GSL,WL,SSL)을 구동회로들에 연결하는 복수개의 콘택(160)을 포함할 수 있다. 콘택(160)은 수직 기둥과 같은 플러그 형태일 수 있고, 그 하부는 게이트(150)에 접속되고 그 상부는 구동회로에 연결된 금속라인(184,185)과 전기적으로 연결될 수 있다. 일례로, 콘택(160)은 콘택 패드(162)를 매개로 금속라인(184,185)과 접속할 수 있다. 금속라인(184,185)은 스트링 선택라인(SSL)을 스트링 선택라인 구동회로에 전기적으로 연결하는 제1 금속라인(184)과, 워드라인(WL)과 접지 선택라인(GSL)을 워드라인 구동회로와 접지 선택라인 구동회로에 각각 연결하는 제2 금속라인(185)을 포함할 수 있다. 도 1b에 도시된 것처럼 제2 금속라인(185)은 접지 선택라인(GSL)을 접지 선택라인 구동회로에 연결하는 금속라인(185g)과, 워드라인들(WL)을 워드라인 구동회로에 연결하는 금속라인들(185w)을 포함할 수 있다.
다른 예로, 콘택(160)과 금속라인(184,185) 사이에 마치 재배선과 같은 중간 금속라인(180,181)이 더 배치될 수 있다. 중간 금속라인(180,181)은 제1 금속라인(184)과 전기적으로 연결된 제1 중간 금속라인(180)과, 제2 금속라인(185)과 전기적으로 연결된 제2 중간 금속라인(181)을 포함할 수 있다. 이 경우 제1 중간 금속라인(180)은 콘택 패드(182)를 매개로 제1 금속라인(184)과 접속되고, 제2 중간 금속라인(181)은 콘택 패드(183)를 매개로 제2 금속라인(185)과 접속될 수 있다.
게이트들(150)은 균일한 혹은 비균일한 두께를 가질 수 있다. 일례로, 게이트들(150)은 워드라인(WL) 및 선택라인들(GSL,SSL)과 상관없이 동일한 두께를 가질 수 있다. 다른 예로, 워드라인(WL)을 구성하는 게이트들(150)은 제1 두께를 가지며, 선택라인들(GSL,SSL)을 이루는 게이트들(150)은 제1 두께보다 작거나 큰 제2 두께, 바람직하게는 제1 두께보다 큰 제2 두께를 가질 수 있다. 게이트들(150) 사이에는 도 1i에 도시된 바와 같이 절연막(140)이 형성되어 있는데, 절연막(140)은 균일한 혹은 비균일한 두께를 가질 수 있다. 이에 따라, 게이트들(150)의 수직 이격 거리는 동일하거나 다를 수 있다. 일례로, 절연막(140)은 형성 위치에 상관없이 동일한 두께를 가질 수 있다. 다른 예로, 워드라인들(WL) 사이의 절연막(140)은 제3 두께를 가질 수 있고, 워드라인(WL) 및 접지 선택라인(GSL) 사이 및/또는 워드라인(WL) 및 스트링 선택라인(SSL) 사이의 절연막(140)은 제3 두께보다 작거나 큰 제4 두께, 바람직하게는 제3 두께보다 큰 제4 두께를 가질 수 있다.
게이트들(150)은 네측면들이 계단을 이루는 피라미드 구조의 게이트 스택(105)을 이룰 수 있다. 이에 따라 게이트들(150) 각각은 위에 인접한 게이트(150)에 의해 덮히지 않고 노출되어 콘택(160)이 접속되는 장소를 제공하는 패드(152)를 포함할 수 있다. 패드(152)는 게이트(150) 중에서 노출된 일부를 말하며 별도로 형성되는 부분은 아니다. 이미 언급한 바와 같이 게이트들(150)은 계단 형태로 적층되어 있으므로 패드들(152) 역시 계단 형태를 이룰 수 있다. 따라서, 패드들(152)에 접속되는 콘택들(160)의 높이가 달라질 수 있다. 이 경우 콘택홀들(도 4j의 137)을 형성하기 위한 식각 공정시 대체로 상부에 배치된 게이트들(150)이 과도 식각되어 인접한 위아래의 게이트들(150)을 관통하는 콘택홀(137)이 형성될 수 있다.
스트링 선택라인(SSL)의 패드(152) 및/또는 접지 선택라인(GSL)의 패드(152)는 워드라인(WL)의 패드(152)에 비해 그 폭 내지 넓이가 더 클 수 있다. 이에 대해선 도 4f를 참조하여 상세히 후술된다.
본 실시예에 의하면, 선택라인들(SSL,GSL) 중 적어도 어느 하나는 복수단, 가령 2단 구조로 되어 있고, 그 2단 구조가 구조적으로 서로 연결되어 있을 수 있다. 예컨대, 스트링 선택라인(SSL)은 2단 구조로 되어 있고 스트링 선택라인(SSL)을 이루는 게이트들(150)의 패드들(152)이 상하 연결되어 있을 수 있다. 이에 따라, 도 2c를 참조하여 후술한 바와 같이, 식각 마진이 충분히 확보될 수 있어 과도 식각의 위험성이 없거나 현저히 줄어들 수 있다. 2단 구조의 스트링 선택라인(SSL)에 전기적으로 연결되는 콘택(160)은 상단 선택라인(SSL)에 접속하거나 혹은 상단 선택라인(SSL)을 관통하여 하단 선택라인(SSL)에 접속할 수 있다. 다른 예로서, 선택라인들(SSL,GSL) 중 접지 선택라인(GSL)이 상하 패드들(152)이 상하 연결된 2단 구조로 되어 있을 수 있다. 접지 선택라인(GSL)에 전기적으로 연결되는 콘택(160)은 상단 선택라인(GSL)에 접속될 수 있다. 또 다른 예로서, 스트링 선택라인(SSL)과 접지 선택라인(GSL) 각각이 상하 패드들(152)이 상하 연결된 2단 구조일 수 있다.
도 1c 내지 1g는 본 발명의 제1 실시예에 따른 반도체 소자의 일부를 확대 도시한 사시도이다.
도 1c 및 1d를 참조하면, 게이트들(150) 사이에는 절연막들(101)이 배치되고 수직 채널(110)과 게이트(150) 사이에는 정보를 저장하는 정보저장막(140)이 개재될 수 있다. 정보저장막(140)은 수직 채널(110)의 측면을 둘러싸는 전하저장막(143)을 포함할 수 있다. 예를 들면, 전하저장막(143)은 트랩 절연막, 플로팅 게이트, 도전성 나노 도트(conductive nano dot)을 포함하는 절연막 중 어느 하나일 수 있다. 일 실시예에 따르면, 정보저장막(140)은 터널 절연막(141) 및 블록킹 절연막(145)을 더 포함할 수 있다. 게이트들(150)이 수직 적층되어 있어 수직 채널(110)의 연장 방향을 따라 직렬 연결된 복수개의 메모리 셀(115)이 구성될 수 있다.
도 1e를 참조하면, 수직 채널(110)은 그 내부에 절연체(111)를 갖는 마카로니(macaroni) 구조일 수 있다. 절연체(111)가 수직 채널(110)의 내부를 차지하므로 수직 채널(110)은 도 1d의 구조에 비해 얇은 두께를 가질 수 있고, 이는 캐리어의 트랩 싸이트를 줄여 전기적 특성을 향상시킬 수 있다.
도 1f 및 1g를 참조하면, 정보저장막(140)은 수직 채널(110)의 측벽을 따라 수직 연장된 형태를 가질 수 있다. 상기 구조에 의하면, 정보저장막(140)이 절연막들(101) 사이에 형성되지 아니하므로 절연막들(101) 사이의 수직 거리를 줄일 수 있고 이에 따라 반도체 소자(1)의 전체적인 수직 높이를 줄일 수 있다. 정보저장막(140)은 수직 채널(110)에 접하는 터널 절연막(141)과, 게이트(150)에 접하는 블록킹 절연막(145)과, 그리고 터널 절연막(141) 및 블록킹 절연막(145) 사이에 형성된 전하저장막(143)을 포함할 수 있다. 수직 채널(110)은 도 1c와 같은 벌크 구조 혹은 도 1e와 같은 마카로니 구조를 가질 수 있다.
<장치실시예 2>
도 1h는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1h를 참조하면, 반도체 소자(1a)는 반도체 기판(190) 상에 복수개의 수직 채널(110)이 형성되어 있고, 수직 채널(110)의 연장 방향으로 따라 게이트들(150)이 상하 적층된 게이트 스택(105a)을 포함할 수 있다. 게이트 스택(105a)은 마주보는 양측에 계단 형태를 가질 수 있다. 이에 의하면, 게이트들(150)은 마주보는 양측, 가령 비트라인(170)의 연장 방향과 대체로 직교하는 양방향으로 계단 형태를 이루되 나머지 방향으로는 수직 형태로 적층될 수 있다. 이외는 도 1a 내지 1g의 설명이 동일 유사하게 적용될 수 있다.
<장치실시예 3>
도 1i는 본 발명의 제3 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1i를 참조하면, 반도체 소자(1b)는 반도체 기판(190) 상에 수직 채널(110)의 연장 방향으로 따라 게이트들(150)이 상하 적층된 일측 계단형 게이트 스택(105b)을 포함할 수 있다. 이에 의하면, 게이트들(150)은 어느 일측, 가령 비트라인(170)의 연장 방향과 대체로 직교하는 어느 한 방향으로 계단 형태를 이루되 나머지 방향으로는 수직 형태로 적층될 수 있다. 이외는 도 1a 내지 1g의 설명이 동일 유사하게 적용될 수 있다.
<등가회로도>
도 1j는 본 발명의 실시예에 따른 반도체 소자를 도시한 등가회로도이다.
도 1j를 도 1a 및 1b와 같이 참조하면, 본 발명 실시예의 반도체 소자(1)에 있어서 워드라인(WL)을 이루는 게이트(150)와 수직 채널(110)은 메모리 셀 혹은 메모리 트랜지스터(115)를 이루고, 스트링 선택라인(SSL)을 이루는 게이트(150)와 수직 채널(110)은 상부 비메모리 셀 혹은 상부 비메모리 트랜지스터(76)를 이루고, 접지 선택라인(GSL)을 이루는 게이트(150)와 수직 채널(110)은 하부 비메모리 셀 혹은 하부 비메모리 트랜지스터(74)를 이룰 수 있다. 반도체 기판(190)의 일부는 소오스로 구성되며 공통 소오스 라인(CSL)에 상당한다. 하나의 수직 채널(110)을 따라 정의된 상부 비메모리 셀(76)과 하부 비메모리 셀(74), 그리고 이들 비메모리 셀(74,76) 사이의 복수개의 메모리 셀(115)이 직렬 연결되어 하나의 셀 스트링(72)을 구성하며, 셀 스트링(72)은 비트라인(BL)에 전기적으로 연결될 수 있다. 하나의 비트라인(BL)에는 복수개의 셀 스트링(72)의 병렬 연결될 수 있다. 본 실시예의 등가회로도는 도 1a의 반도체 소자(1)에만 적용되는 것이 아니라 본 명세서에 개시된 모든 반도체 소자에 적용될 수 있다.
복수개의 워드라인(WL) 각각은 평면 구조를 가지며 셀 스트링(72)에 대해 실질적으로 수직일 수 있다. 복수개의 워드라인(WL)에는 복수개의 메모리 셀(115)이 3차원적으로 분포될 수 있다. 복수개의 스트링 선택라인(SSL)은 복수개의 비트라인(BL)을 X 방향으로 가로지도록 배치될 수 있다. Y 방향으로 이격 배열된 복수개의 스트링 선택라인(SSL) 각각은 X 방향으로 이격 배열된 복수개의 비트라인(BL) 각각과 전기적으로 연결되므로 하나의 셀 스트링(72)이 독립적으로 선택될 수 있다. 접지 선택라인(GSL)은 평면 구조를 가지며 셀 스트링(72)에 대해 실질적으로 수직일 수 있다. 접지 선택라인(GSL)은 수직 채널(110)과 반도체 기판(190) 사이의 전기적 연결을 제어할 수 있다.
본 실시예의 반도체 소자(1)에 있어서 프로그램 동작은 선택된 워드라인(WL)과 수직 채널(110) 사이에 전압차를 설정하여 전하를 전하저장막에 주입함으로써 구현될 수 있다. 일례로, 선택된 워드라인(WL)에 프로그램 전압(Vprog)을 인가하므로써 파울러-노던하임 터널링 현상을 이용하여 수직 채널(110)으로부터 프로그램하고자 하는 워드라인(WL)에 속한 메모리 셀(115)의 전하저장막으로 전자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드라인(WL)에 인가된 프로그램 전압은 비선택 워드라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다.
판독 동작은 판독하고자 하는 메모리 셀(115)에 연결된 워드라인(WL)에 가령 O 볼트(volt)로 설정하고 다른 워드라인(WL)에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 셀(115)의 문턴 전압(Vth)이 0 볼트보다 큰지 또는 작은지에 의존하여 비트라인(BL)에 전류가 충전되는지가 결정되며, 이에 따라 비트라인(BL)의 전류를 감지하므로써 판독하고자 하는 메모리 셀(115)의 데이터 정보가 판독될 수 있다.
소거 동작은 게이트 유도 드레인 누설전류(GIDL)를 이용하여 블록 단위로 수행될 수 있다. 일례로, 선택된 비트라인(BL)과 기판(190)에 소거 전압(Verase)을 인가하므로써 수직 채널(110)의 전위를 상승시킨다. 이때, 수직 채널(110)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 접지 선택라인(GSL)에 상당하는 게이트(150)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 기판(190)으로 방출되고 생성된 정공은 수직 채널(110)로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 셀(115)의 수직 채널(110)으로 전달될 수 있다. 이때, 워드라인(WL)의 전위를 O 볼트로 설정하면 메모리 셀(115)에 축적된 전자들이 빠져나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드라인을 플로팅시킬 수 있다.
본 실시예에 따른 반도체 소자(1)의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 이 분야에 종사하는 통상의 지식을 가진 자라면 공지된 기술들에 기초하여 상기 동작 방법의 변형을 용이하게 구현하는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있음은 물론이다.
<스트링 선택라인의 변형예>
도 1k 내지 1m은 본 발명의 제1 실시예에 따른 반도체 소자에 있어서 선택라인의 변형예를 도시한 사시도이다.
도 1k를 참조하면, 반도체 소자(1c)는 3단 구조의 스트링 선택라인(SSL)을 포함할 수 있다. 예컨대, 동일 유사한 크기의 3개의 라인형 게이트들(150)이 상하 적층되어 3단 구조의 스트링 선택라인(SSL)을 구성할 수 있다. 본 실시예에 의하면, 스트링 선택라인(SSL)은 3개의 게이트들(150)이 서로 연결되어 일체화될 수 있다. 스트링 선택라인(SSL)에 전기적으로 연결되는 콘택(160)은 상단 선택라인(SSL)에 접속되거나, 상단 선택라인(SSL)을 관통하여 중간단 선택라인(SSL)에 접속되거나, 혹은 상단 및 중간단 선택라인들(SSL)을 관통하여 하단 선택라인(SSL)에 접속될 수 있다. 접지 선택라인(GSL)은 1단 구조 혹은 2단 이상의 복수단 구조, 가령 스트링 선택라인(SSL)과 동일 유사하게 서로 연결되어 일체화된 3단 구조일 수 있다. 이외의 구성은 도 1a에 도시된 반도체 소자(1)의 구성과 동일 유사할 수 있다.
도 1l을 참조하면, 반도체 소자(1d)는 동일 유사한 크기의 3개의 라인형 게이트들(150)이 상하 적층된 3단 구조의 스트링 선택라인(SSL)을 포함할 수 있다. 본 실시예에 의하면, 스트링 선택라인(SSL)은 상부의 2단 구조와 하부의 1단 구조가 서로 분리된 형태를 가질 수 있다. 예컨대, 3개의 게이트들(150) 중에서 상부의 2개의 게이트들(150)이 서로 연결되어 일체화된 2단 구조의 스트링 선택라인(SSL)을 이루고, 하부의 1개의 게이트(150)는 상부의 2단 구조의 스트링 선택라인(SSL)과 분리된 1단 구조의 스트링 선택라인(SSL)을 이룰 수 있다. 스트링 선택라인(SSL)에 전기적으로 연결되는 콘택(160)은 3개의 게이트들(150) 중에서 최상단의 게이트(150)에 접속되거나, 최상단 혹은 그 바로 아래의 게이트들(150)을 관통하여 최하단의 게이트(150)에 접속할 수 있다. 접지 선택라인(GSL)은 1단 구조 혹은 2단 이상의 복수단 구조일 수 있다. 이외의 구성은 도 1a에 도시된 반도체 소자(1)의 구성과 동일 유사할 수 있다.
도 1m을 참조하면, 반도체 소자(1e)는 반도체 소자(1d)와 동일 유사하게 상부의 2단 구조와 하부의 1단 구조가 서로 분리된 스트링 선택라인(SSL)을 포함할 수 있다. 도 1l의 반도체 소자(1d)와 다르게 상부의 2개의 게이트들(150)은 서로 동일 유사한 크기를 가지되, 최하단의 게이트(150)는 상부의 2개의 게이트들(150)에 비해 더 큰 크기를 가질 수 있다. 스트링 선택라인(SSL)에는 두 개의 콘택들(160)이 접속될 수 있다. 예컨대, 반도체 소자(1e)는 상부의 2단 스트링 선택라인(SSL) 및 하부의 1단 스트링 선택라인(SSL)에 각각 접속되는 콘택들(160)을 포함할 수 있다. 이들 콘택들(160)은 하나의 제1 중간 금속라인(180)에 공통적으로 연결될 수 있다. 다른 예로, 스트링 선택라인(SSL)에는 도 1l과 동일 유사하게 하나의 콘택(160)이 접속될 수 있다.
도 1a를 다시 참조하면, 반도체 소자(1)에 있어서 선택라인들(SSL,GSL) 중 적어도 어느 하나는 동일 유사한 크기의 상하 양단이 일체화되어 있어서 반도체 소자(1)의 크기를 줄일 수 있고, 콘택(160)의 개수를 줄일 수 있으며, 콘택(160) 형성시 공정 마진을 개선시킬 수 있다. 이하에선 본 실시예의 반도체 소자(1)와, 서로 다른 크기의 상하 양단으로 분리된 2단 구조의 스트링 선택라인(SSL0,SSL1) 및 접지 선택라인(GSL0,GSL1)을 갖는 반도체 소자(1d)를 비교한다.
도 2a 내지 2c는 본 발명의 제1 실시예에 따른 반도체 소자와 상이한 구조를 갖는 반도체 소자를 비교한 것으로, 도 2a 및 2c는 단면도이고 도 2b는 평면도이다.
도 2a를 참조하면, 본 실시예의 반도체 소자(1)는 동일 유사한 크기의 2단 구조의 스트링 선택라인(SSL) 및/또는 동일 유사한 크기의 2단의 접지 선택라인(GSL)이 일체화되어 있기 때문에 스트링 선택라인(SSL)의 패드(152) 및/또는 접지 선택라인(GSL)의 패드(152)가 차지하는 면적이 줄어들 수 있다. 이를 반도체 소자(10)의 패드(152d)가 차지하는 면적과 비교하여 보면 본 실시예의 반도체 소자(1)의 패드(152)가 차지하는 면적이 현저히 줄어듬을 알 수 있을 것이다. 이처럼 본 실시예의 반도체 소자(1)는 다른 반도체 소자(10)에 비해 집적도 하락없이 A 만큼의 크기가 감소할 수 있다. 도 2b를 참조하면, 본 실시예의 반도체 소자(1)의 크기 감소(실선표시)를 명확히 이해할 수 있을 것이다. 아울러, 본 실시예에 의하면, 패드(152)의 수가 감소하므로 다른 반도체 소자(10)의 콘택(160d)의 수(예: 10)에 비해 콘택(160)의 수가 감소할 수 있다(예: 8).
도 2c를 참조하면, 반도체 소자(10)에 있어서 콘택홀 형성 식각 공정시 제1 콘택홀(H1)이 유지되는 동안 제2 콘택홀(H2) 형성에 필요한 식각 깊이(T1)는 본 실시예의 반도체 소자(1)에서의 식각 깊이(T2)에 비해 더 크다. 본 실시예의 낮은 식각 깊이(T2)는 제1 콘택홀(H1)이 상부 스트링 선택라인(SSL0)을 관통하여 하부 스트링 선택라인(SSL1)까지 연장되어도 무방한 식각 마진이 확보되어 있기 때문이다. 다르게 말하면, 본 실시예의 상하 연결된 2단 구조의 스트링 선택라인(SSL) 구조는 콘택홀 형성시 공정 마진을 확보해 줄 수 있다.
도 2a 내지 2c에 관한 설명은 반도체 소자(1)에 있어서 스트링 선택라인(SSL)이 연결된 2단 구조이고 접지 선택라인(GSL)이 반도체 소자(10)에서와 같이 분리된 2단 구조, 또는 이와 반대로 접지 선택라인(GSL)이 연결된 2단 구조이고 스트링 선택라인(SSL)이 반도체 소자(10)에서와 같이 분리된 2단 구조인 경우에 동일 유사하게 적용될 수 있다. 도 1k 내지 1m에서와 같이 3단 구조의 스트링 선택라인(SSL)의 경우도 이와 마찬가지다.
<장치실시예 4>
도 3a 및 3b는 본 발명의 제4 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 3a 및 3b를 참조하면, 반도체 소자(2)는 반도체 기판(290) 상에 제공된 복수개의 수직 채널(210)의 연장 방향으로 따라 수직 방향으로 적층되어 복수단의 셀을 구성하는 복수개의 게이트들(250)을 포함하는 피라미드형 게이트 스택(205)을 구비할 수 있다. 다른 예로, 게이트 스택(205)은 도 1i와 동일 유사하게 양측 계단형 스택 혹은 도 1j와 동일 유사하게 일측 계단형 스택일 수 있다. 게이트들(250)은 계단 형태로 적층되어 있어 게이트(250)에는 일부 노출된 부분인 패드(252)가 정의될 수 있다. 게이트들(250)의 패드(252)와 접속하는 복수개의 콘택(260), 콘택들(260)과 전기적으로 연결되어 게이트들(250)을 구동회로에 전기적으로 연결하는 복수개의 금속라인들(284,285), 수직 채널들(210)과 전기적으로 연결된 복수개의 비트라인(270)이 제공될 수 있다. 금속라인들(284,285)과 콘택들(260) 사이에 복수개의 중간 금속라인(280,281)이 더 제공될 수 있다.
게이트들(250)은 위부터 아래 순으로 스트링 선택라인(SSL)과 워드라인들(WL) 및 접지 선택라인(GSL)을 구성하며, 이들 라인들(SSL,WL,GSL)은 하나의 수직 채널(210)을 따라 전기적으로 직렬 연결되어 하나의 셀 스트링을 이룰 수 있다. 스트링 선택라인(SSL)을 구성하는 게이트(250)와 접지 선택라인(GSL)을 구성하는 게이트(250) 중에서 어느 하나는 라인 형태를 다른 하나는 플레이트 형태를 가지거나, 혹은 모두 라인 형태를 가질 수 있다. 워드라인(WL)을 이루는 게이트(250)는 라인 형태 혹은 플레이트 형태를 가질 수 있다. 본 실시예에 의하면, 스트링 선택라인(SSL)을 구성하는 게이트(250)는 동일 유사한 크기의 상하 양단이 서로 연결되어 일체화된 2단 구조의 라인 형태이고, 접지 선택라인(GSL)을 구성하는 게이트(250)는 동일 유사한 크기의 상하 양단이 서로 연결되어 일체화된 2단 구조의 사각 플레이트 형태를 이루고, 워드라인(WL)을 구성하는 게이트(250)는 대체로 사각형의 1단 플레이트 형태일 수 있다. 다른 예로, 스트링 선택라인(SSL)은 도 1k 내지 1m과 같이 3단 구조일 수 있다.
스트링 선택라인들(SSL)과 접속하는 콘택들(260)은 패드들(262)을 매개로 제1 금속라인들(284)과 접속하거나, 혹은 패드들(282)을 매개로 제1 금속라인들(284)과 접속하는 제1 중간 금속라인들(280)과 접속하여 스트링 선택라인들(SSL)을 스트링 선택라인 구동회로에 전기적으로 연결할 수 있다. 접지 선택라인(GSL) 및 워드라인들(WL)과 접속하는 콘택들(260)은 패드들(262)을 매개로 제2 금속라인들(285)과 접속하거나, 혹은 패드들(283)를 매개로 제2 중간 금속라인들(281)과 접속하여 접지 선택라인(GSL)을 접지 선택라인 구동회로에 연결하고 워드라인들(WL)을 워드라인 구동회로에 연결할 수 있다. 제2 금속라인들(285)은 접지 선택라인(GSL)을 접지 선택라인 구동회로에 연결하는 금속라인(285g)과, 워드라인들(WL)을 워드라인 구동회로에 연결하는 금속라인들(285w)을 포함할 수 있다.
도 3c 내지 3e는 본 발명의 제4 실시예에 따른 반도체 소자의 일부를 확대 도시한 사시도이다.
도 3c 및 3d를 참조하면, 게이트들(250) 사이에 절연막들(201)이 개재되고 정보저장막(240)은 수직 채널(210)의 측벽에 수직 채널(210)의 길이 방향을 따라 수직 연장될 수 있다. 정보저장막(240)은 수직 채널(210)의 측벽으로부터 터널 절연막(241), 전하저장막(243) 및 블록킹 절연막(245) 순으로 적층된 다중막 구조일 수 있다. 게이트들(250)이 수직 채널(210)의 연장 방향을 따라 직렬 연결된 복수개의 메모리 셀(215)이 구성될 수 있다.
도 3e를 참조하면, 캐리어의 트랩 싸이트를 비교적 줄일 수 있는 얇은 수직 채널(210)을 구현하기 위해 수직 채널(210)은 그 내부에 절연체(211)가 채워진 마카로니 구조일 수 있다.
<방법실시예 1>
도 4a 내지 4g는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 4a를 참조하면, 반도체 기판(190) 상에 몰드 스택(100)을 형성하고, 몰드 스택(100)을 관통하여 반도체 기판(190)의 상면을 노출시키는 복수개의 채널 홀(104)을 형성할 수 있다. 반도체 기판(190)은 반도체 특성을 갖는 물질, 예를 들면 실리콘 웨이퍼 혹은 절연체에 의해 덮힌 반도체를 포함하는 기판일 수 있다. 몰드 스택(100)은 복수개의 절연막(101)과 복수개의 희생막(103)을 교대로 그리고 반복적으로 적층하여 형성할 수 있다. 몰드 스택(100)의 최상부는 절연막(101)으로 구성될 수 있다. 절연막(101)과 희생막(103)은 식각선택성을 갖는 물질일 수 있다. 예를 들어, 절연막(101)은 실리콘 산화막이나 실리콘 질화막일 수 있고, 희생막(103)은 실리콘막, 실리콘 산화막, 실리콘 질화막 및 실리콘 카바이드 중에서 선택된 절연막(101)과 다른 것일 수 있다. 본 실시예에 의하면 절연막(101)은 실리콘 산화막, 희생막(103)은 실리콘 질화막일 수 있다.
도 4b를 참조하면, 채널 홀들(104) 내에 반도체 기판(190)과 접속되는 복수개의 수직 채널(110)을 형성할 수 있다. 일례로, 수직 채널(110)은 반도체로 형성할 수 있다. 예를 들어, 수직 채널(110)은 에피택시얼 혹은 화학기상증착 기술을 사용하여 형성되는 반도체 물질로 이루어질 수 있고, 다결정, 단결정 및 비정질 구조 중 어느 한 가지의 구조를 포함할 수 있다. 수직 채널(110)은 도 1c와 같은 벌크 구조, 혹은 도 1e와 같은 마카로니 구조로 형성할 수 있다.
상기 채널 공정 이후에 계단 패터닝 공정을 진행할 수 있다. 예컨대, 몰드 스택(100)을 계단형으로 패터닝하여 계단 구조(107)를 형성할 수 있다. 본 명세서에선 간결한 도시를 구현하고자 몰드 스택(100)의 일측면이 계단 구조(107)로 패터닝된 것을 도시하였으나, 본 발명은 이에 한정되지 아니하며, 몰드 스택(100)의 네측면 혹은 마주보는 양측면에 계단 구조(107)가 구현될 수 있다.
계단 패터닝 공정시 최상층의 희생막(103)과 그 바로 아래의 희생막(103)을 구조적으로 이어주는 제1 희생 스페이서(113a)가 형성될 수 있다. 선택적으로 최하층의 희생막(103)과 그 바로 위의 희생막(103)을 구조적으로 이어주는 제2 희생 스페이서(113b)가 더 형성될 수 있다. 계단 구조(107)는 몰드 스택(100)을 순차 식각하여 구현할 수 있다. 상기 식각 공정은 후술한 바와 같이 마스크를 순차 축소시키는 트림 공정 혹은 마스크를 순차 확대시키는 어탯치 공정을 채택할 수 있다.
도 4c를 참조하면, 복수개의 워드라인 컷(135)을 형성할 수 있다. 예컨대, 몰드 스택(100) 상에 절연막(130)을 형성하고, 가령 이방성 식각 공정으로 절연막(130) 및 몰드 스택(100)을 패터닝하여 반도체 기판(190) 혹은 최하층의 희생막(101)을 노출시키는 워드라인 컷(135)을 형성할 수 있다. 이때, 최상부의 절연막(101)과 희생막(103) 그리고 그 바로 아래의 절연막(101)과 희생막(103)이 라인 형태를 갖도록 워드라인 컷(135)을 형성할 수 있다.
도 4d를 참조하면, 절연막(101)에 대해 희생막(103)을 선택적으로 제거할 수 있는 식각액을 이용한 등방성 식각 공정으로 희생막들(103)을 선택적으로 제거하여 절연막들(101) 사이에 리세스 영역들(139)을 형성할 수 있다. 예컨대, 절연막(101)이 실리콘 산화막이고 희생막(103)이 실리콘 질화막인 경우 인산을 포함하는 식각액을 워드라인 컷(135)을 통해 제공하므로써 희생막들(103)을 제거할 수 있다. 제1 희생 스페이서(113a) 및 제2 희생 스페이서(113b)는 희생막들(103)과 같이 제거되어 제1 스페이서 영역(139a) 및 제2 스페이서 영역(139b)이 형성될 수 있다.
도 4e를 참조하면, 리세스 영역(139) 및 스페이서 영역들(139a,139b) 내에 정보저장막(140)과 게이트(150)를 순차 형성하여 계단 구조로 적층된 게이트 스택(105)을 형성할 수 있다. 일례로, 우수한 단차도포성을 갖는 증착 공정(예: 화학기상증착 또는 원자층증착 공정)으로 비교적 얇은 두께로 리세스 영역들(139) 내부를 실질적으로 콘포말하게 덮는 정보저장막(140)을 형성할 수 있다.
정보저장막(140)은, 도 1d에 도시된 것처럼, 터널 절연막(141)과 전하저장막(143)과 블록킹 절연막(145)을 포함할 수 있다. 터널 절연막(141)은 실리콘 산화막과 실리콘 질화막 중 적어도 어느 하나를 포함하고, 블록킹 절연막(145)은 실리콘 산화막과 실리콘 질화막과 알루미늄 산화막 중 적어도 어느 하나를 포함할 수 있다. 전하저장막(143)은 트랩 절연막, 플로팅 게이트, 도전성 나노 도트(conductive nano dot)을 포함하는 절연막 중 어느 하나일 수 있다. 예컨대, 터널 절연막(141)은 실리콘산화막을, 블록킹 절연막(145)은 실리콘 산화막이나 알루미늄 산화막을, 전하저장막(143)은 실리콘 질화막을 포함할 수 있다.
게이트(150)는 정보저장막(140)으로 덮힌 리세스 영역(139,139a,139b)을 채우도록 형성할 수 있다. 일례로, 리세스 영역(139,139a,139b) 및 워드라인 컷(135)을 전도체를 채우고 워드라인 컷(135)을 채우는 전도체를 이방성 식각 공정으로 선택적으로 제거하여 게이트(150)를 형성할 수 있다. 게이트들(150)은 절연막(101)에 의해 상하 이격되고 수직 적층된 계단 구조를 가질 수 있다. 게이트(150)는 도핑된 실리콘, 텅스텐, 금속질화막, 금속실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 일례로, 게이트(150)는 텅스텐, 타이타늄질화막, 혹은 이의 조합으로 형성될 수 있다.
본 실시예에 따르면, 게이트(150)는 희생막(103)을 제거하여 형성된 리세스 영역(139)을 채우는 대체 공정(replacement process)으로 형성되므로, 게이트(150)의 물질 종류를 다양화할 수 있다. 만일, 대체 공정이 적용되지 않을 경우, 게이트(150)를 금속성 물질로 형성하는데 난점이 있을 수 있다. 예를 들면, 몰드 스택(100)을 절연막들과 금속막들로 형성할 경우 수직 채널(104)을 형성하거나 계단 구조(107)로 패터닝하는 등에 있어서 의도된 모양으로 형성하기 어려울 수 있다.
최상부 게이트(150)와 그 바로 아래의 게이트(150)는 상하 연결되어 2단의 게이트들(150)이 일체화될 수 있다. 마찬가지로, 최하부 게이트(150)와 그 바로 위의 게이트들(150)이 상하 연결되어 일체화될 수 있다.
도 4f를 참조하면, 본 실시예에 따른 대체 공정에 의해 형성된 게이트들(150)은 계단 형태로 형성될 수 있고 게이트들(150) 각각에는 패드(152)가 정의될 수 있다. 패드(152)는 게이트(150) 중에서 인접한 상부의 게이트(150)에 의해 가려지지 않아 노출된 부분으로, 후속 공정에서 콘택(도 4g의 160)이 접속되는 영역을 제공할 수 있다. 패드(152)의 폭 내지 넓이는 도 5e에서 설명한 바와 같이 마스크의 축소 크기에 의존할 수 있다. 게이트들(150) 중에서 최상부 및 그 바로 아래의 게이트들(150)은 제1 스페이서 게이트(153a)에 의해 상하 연결된 2단 구조의 라인 형태의 스트링 선택라인(SSL)을 구성할 수 있다. 제1 스페이서 게이트(153a)는 대체 공정에 의해 도 4d의 제1 스페이서 영역(139a)에 채워진 전도성 물질로 구성될 수 있다. 최하부 및 그 바로 위의 게이트들(150)은 제2 스페이서 게이트(153b)에 의해 상하 연결된 2단 구조의 플레이트 형태의 접지 선택라인(GSL)을 구성할 수 있다. 제2 스페이서 게이트(153b)는 대체 공정에 의해 도 4d의 제2 스페이서 영역(139b)에 채워진 전도성 물질로 구성될 수 있다. 그 외 나머지 게이트들(150)은 1단 플레이트 형태의 워드라인들(WL)을 이룰 수 있다. 스트링 선택라인(SSL)은 워드라인 컷(135)에 의해 분리된 라인 형태를 가질 수 있고, 워드라인(WL)과 접지 선택라인(GSL)은 워드라인 컷(135)에 의해 잘려진 가지 부분을 가지나 전체적으로는 플레이트 형태를 가질 수 있다. 제1 스페이서 게이트(153a)는 스트링 선택라인(SSL)의 패드(152)의 폭 내지 넓이를 확대시킬 수 있다. 유사하게, 제2 스페이서(153b)는 접지 선택라인(GSL)의 패드(152)의 폭 내지 넓이를 확대시킬 수 있다.
도 4g를 참조하면, 워드라인 컷(135)을 절연체로 채우고 절연막(130)을 관통하여 게이트들(150)의 패드들(152)에 접속하는 복수개의 콘택(160)을 형성할 수 있다. 선택적으로 반도체 기판(190)에 형성되는 공통 소스라인에 접속하는 콘택(161)을 더 형성할 수 있다. 도 4g에선 본 발명의 이해를 돕고자 스트링 선택라인(SSL)을 다른 라인들(WL,GSL)에 비해 더 연장하여 도시하였다. 콘택들(160,161)을 형성하기 위해선 절연막(130)을 패터닝하여 게이트들(150)의 패드들(152) 및 반도체 기판(190)을 노출시키는 복수개의 콘택홀을 형성하여야 할 것이다. 이 경우, 콘택홀들의 깊이는 서로 다르므로 공정 불량이 발생할 수 있는 바, 이에 대해선 도 4h 및 4i를 참조하여 설명될 것이다.
도 4h 및 4i는 도 4g를 형성하는 방법을 도시한 단면도로서, 발명의 이해를 돕고자 계단 구조를 게이트 스택(105)의 좌우 양측면에 도시하였다.
도 4h를 참조하면, 절연막(130)을 가령 이방성 식각 공정으로 패터닝하여 게이트들(150)의 패드들(152)을 노출시키는 복수개의 콘택홀(137)을 형성할 수 있다. 콘택홀(137) 내에 남아있을 수 있는 부산물은 등방성 혹은 이방성 식각 공정으로 제거할 수 있다. 편의상, 콘택홀들(137)을 스트링 선택라인(SSL)을 노출시키는 제1 콘택홀(137a), 워드라인(WL)을 노출시키는 제2 콘택홀(137b), 그리고 접지 선택라인(GSL)을 노출시키는 제3 콘택홀(137c)로 구분하기로 한다. 게이트들(150)은 계단 구조로 패터닝되어 있기 때문에 콘택홀들(137)의 깊이는 각각 다를 수 있다. 일례로, 제1 콘택홀(137a)은 가장 작은 깊이를 제3 콘택홀(137c)은 가장 큰 깊이를 가질 수 있다. 따라서, 절연막(130)에 대한 식각 공정시 제3 콘택홀(137c)이 형성되는 동안 제1 콘택홀(137a)은 최상부 게이트(150)를 관통하여 그 아래의 워드라인(WL)을 이루는 게이트(150)까지 연장 형성될 수 있다. 이와 같은 과도 식각에 의해 비의도적으로 더 깊게 형성된 제1 콘택홀(137a)에 콘택이 형성된 경우 서로 전기적으로 절연되어야 할 상하 인접한 게이트들(150)이 쇼트될 가능성이 있을 수 있다. 설령, 콘택홀들(137)을 몇 개씩 나누어 형성한다 할지라도 과도 식각 문제를 근본적으로 해결할 수는 없을 것이라 예상된다. 이러한 문제점들은 게이트들(150)의 단수가 더 증가된 경우, 및/또는 반도체 기판(190)을 노출시키는 제4 콘택홀(138)을 형성할 경우 더 크게 대두될 것이다.
그러나, 본 실시예에 의하면, 스트링 선택라인(SSL)은 상하 연결된 2단 구조이므로 식각 마진을 충분히 확보할 수 있기 때문에 제1 콘택홀(137a)이 최상부 게이트(150)를 넘어서 그 바로 아래의 게이트(150)까지 연장된다 할지라도 무방하다. 아울러, 정보저장막(140)은 식각방지막 역할을 할 수 있다. 예컨대, 정보저장막(140)은 도 4e에서 설명한 바와 같이 블록킹 절연막(145)으로서 실리콘 산화막 또는 알루미늄 산화막을 포함할 수 있는데, 이 블록킹 절연막(145)이 과도 식각을 저지하는 역할을 할 수 있다.
도 4i를 참조하면, 콘택홀들(137)을 전도성 물질, 가령 구리나 텅스텐 등으로 채워 게이트들(150)과 접속하는 복수개의 콘택(160)을 형성할 수 있다. 반도체 기판(190)과 접속하는 별도의 콘택(161)을 더 형성할 수 있다. 수직 채널(110)과 접속하는 비트라인, 콘택(160)과 접속하는 금속라인 등을 형성하여 도 1a의 반도체 소자(1)를 형성할 수 있다.
<트림 공정>
도 5a 내지 5k는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 트림 공정을 도시한 단면도이다.
도 5a를 참조하면, 몰드 스택(100) 상에 제1 마스크(20)를 형성할 수 있다. 제1 마스크(20)는 절연막(101)과 희생막(103)과 식각 선택비가 있는 물질, 가령 포토레지스트의 증착 및 패터닝으로 형성할 수 있다. 본 실시예에서의 제1 마스크(20)는 최상부 계단을 형성하기에 적당한 크기로 형성할 수 있다.
도 5b를 참조하면, 제1 마스크(20)를 이용한 이방성 식각 공정으로 몰드 스택(100)을 1차 식각하여 최상부 절연막(101)과 희생막(103), 그리고 그 바로 아래의 절연막(101)과 희생막(103)을 패터닝할 수 있다. 이에 따라, 최상부 절연막(101)과 희생막(103)이 패터닝되어 제1 계단(S1)으로 형성되고, 그 바로 아래의 절연막(101)과 희생막(103)이 같이 패터닝되어 제2 계단(S2)으로 형성될 수 있다. 본 실시예에 의하면, 제1 계단(S1)과 제2 계단(S2)은 동일한 형태 내지 크기로 형성되어 계단 구조를 이루지 않을 수 있다.
그 다음, 제1 마스크(20)를 제거하고 제1 계단(S1)과 제2 계단(S2)이 형성된 몰드 스택(100) 상에 희생 스페이서막(113)을 형성할 수 있다. 희생 스페이서막(113)은 희생막(103)과 동일 유사한 물질, 가령 성분이나 식각선택비가 동일 유사한 물질을 증착하여 형성할 수 있다. 일례로, 희생막(103)을 실리콘 질화막으로 형성한 경우 희생 스페이서막(113)은 실리콘 질화막으로 형성할 수 있다.
도 5c를 참조하면, 희생 스페이서막(113)을 이방성 식각 공정으로 2차 식각하여 제1 및 제2 계단(S1,S2)의 측면들에 공통으로 접하는 제1 희생 스페이서(113a)를 형성할 수 있다. 제1 희생 스페이서(113a)는 제2 계단(S2)의 희생막(103)부터 적어도 제1 계단(S1)의 희생막(103)까지 그 측면들을 덮는 스페이서 형태로 형성될 수 있다. 제1 희생 스페이서(113a)는 몰드 스택(100)의 적어도 일측면에 형성될 수 있다. 예컨대, 제1 희생 스페이서(113a)는 몰드 스택(100)의 네측면, 마주보는 양측면, 혹은 일측면에 형성될 수 있다.
도 5d를 참조하면, 제1 계단(S1) 및 제2 계단(S2)이 형성된 몰드 스택(100) 상에 포토레지스트의 증착과 패터닝으로 제2 마스크(30)를 형성할 수 있다. 트림 공정은 마스크를 축소시키는 것이므로 축소되는 크기 및/또는 계단 단수를 고려하여 제2 마스크(30)는 적절한 크기를 가지도록 형성하는 것이 바람직하다. 제2 마스크(30)를 이용한 1차 식각 공정으로 제2 계단(S2) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제3 패턴(3)을 형성할 수 있다.
도 5e를 참조하면, 제2 마스크(30)를 1차 트리밍하여 1차 축소된 제2 마스크(32)로 형성하고 그 제2 마스크(32)를 이용한 2차 식각 공정으로 제3 패턴(3)을 더 패터닝하여 제3 축소 패턴(3a)으로 형성할 수 있다. 2차 식각 공정에 따른 제3 축소 패턴(3a) 형성과 더불어 제3 패턴(3)에 의해 덮혀 있지 아니한 절연막(101)과 희생막(103)이 같이 패터닝되어 제4 패턴(4)이 형성될 수 있다.
여기서의 2차 식각 공정시 제3 패턴(3)을 이루는 절연막(101)과 희생막(103)이 식각되는 깊이와 제3 패턴(3) 바로 아래의 절연막(101)과 희생막(103)이 식각되는 깊이가 동일하거나 거의 유사해지는 것이 계단 패터닝 공정의 완성도를 구현하는데 바람직하다 할 것이다. 본 발명을 이에 한정하는 것이 전혀 아닌 일례로서, 몰드 스택(100) 형성시 절연막들(101)은 서로 동일 유사한 두께를 가지도록, 그리고 희생막들(103) 역시 서로 동일 유사한 두께를 가지도록 형성할 수 있다. 절연막(101)과 희생막(103)은 서로 동일하거나 상이한 두께를 가지도록 형성할 수 있다. 제2 마스크(30)에서 축소된 제2 마스크(32)로 축소되는 크기에 따라 패드(도 4f의 152)의 넓이 내지 크기가 결정될 수 있다.
도 5f를 참조하면, 1차 축소된 제2 마스크(32)를 2차 트리밍하여 2차 축소된 제2 마스크(34)로 형성하고, 그 제2 마스크(34)를 이용한 3차 식각 공정으로 제3 축소 패턴(3a)을 더 패터닝하여 제3 계단(S3)으로 형성할 수 있다. 3차 식각 공정으로 제3 계단(S3)이 형성될 때 제4 패턴(4)이 더 패터닝되어 제4 계단(S4)으로 형성될 수 있다. 아울러, 3차 식각 공정으로 제4 계단(S4)이 형성될 때 제4 패턴(4) 바로 아래의 절연막(101)과 희생막(103)이 패터닝되어 제5 패턴, 즉 제5 계단(S5)이 형성될 수 있다.
도 5g를 참조하면, 제2 마스크(34)를 제거한 후 제1 계단(S1) 내지 제5 계단(S5)이 형성된 몰드 스택(100) 상에 제3 마스크(40)를 형성할 수 있다. 그 제3 마스크(40)를 이용한 1차 식각 공정으로 제5 계단(S5) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제6 패턴(6)을 형성할 수 있다.
도 5h를 참조하면, 제3 마스크(40)를 1차 트리밍하여 1차 축소된 제3 마스크(42)로 형성하고 그 제3 마스크(42)를 이용한 2차 식각 공정으로 제6 패턴(6)을 더 패터닝하여 제6 축소 패턴(6a)으로 형성할 수 있다. 2차 식각 공정에 따른 제6 축소 패턴(6a) 형성과 더불어 제6 패턴(6)에 의해 덮혀 있지 아니한 절연막(101)과 희생막(103)이 같이 패터닝되어 제7 패턴(7)이 형성될 수 있다.
도 5i를 참조하면, 1차 축소된 제3 마스크(42)를 2차 트리밍하여 2차 축소된 제3 마스크(44)로 형성하고, 그 제3 마스크(44)를 이용한 3차 식각 공정으로 제6 축소 패턴(6a)을 더 패터닝하여 제6 계단(S6)으로 형성할 수 있다. 3차 식각 공정으로 제6 계단(S6)이 형성될 때 제7 패턴(7)이 더 패터닝되어 제7 계단(S7)으로 형성될 수 있다. 아울러, 3차 식각 공정으로 제7 계단(S7)이 형성될 때 제7 패턴(7) 바로 아래의 절연막(101)과 희생막(103)이 패터닝되어 제8 패턴, 즉 제8 계단(S8)이 형성될 수 있다.
도 5j를 참조하면, 제3 마스크(44)를 제거한 후 제1 내지 제8 계단(S8)이 형성된 몰드 스택(100) 상에 제4 마스크(60)를 형성할 수 있다. 그 제4 마스크(60)를 이용한 1차 식각 공정으로 제8 계단(S8) 바로 아래의 절연막(101)과 희생막(103), 그리고 더 아래의 절연막(101)과 희생막(103)을 같이 패터닝할 수 있다. 이에 따르면, 동일한 크기 내지 형태를 갖는 제9 계단(S0) 및 제10 계단(S10)이 동시에 형성될 수 있다.
그런 다음, 도 5b 및 5c에서 설명한 바와 동일 유사한 공정으로 제9 계단(S9) 및 제10 계단(S10)의 측면들에 공통으로 접하는 제2 희생 스페이서(113b)를 형성할 수 있다. 일례로, 제4 마스크(60)로 덮혀 있는 몰드 스택(100) 상에 희생막(103)과 동일 유사한 물질을 증착한 후 2차 식각 공정으로 스페이서 형태로 패터닝하므로써 제2 희생 스페이서(113b)를 형성할 수 있다.
도 5k를 참조하면, 제4 마스크(60)를 애싱 공정으로 제거하면 제1 계단(S1) 및 제2 계단(S2)의 측면에 제1 희생 스페이서(113a)가 부착되고, 제9 계단(S9) 및 제10 계단(S10)의 측면에 제2 희생 스페이서(113b)가 부착된 계단 구조(107)를 가진 몰드 스택(100)이 형성될 수 있다. 도 4e에서 설명한 것처럼, 제1 계단(S1) 및 제2 계단(S2)을 구성하는 희생막들(103)은 전도체로 대체되어 스트링 선택라인(도 1a의 SSL)을 이루는 게이트들(150)로 형성되고, 제3 계단(S3) 내지 제8 계단(S8)을 구성하는 희생막들(103)은 전도체로 대체되어 워드라인(도 1a의 WL)을 이루는 게이트들(150)로 형성되고, 제9 계단(S9) 및 제10 계단(S10)을 구성하는 희생막들(103)은 전도체로 대체되어 접지 선택라인(도 1a의 GSL)을 이루는 게이트들(150)로 형성될 수 있다.
다른 예로, 도 5j 단계에서 마스크 트리밍과 식각 공정으로 제9 계단(S9) 및 제10 계단(S10)을 계단 구조로 형성하고 제2 희생 스페이서(113b) 형성 공정을 스킵할 수 있다. 본 실시예에 의하면, 제1 계단(S1)과 제2 계단(S3)은 동일 유사한 크기를 가지며 제1 희생 스페이서막(113a)에 의해 서로 연결된 형태로 형성되고, 제3 내지 제10 계단(S3-S10)은 상부에서 하부로 갈수록 크기가 점점 커지는 계단 형태로 형성될 수 있다.
또 다른 예로, 도 5l에 도시된 바와 같이, 도 5j 단계에서 제4 마스크(60)을 제거한 후 몰드 스택(100) 상에 희생막(103)과 동일 유사한 물질을 증착하여 제2 희생 스페이서막(114)을 형성할 수 있다. 그런다음, 도 5m에 도시된 바와 같이, 제2 희생 스페이서막(114)을 스페이서 식각하여 제9 계단(S9) 및 제10 계단(S10)의 측면에 제2 희생 스페이서(113b)를 형성할 수 있다. 이 경우, 제1 희생 스페이서막(113a)의 측면에 제3 희생 스페이서막(113c)이 부착되어 확대된 제1 희생 스페이서막(113e)이 형성될 수 있다. 아울러, 제3 내지 제8 계단(S3-S8)의 측면에 제4 희생 스페이서막(113d)이 더 형성될 수 있다.
도 5n 내지 5r은 본 발명의 실시예에 따른 반도체 소자의 제조방법의 변형예를 도시한 단면도이다.
제1 내지 제10 계단(S1-S10) 중에서 1단 이상의 하부 계단을 먼저 형성한 후 나머지 계단들을 형성할 수 있다.
도 5n을 참조하면, 반도체 기판(190) 상에 복수개의 절연(101)과 희생막(103)을 교대로 반복적으로 적층하여 도 5a의 몰드 스택(100)에 비해 작은 높이를 갖는 축소 몰드 스택(100a)을 형성할 수 있다. 축소 몰드 스택(100a)을 패터닝하여 제8 계단(S8)을 형성할 수 있다. 일례로, 축소 몰드 스택(100a) 상에 마스크(80)를 형성하고 그 마스크(80)를 이용한 식각 공정으로 최상부의 절연막(101)과 희생막(103)을 패터닝하여 제8 계단(S8)을 형성할 수 있다.
도 5o를 참조하면, 마스크(80)를 제거한 후 이보다 더 큰 마스크(82)를 형성할 수 있다. 그리고 이 마스크(82)를 이용한 식각 공정으로 제8 계단(S8) 아래의 절여막들(101)과 희생막들(103)을 동시에 패터닝할 수 있다. 이에 따라, 제8 계단(S8) 아래에 동일 유사한 크기를 갖는 제9 계단(S9) 및 제10 계단(S10)을 형성할 수 있다.
도 5p를 참조하면, 희생막(103)과 동일 유사한 물질을 축소 몰드 스택(100a) 상에 증착한 후 스페이서 식각하여 제9 계단(S9) 및 제10 계단(S10)의 측면에 공통으로 접하는 제2 희생 스페이서(113b)를 형성할 수 있다. 이경우, 제8 계단(S8)의 측면에 희생 스페이서(113d)가 더 형성될 수 있다.
도 5q를 참조하면, 축소 몰드 스택(100a) 상에 복수개의 절연막(101)과 희생막(103)을 적층하여 몰드 스택(100)을 형성할 수 있다. 그 이전에 축소 몰드 스택(100a) 상에 절연체의 증착과 연마로써 축소 몰드 스택(100a)의 상면과 동일한 상면을 갖는 절연막(191)을 형성하여 축소 몰드 스택(100a)의 단차를 제거하는 것이 단차없는 몰드 스택(100)을 형성하는데 도움이 될 것이다. 그런다음, 도 5a 내지 5c에서 설명한 바와 동일 유사한 공정으로 동일 유사한 크기를 갖는 제1 및 제2 계단(S1,S2)과 그 측면들에 공통으로 접하는 제1 희생 스페이서(113a)를 형성할 수 있다. 그리고, 제2 마스크(30)를 이용한 식각 공정과 마스크 트리밍 공정을 진행하여 계단 패터닝 공정을 진행할 수 있다.
도 5r을 참조하면, 계단 패터닝 공정에 의해 몰드 스택(100)은 계단 구조(100)를 가지도록 패터닝될 수 있다. 본 실시예에 의하면 몰드 스택(100)의 상면 프로파일의 단차가 축소 몰드 스택(100a)의 높이만큼 줄어들 수 있다. 이에 따라, 마스크 트리밍으로 축소된 마스크(46)를 형성할 때 마스크 마진이 부족해져 식각 공정시 충분한 마스크(46)의 두께를 유지하지 못한다거나 혹은 마스크 마진 부족으로 인해 계단 구조(107)가 마스크(46) 밖으로 드러나는 위험성이 없어지거나 현저히 줄어들 수 있다.
<어탯치 공정>
도 6a 내지 6d는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 어탯치 공정을 도시한 단면도이다.
도 6a를 참조하면, 도 5a 내지 5c에서 설명한 바와 동일 유사한 공정으로 제1 마스크(20)를 이용한 1차 식각 공정으로 제1 계단(S1) 및 제2 계단(S2)을 형성하고, 제1 마스크(20)를 제거한 후 희생 스페이서막의 증착과 2차 식각 공정으로 제1 계단(S1) 및 제2 계단(S2)의 측면들과 공통으로 접하는 제1 희생 스페이서(113a)를 형성할 수 있다.
도 6b를 참조하면, 몰드 스택(100) 상에 제2 마스크(30)를 형성하고 그 제2 마스크(30)를 이용한 식각 공정으로 제2 계단(S2) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제3 계단(S3)을 형성할 수 있다. 이후, 몰드 스택(100) 상에 제2 마스크(30)를 덮는 스페이서막(50)을 형성할 수 있다. 스페이서막(50)은 폴리머, 가령 C 및 H를 포함하는 카본중합체로 형성할 수 있다. 일례로, C-H-F를 포함하는 가스, N2 및 Ar을 포함하는 플라즈마를 이용한 폴리머 증착 공정으로 스페이서막(50)을 형성할 수 있다.
도 6c를 참조하면, 폴리머 식각으로 스페이서막(50)의 일부를 제거하여 제1 스페이서(51)를 형성할 수 있다. 제1 스페이서(51)는 제2 마스크(30)의 측면, 가령 네측면, 마주보는 양측면, 혹은 일측면에 형성될 수 있다. 제2 마스크(30)와 제1 스페이서(51)는 확대된 제2 마스크(32a)를 이룰 수 있다. 확대된 제2 마스크(32a)를 이용한 식각 공정으로 제3 계단(S3) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제4 계단(S4)을 형성할 수 있다.
스페이서막(50)의 형성에 소요된 가스를 포함하는 플라즈마를 이용한 이방성 식각 기술로써 스페이서막(50)을 스페이서 형태로 식각하여 제1 스페이서(51)를 형성할 수 있다. 본 실시예에 따르면, 도 6b의 폴리머 증착과 도 6c의 폴리머 식각은 동일한 플라즈마를 이용할 수 있어서, 폴리머 증착과 폴리머 식각을 인시튜(In-situ)로 진행하는 것이 가능하다. 동일한 플라즈마로써 폴리머 증착 공정과 폴리머 식각 공정을 인시튜로 진행하는 경우 공정 조건을 서로 다르게 설정하여 효과적인 증착과 식각을 구현하는데 바람직하다 할 것이다. 폴리머 증착 공정에선 C 및 H, 혹은 C 성분을 F 성분에 비해 그 함량을 높게 설정하고, 폴리머 식각 공정에선 그 반대로 설정할 수 있다. 일례로, 폴리머 증착 공정에선 메틸플로라이드(CH3F)를 제공하고, 폴리머 식각 공정에선 트리플루오로메탄(CHF3), 카본테트라플로라이드(CF4) 혹은 이의 조합을 제공할 수 있다.
도 6d를 참조하면, 상기 폴리머 증착 및 식각 공정을 반복하여 제2 마스크(32a)의 측벽에 제2 내지 제6 스페이서(52,53,54,55,56)를 순차 부착하여 제2 마스크(32a)를 순차 확대하고, 순차 확대되는 제2 마스크(32a)를 이용한 식각 공정을 순차 진행하여 제5 내지 제10 계단(S5,S6,S7,S8,S9,S10)을 순차 형성할 수 있다. 제9 및 제10 계단(S9-S10)은 동일 유사한 크기로 형성할 수 있다. 본 실시예에 따른 폴리머 어탯치 공정을 이용한 마스크 확대 공정은 제2 마스크(30)의 측면에 스페이서(51-56)를 부착하는 것이므로 제2 마스크(30) 자체의 변형, 특히 축소를 유발하지 아니하며, 이러한 것은 스페이서(51-56)의 경우도 마찬가지다. 따라서, 스페이서(51-56)의 폭, 즉 수평 방향의 길이를 의도한 만큼 그리고 균일하게 설정할 수 있으므로 제3 내지 제10 계단들(S3-S10)의 크기(수평 방향의 길이) 역시 의도한 대로 만들 수 있다.
이어서, 도 5b 및 5c에서 설명한 바와 동일 유사한 공정으로 제9 및 제10 계단(S9-S10)의 측면들에 공통으로 접하는 제2 희생 스페이서(113b)를 형성할 수 있다. 상기 일련의 과정으로 도 5k와 같이 제1 계단(S1) 및 제2 계단(S2)의 측면에 제1 희생 스페이서(113a)가 부착되고, 제9 계단(S9) 및 제10 계단(S10)의 측면에 제2 희생 스페이서(113b)가 부착된 계단 구조(107)를 가진 몰드 스택(100)이 형성될 수 있다. 상기 어탯치 공정은 도 5n 내지 5p에서 설명한 하부 계단을 먼저 형성한 후 나머지 계단들을 형성하는 공정에도 적용할 수 있다.
<몰드 스택의 변형예>
도 7a 내지 7d는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 몰드 스택의 변형예를 도시한 단면도이다.
도 7a를 참조하면, 제1 계단(S1) 내지 제3 계단(S3)이 동일 유사한 크기를 가지며, 이들 계단들(S1-S3) 측면들에 제1 희생 스페이서(113a)가 부착된 몰드 스택(100b)을 형성할 수 있다. 본 실시예에 의하면, 제1 계단(S1) 내지 제3 계단(S3)을 이루는 희생막들(103)이 게이트들(도 1k의 150)로 대체되어 서로 연결된 3단 구조의 스트링 선택라인(SSL)이 형성될 수 있다. 다른 예로, 제1 계단(S1) 및 제2 계단(S2)의 측면들에 제1 희생 스페이서(113a)가 부착되므로써 도 1l에 도시된 바와 같은 스트링 선택라인(SSL)이 형성될 수 있다.
도 7b를 참조하면, 절연막들(101)의 두께가 불균일한 몰드 스택(100c)을 형성할 수 있다. 예컨대, 제3 계단(S3)을 구성하는 절연막(101) 및/또는 제9 계단(S9)을 구성하는 절연막(101)의 두께는 다른 계단들(S2-S8, S10)을 구성하는 절연막들(101)에 비해 더 두껍게 형성될 수 있다. 제1 계단(S1) 및 제2 계단(S2)은 스트링 선택라인(SSL)으로 형성되고, 제9 계단(S9) 및 제10 계단(S10)은 접지 선택라인(GSL)으로 형성되고, 제3 계단(S3) 내지 제8 계단(S8)은 워드라인(WL)으로 형성될 수 있다. 본 실시예에 의하면, 비교적 두꺼운 절연막들(101)에 의해 스트링 선택라인(SSL)과 워드라인(WL) 사이, 및/또는 접지 선택라인(GSL)과 워드라인(WL) 사이의 전압강하에 따른 전기적 충격을 완화할 수 있다.
도 7c를 참조하면, 희생막들(103)의 두께가 불균일한 몰드 스택(100d)을 형성할 수 있다. 예컨대, 도 7c에 도시된 바와 같이, 제1 계단(S1)과 제2 계단(S2)을 이루는 희생막들(103) 및/또는 제9 계단(S9)과 제10 계단(S10)을 이루는 희생막들(103)은 다른 계단들(S3-S8)을 이루는 희생막들(103)에 비해 더 두껍게 형성될 수 있다. 본 실시예에 의하면, 게이트 대체(gate replacement) 공정에 의해 비교적 큰 두께의 선택라인들(SSL,GSL)이 형성될 수 있다. 이에 따라, 채널 길이가 대체로 길어져 누설전류 특성을 향상시킬 수 있다.
도 7d를 참조하면, 비교적 낮은 높이를 갖는 몰드 스택(100e)을 형성할 수 있다. 예컨대, 제1 계단(S1)과 제2 계단(S2)을 이루는 희생막들(103) 및/또는 제9 계단(S9)과 제10 계단(S10)을 이루는 희생막들(103)은 다른 계단들(S3-S8)을 이루는 희생막들(103)에 비해 더 얇게 형성될 수 있다. 본 실시예에 의하면, 게이트 대체(gate replacement) 공정에 의해 비교적 얇은 두께의 선택라인들(SSL,GSL)이 형성되더라도 상하 양단의 게이트들(150)이 서로 이어지므로 채널 길이가 실질적으로 더 길어질 수 있다.
<방법실시예 2>
도 8a 내지 8c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 8a를 참조하면, 절연막들(101)과 희생막들(103)을 교대로 그리고 순차 적층된 몰드 스택(100)을 형성하고, 그 몰드 스택(100)을 패터닝하여 적어도 일측면에 계단 구조(107)를 형성할 수 있다. 계단 구조(107)는 도 5a 내지 5r을 참조하여 설명한 트림 공정 혹은 도 6a 내지 6d를 참조하여 설명한 어탯치 공정을 채택하여 형성할 수 있다. 본 실시예에 따르면, 최상부 희생막(103)과 그 바로 아래의 희생막(103)을 구조적으로 이어주는 제1 희생 스페이서(113a)가 형성될 수 있다. 유사하게, 최하부 희생막(103)과 그 바로 위의 희생막(103)을 구조적으로 이어주는 제2 희생 스페이서(113b)가 형성될 수 있다.
도 8b를 참조하면, 상기 계단 패터닝 공정 이후에 수직 채널들(110)을 형성할 수 있다. 수직 채널(110)은 절연막들(101)과 희생막들(103)을 수직 관통하여 반도체 기판(190)과 접속할 수 있다. 이어서, 도 4c 내지 도 4i를 참조하여 설명한 바와 동일 유사하게, 워드라인 컷 공정과 대체 공정 그리고 콘택 공정을 진행하여 도 1a의 반도체 소자(1)를 형성할 수 있다.
다른 예로, 도 8c에 도시된 바와 같이, 채널 홀(104)의 측벽에 정보저장막(140)을 형성한 후 수직 채널(110)을 형성할 수 있다. 정보저장막(140)은 수직 채널(110)의 측벽을 따라 수직 연장된 형태를 가질 수 있다. 정보저장막(140)은, 도 1d에 도시된 바와 같이, 터널 절연막(141)과 전하저장막(143)과 블록킹 절연막(145)을 포함할 수 있다. 이에 의하면, 도 1c에 도시된 바와 같이, 절연막들(101) 사이에 정보저장막(140)이 차지하는 영역이 필요없으므로 몰드 스택(100)의 높이를 낮출 수 있어 반도체 소자의 축소화에 기여할 수 있다. 정보저장막(140)을 채널 홀(104) 내에 형성하는 공정은 도 4a 내지 4i를 참조하여 설명한 실시예에도 적용할 수 있다.
<방법실시예 3>
도 9a 내지 9d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 9a를 참조하면, 반도체 기판(290) 상에 복수개의 절연막(201)과 도전막(250)이 교대로 그리고 반복적으로 적층된 몰드 스택(200)을 형성하고, 그 몰드 스택(200)을 수직 관통하여 반도체 기판(290)의 상면을 노출시키는 복수개의 채널 홀(204)을 형성할 수 있다. 일례로, 절연막(201)은 실리콘 산화막이나 실리콘 질화막으로 도전막(203)은 실리콘막을 증착하여 형성할 수 있다. 채널 홀(204) 내에 정보저장막(240)과 수직 채널(210)을 형성할 수 있다. 정보저장막(240)은 도 3d에 도시된 바와 같이 전하저장막을 포함하며 수직 채널(210)을 따라 수직 연장된 다중막 구조로 형성할 수 있고, 수직 채널(210)은 도 3c에 도시된 바와 같은 실리콘 벌크 구조 혹은 도 3e에 도시된 바와 같은 마카로니 구조로 형성할 수 있다.
도 9b를 참조하면, 상기 수직 채널 형성 공정 이후에 계단 패터닝 공정을 진행할 수 있다. 예컨대, 몰드 스택(200)을 패터닝하여 도전막들(250)이 계단 형태로 적층된 게이트 스택(205)으로 형성할 수 있다. 게이트 스택(205) 형성을 위한 계단 패터닝 공정은 도 5a 내지 5r을 참조하여 설명한 트림 공정 혹은 도 6a 내지 6d를 참조하여 설명한 어탯치 공정을 채택하여 형성할 수 있다. 본 실시예에 따르면, 최상부 도전막(250: 이하 게이트)과 그 바로 아래의 게이트(250)을 구조적으로 이어주는 제1 도전 스페이서(253a)가 형성될 수 있다. 유사하게, 최하부 게이트(250)와 그 바로 위의 게이트(250)를 구조적으로 이어주는 제2 도전 스페이서(253b)가 형성될 수 있다.
이어서, 게이트 스택(205) 상에 절연막(230)을 형성하고, 가령 이방성 식각 공정으로 게이트 스택(205)을 패터닝하여 최상부 절연막(201)과 게이트(250) 그리고 그 바로 아래의 절연막(201)과 게이트(250)를 라인 형태로 형성할 수 있다. 최상부 및 그 바로 아래의 게이트들(250)은 구조적으로 서로 연결된 2단 구조를 갖는 라인 형태의 스트링 선택라인(SSL)을 구성할 수 있다. 최하부 및 그 바로 위의 게이트들(250)은 구조적으로 서로 연결된 2단 구조를 갖는 플레이트 형태의 접지 선택라인(GSL)을 구성할 수 있다. 나머지 게이트들(250)은 각각 1단 구조를 갖는 플레이트 형태의 워드라인(WL)을 구성할 수 있다. 게이트들(250)의 구체적인 형상에 대해선 도 9c에 도시되어 있다. 분리 영역(231)은 절연체로 채워질 수 있다.
도 9c를 참조하면, 최상부 게이트(250)와 바로 그 아래의 게이트(250)는 제1 도전 스페이서(253a)에 의해 서로 연결되어 스트링 선택라인(SSL)을 구성할 수 있다. 유사하게, 최하부 게이트(250)와 그 바로 위의 게이트(250)는 제2 도전 스페이서(253b)에 의해 서로 연결되어 접지 선택라인(GSL)을 구성할 수 있다. 다른 나머지의 게이트들(250)은 1단 구조의 워드라인들(WL)을 구성할 수 있다. 스트링 선택라인(SSL)은 라인 형태, 워드라인(WL)과 접지 선택라인(GSL)은 플레이트 형태를 가질 수 있다. 게이트들(250) 각각에는 인접한 상부의 게이트(250)에 의해 가려지지 않아 노출된 부분인 패드(252)가 정의될 수 있다.
도 9d를 참조하면, 절연막(230)을 관통하여 게이트들(250)의 패드들(252)에 접속하는 콘택들(260)을, 그리고 선택적으로 반도체 기판(290)에 접속하는 콘택(261)을 더 형성할 수 있다. 콘택들(260,261)의 형성 이전에 콘택홀들을 형성할 때 깊이 차이에 따른 과도 식각 문제는 도 4h 및 4i에서 설명한 바와 같이 저지될 수 있다. 비트라인 및 금속라인들 등을 더 형성하면 도 3a에 도시된 것과 동일 유사한 반도체 소자(2)를 형성할 수 있다.
<방법실시예 4>
도 10a 및 10b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 10a를 참조하면, 반도체 기판(290) 상에 복수개의 절연막(201)과 도전막(250)이 교대로 그리고 반복적으로 적층되고 적어도 일측면에 계단 구조(207)를 갖는 게이트 스택(205)을 형성할 수 있다. 계단 구조(207)는 상술한 트림 공정 혹은 어탯치 공정으로 형성할 수 있다. 최상부 게이트(250)와 그 바로 아래의 게이트(250)을 구조적으로 이어주는 제1 도전 스페이서(253a)가 형성될 수 있다. 유사하게, 최하부 게이트(250)와 그 바로 위의 게이트(250)를 구조적으로 이어주는 제2 도전 스페이서(253b)가 형성될 수 있다.
도 10b를 참조하면, 상기 계단 패터닝 공정 이후에 수직 채널(210)을 형성할 수 있다. 일례로, 게이트 스택(205)을 관통하여 반도체 기판(290)의 상면을 노출시키는 복수개의 채널 홀(204)을 형성하고, 그 채널 홀들(204) 내에 복수개의 수직 채널들(210)과 수직 채널들(210)의 길이 방향으로 따라 연장된 정보저장막들(240)을 형성할 수 있다. 그다음, 도 9b 내지 9d를 참조하여 설명한 공정과 동일 유사하게, 스트링 선택라인 분리 공정과 콘택 공정을 진행하여 도 3a의 반도체 소자(2)를 형성할 수 있다.
<응용예>
도 11a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 11a를 참조하면, 메모리 카드(1200)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함한다. 플래시 메모리(1210)는 상술한 본 발명 실시예에 따른 반도체 소자, 가령 수직 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 카드(1200)는 호스트(1230:HOST)와 플래시 메모리(1210:FALSH MEMORY) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220:MEMORY CONTROLLER)를 포함할 수 있다. 에스램(1221:SRAM)은 중앙처리장치(1222:CPU)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223:HOST INTERFACE)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224:ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225:MEMORY INTERFACE)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222:CPU)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(1230:HOST)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
도 11b는 본 발명 실시예에 따른 반도체 소자를 구비한 정보 처리 시스템을 도시한 블록도이다.
도 11b를 참조하면, 본 발명 실시예에 따른 정보 처리 시스템(1300)은 본 실시예의 반도체 소자, 일례로 수직 낸드 플래시 메모리 소자를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
일례로, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320:MODEM), 중앙처리장치(1330:CPU), 램(1340:RAM), 유저 인터페이스(1350:USER INTERFACE)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (23)

  1. 기판 상에 수직 방향으로 직렬 연결된 복수개의 메모리 셀들; 및
    상기 복수개의 메모리 셀들의 상부 및 하부에 각각 배치되어 상기 복수개의 메모리 셀들과 직렬 연결된 상부 및 하부 비메모리 셀들을 포함하고,
    상기 셀들은 계단 구조를 이루는 패드들을 포함하며,
    상기 상부 및 하부 비메모리 셀들 중 적어도 어느 하나는 상기 수직 방향으로 인접한 복수개의 적층 비메모리 셀들을 포함하되, 상기 복수개의 적층 비메모리 셀들의 패드들의 어느 하나로부터 다른 하나로 수직 연장되어 상호 연결하는 전도체를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 전도체는 상기 복수개의 적층 비메모리 셀들의 패드들과 동일 물질인 반도체 소자.
  3. 제1항에 있어서,
    상기 전도체는 상기 복수개의 적층 비메모리 셀들의 게이트들의 가장자리들을 수직 연결하도록 제공된 반도체 소자.
  4. 제3항에 있어서,
    상기 패드들과 접하는 복수개의 콘택들을 더 포함하고,
    상기 상부 비메모리 셀은 상기 복수개의 적층 비메모리 셀들을 포함하고,
    상기 상부 비메모리 셀들의 패드와 접하는 콘택은 상기 복수개의 적층 비메모리 셀들 중 상부 게이트의 패드를 관통하는 반도체 소자.
  5. 기판 상에 제공된 복수개의 수직 채널들; 및
    상기 기판 상에 제1 비메모리 트랜지스터를 구성하는 제1 선택라인과, 상기 제1 선택라인 상에 메모리 트랜지스터를 구성하는 워드라인과, 상기 워드라인 상에 제2 비메모리 트랜지스터를 구성하는 제2 선택라인이 계단 구조를 이루는 게이트 스택을 포함하고,
    상기 제2 선택라인은:
    상기 워드라인에 인접한 제1 패드를 갖는 제1 게이트와; 그리고
    상기 제1 게이트 상에 제2 패드를 갖는 제2 게이트를 포함하되, 상기 제1 및 제2 패드가 제1 전도체에 의해 상하 연결된 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 패드는 상기 2 패드에 가려져 노출되지 않는 반도체 소자.
  7. 제6항에 있어서,
    상기 워드라인은 상기 제1 게이트에 인접하며 제1 워드라인 패드를 갖는 제1 워드라인 게이트를 포함하고, 상기 제1 및 제2 패드들 중 적어도 어느 하나는 상기 제1 워드라인 패드에 비해 확장된 반도체 소자.
  8. 제5항에 있어서,
    상기 제1 선택라인은:
    상기 워드라인에 인접한 제3 패드를 갖는 제3 게이트와; 그리고
    상기 제3 게이트의 하부에 제4 패드를 갖는 제4 게이트를 포함하되, 상기 제3 및 제4 패드는 제2 전도체에 의해 상하 연결된 반도체 소자.
  9. 제8항에 있어서,
    상기 제4 패드는 상기 제3 패드에 가려져 노출되지 않는 반도체 소자.
  10. 제9항에 있어서,
    상기 워드라인은 상기 제3 게이트에 인접하며 제2 워드라인 패드를 갖는 제2 워드라인 게이트를 포함하고, 상기 제3 및 제4 패드들 중 적어도 어느 하나는 상기 제2 워드라인 패드에 비해 확장된 반도체 소자.
  11. 제5항에 있어서,
    상기 선택라인들 및 워드라인에 접속되는 복수개의 콘택들을 더 포함하고,
    상기 복수개의 콘택들은:
    상기 제1 선택라인에 접속되는 제1 선택라인 콘택과;
    상기 워드라인에 접속되는 워드라인 콘택과; 그리고
    상기 제2 선택라인에 접속되는 제2 선택라인 콘택을;
    포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 선택라인 콘택은 상기 제2 패드에 접속되거나 혹은 상기 제2 패드를 관통하는 반도체 소자.
  13. 기판 상에 복수개의 수직 채널들을 형성하고; 그리고
    상기 기판 상에 상기 수직 채널의 길이 방향을 따라 복수개의 게이트들이 적층된 계단 구조의 게이트 스택을 형성하는 것을 포함하고,
    상기 최상부 및 최하부 게이트들 중 적어도 어느 하나를 상하 인접한 다층막으로 형성하되, 상기 다층막 중 상부 막으로부터 하부 막으로 수직 연장되어 상기 다층막을 연결하는 전도체를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 게이트 스택을 형성하는 것은:
    상기 기판 상에 복수개의 희생막들이 서로 이격 적층된 제1 몰드 스택을 형성하고;
    상기 제1 몰드 스택을 패터닝하여 상기 계단 구조를 형성하고; 그리고
    상기 복수개의 희생막들을 도전막들로 대체하여 상기 게이트들을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 제1 몰드 스택의 계단 구조를 형성하는 것은:
    순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 희생막들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하는 것을;
    포함하는 반도체 소자의 제조방법.
  16. 제14항에 있어서,
    상기 전도체를 형성하는 것은:
    상기 복수개의 희생막들 중 최상부의 제1 희생막 그리고 상기 제1 희생막 바로 그 아래의 제2 희생막을 동시에 패터닝하여, 서로 이격된 제1 및 제2 희생막 패턴들을 형성하고;
    상기 제1 및 제2 희생막 패턴들의 측면들에 공통으로 접하는 제1 연결막 패턴을 형성하고; 그리고
    상기 제1 및 제2 희생막 패턴들과 상기 제1 연결막 패턴을 상기 도전막으로 대체하여, 상기 제1 및 제2 희생막 패턴들을 상기 다층막을 이루는 제1 게이트 및 바로 그 아래의 제2 게이트로 형성하고, 그리고 상기 제1 연결막 패턴을 상기 전도체로 형성하는 것을:
    포함하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 제1 연결막 패턴을 형성하는 것은:
    상기 제1 몰드 스택 상에 상기 희생막과 동일한 성분 혹은 동일한 식각선택비를 갖는 물질로 상기 제1 및 제2 희생막 패턴들을 덮는 제1 연결막을 형성하고; 그리고
    상기 제1 연결막을 이방성 식각하여 상기 제1 및 제2 희생막 패턴들의 측면들 상에 상기 제1 연결막 패턴을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 복수개의 희생막들 중 상기 제1 및 제2 희생막들의 두께들은 다른 희생막들의 두께들과 동일하거나 상이한 반도체 소자의 제조방법.
  19. 제13항에 있어서,
    상기 게이트 스택을 형성하는 것은:
    상기 기판 상에 복수개의 도전막들이 서로 이격 적층된 제2 몰드 스택을 형성하고; 그리고
    상기 제2 몰드 스택을 패터닝하여 상기 계단 구조를 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 제2 몰드 스택의 계단 구조를 형성하는 것은:
    순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 도전막들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하는 것을;
    포함하는 반도체 소쟈의 제조방법.
  21. 제19항에 있어서,
    상기 전도체를 형성하는 것은:
    상기 복수개의 도전막들 중 최상부의 제1 도전막 그리고 상기 제1 도전막 바로 그 아래의 제2 도전막을 동시에 패터닝하여, 서로 이격된 제1 및 제2 도전막 패턴들을 형성하고; 그리고
    상기 제1 및 제2 도전막 패턴들의 측면들에 공통으로 접하는 제2 연결막 패턴을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  22. 제19항에 있어서,
    상기 제2 연결막 패턴을 형성하는 것은:
    상기 제2 몰드 스택 상에 상기 도전막과 동일한 성분을 갖는 물질로 상기 제1 및 제2 도전막 패턴들을 덮는 제2 연결막을 형성하고; 그리고
    상기 제2 연결막을 이방성 식각하여 상기 제1 및 제2 도전막 패턴들의 측면들 상에 상기 제2 연결막 패턴을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  23. 제19항에 있어서,
    상기 복수개의 도전막들 중 상기 제1 및 제2 도전막들의 두께들은 다른 도전막들의 두께들과 동일하거나 상이한 반도체 소자의 제조방법.
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140073933A (ko) * 2012-12-07 2014-06-17 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법
KR20140093070A (ko) * 2013-01-17 2014-07-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20140093044A (ko) * 2013-01-17 2014-07-25 삼성전자주식회사 수직형 반도체 소자
KR20140122890A (ko) * 2013-04-11 2014-10-21 삼성전자주식회사 반도체 장치의 연결구조 및 제조 방법
KR20150043649A (ko) * 2013-10-14 2015-04-23 삼성전자주식회사 반도체 장치의 제조 방법
KR20150057254A (ko) * 2013-11-19 2015-05-28 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9105513B2 (en) 2013-11-01 2015-08-11 SK Hynix Inc. Transistor including sub-gate and semiconductor device including the same
KR20160034519A (ko) * 2014-09-19 2016-03-30 삼성전자주식회사 불 휘발성 메모리 장치
KR20160069584A (ko) * 2014-12-08 2016-06-17 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
KR20160140469A (ko) * 2015-05-29 2016-12-07 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20160140467A (ko) * 2015-05-29 2016-12-07 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20170000398A (ko) * 2012-07-06 2017-01-02 마이크론 테크놀로지, 인크 적어도 2개의 마스크를 이용한 스테어 스텝 형성
US9780113B2 (en) 2015-02-10 2017-10-03 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD
KR20180032194A (ko) * 2016-09-21 2018-03-29 마이크론 테크놀로지, 인크 스테어 스텝 구조물을 포함하는 반도체 장치 구조물을 형성하는 방법 및 관련된 반도체 장치
KR20180103233A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
KR102161740B1 (ko) * 2019-04-04 2020-10-05 삼성전자주식회사 효율적으로 워드라인을 형성하는 3차원 플래시 메모리 제조 방법
KR20200123973A (ko) * 2019-04-23 2020-11-02 삼성전자주식회사 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
WO2020242602A1 (en) * 2019-05-24 2020-12-03 Tokyo Electron Limited Self-aligned contacts for 3d logic and memory
KR20220000793A (ko) * 2020-06-26 2022-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 적층형 강유전성 랜덤 액세스 메모리 디바이스 및 형성 방법
KR20220015289A (ko) * 2020-07-30 2022-02-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 계단 구조체
US11251120B2 (en) 2020-01-07 2022-02-15 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same
US11682667B2 (en) 2017-06-27 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Memory cell including cell transistor including control gate and charge accumulation layer

Families Citing this family (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101495800B1 (ko) * 2009-04-10 2015-02-27 삼성전자주식회사 비휘발성 메모리 장치
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101769969B1 (ko) * 2010-06-14 2017-08-21 삼성전자주식회사 광 블랙 영역 및 활성 화소 영역 사이의 차광 패턴을 갖는 이미지 센서
KR101761366B1 (ko) * 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
JP5550604B2 (ja) * 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR20130045050A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP5912637B2 (ja) * 2012-02-17 2016-04-27 東京エレクトロン株式会社 半導体装置の製造方法
KR101884002B1 (ko) * 2012-04-13 2018-08-01 삼성전자주식회사 콘택 구조물 형성 방법
US9093369B2 (en) * 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
KR20130139602A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
US8737108B2 (en) 2012-09-25 2014-05-27 Intel Corporation 3D memory configurable for performance and power
CN103794519B (zh) * 2012-10-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US9076824B2 (en) * 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US9111591B2 (en) * 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
JP2015028966A (ja) * 2013-07-30 2015-02-12 株式会社東芝 半導体記憶装置及びその製造方法
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
KR102094472B1 (ko) * 2013-10-08 2020-03-27 삼성전자주식회사 반도체 장치
KR102122364B1 (ko) * 2013-11-05 2020-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
WO2015159414A1 (ja) * 2014-04-17 2015-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体メモリ装置及びその製造方法
JP2016009840A (ja) * 2014-06-26 2016-01-18 富士通セミコンダクター株式会社 半導体装置、半導体装置のリペア方法、及び半導体装置の製造方法
US9455257B2 (en) 2014-09-04 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US20160071853A1 (en) * 2014-09-09 2016-03-10 Kabushiki Kaisha Toshiba Semiconductor memory device
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
CN104319276B (zh) * 2014-09-16 2017-05-10 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
US9305934B1 (en) 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
CN105810640A (zh) * 2014-12-31 2016-07-27 上海格易电子有限公司 一种3d nand源极选择管及其制作方法
TWI559370B (zh) 2015-01-15 2016-11-21 力晶科技股份有限公司 半導體結構的製造方法
TWI572016B (zh) * 2015-01-15 2017-02-21 力晶科技股份有限公司 半導體結構及其製造方法
US9391086B1 (en) * 2015-02-23 2016-07-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US10147735B2 (en) * 2015-03-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and production method thereof
CN104701323B (zh) * 2015-03-16 2017-12-19 武汉新芯集成电路制造有限公司 一种存储结构
US9673057B2 (en) 2015-03-23 2017-06-06 Lam Research Corporation Method for forming stair-step structures
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9859422B2 (en) 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9443861B1 (en) 2015-05-28 2016-09-13 Sandisk Technologies Llc Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9543318B1 (en) 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9520402B1 (en) * 2015-08-25 2016-12-13 Intel Corporation Provision of etch stop for wordlines in a memory device
US9911749B2 (en) 2015-09-09 2018-03-06 Toshiba Memory Corporation Stacked 3D semiconductor memory structure
WO2017053329A1 (en) * 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US9704878B2 (en) 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9659958B2 (en) * 2015-10-13 2017-05-23 Samsung Elctronics Co., Ltd. Three-dimensional semiconductor memory device
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102492979B1 (ko) 2015-12-11 2023-01-31 삼성전자주식회사 수직형 메모리 장치
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US9978752B2 (en) 2016-01-15 2018-05-22 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices
KR102650535B1 (ko) 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
TWI643254B (zh) 2016-01-21 2018-12-01 東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
US9741563B2 (en) * 2016-01-27 2017-08-22 Lam Research Corporation Hybrid stair-step etch
US9754820B2 (en) 2016-02-01 2017-09-05 Sandisk Technologies Llc Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
KR102635843B1 (ko) 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9831180B2 (en) 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10134672B2 (en) 2016-03-15 2018-11-20 Toshiba Memory Corporation Semiconductor memory device having a stepped structure and contact wirings formed thereon
US9922991B2 (en) * 2016-03-16 2018-03-20 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102591057B1 (ko) 2016-04-08 2023-10-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9728547B1 (en) 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof
US9985046B2 (en) 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US9824966B1 (en) 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9805805B1 (en) 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US10861870B2 (en) * 2016-09-29 2020-12-08 Intel Corporation Inverted staircase contact for density improvement to 3D stacked devices
WO2018058548A1 (en) 2016-09-30 2018-04-05 Intel Corporation Stair-stacked dice device in system in package, and methods of making same
US10446437B2 (en) * 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US10192877B2 (en) * 2017-03-07 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with level-shifted staircase structures and method of making thereof
CN106876367B (zh) * 2017-03-07 2019-01-29 长江存储科技有限责任公司 三维存储器测试结构及其制作方法、测试方法
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
US10504901B2 (en) * 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
CN110678974B (zh) 2017-06-02 2023-11-28 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
SG10201803464XA (en) 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same
CN109148470A (zh) * 2017-06-15 2019-01-04 三星电子株式会社 制造具有垂直沟道结构的半导体装置的方法
US10593693B2 (en) 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
KR102397903B1 (ko) * 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
KR102399462B1 (ko) 2017-07-25 2022-05-18 삼성전자주식회사 수직형 메모리 장치
CN107611137B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器件的制造方法及其器件结构
JP2019050270A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 半導体記憶装置
JP2019057623A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 積層配線構造体及び積層配線構造体の製造方法
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
CN107863350B (zh) * 2017-11-21 2021-05-11 中国科学院微电子研究所 一种三维存储器及其制备方法
KR102484394B1 (ko) * 2017-12-06 2023-01-03 삼성전자주식회사 반도체 장치
KR102534838B1 (ko) * 2017-12-20 2023-05-22 삼성전자주식회사 3차원 구조를 갖는 메모리 장치
US11823888B2 (en) 2017-12-20 2023-11-21 Samsung Electronics Co., Ltd. Memory stack with pads connecting peripheral and memory circuits
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
WO2019167687A1 (ja) * 2018-03-02 2019-09-06 東京エレクトロン株式会社 ３次元半導体記憶装置の製造方法
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
JP7089067B2 (ja) 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法
KR102619625B1 (ko) 2018-05-18 2024-01-02 삼성전자주식회사 반도체 소자
KR102618492B1 (ko) 2018-05-18 2023-12-28 삼성전자주식회사 3차원 반도체 소자
KR102614849B1 (ko) 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
KR102466008B1 (ko) 2018-05-23 2022-11-10 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
WO2020000306A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
KR20200008335A (ko) * 2018-07-16 2020-01-28 삼성전자주식회사 3차원 반도체 메모리 소자
WO2020037489A1 (en) 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
KR20200024630A (ko) * 2018-08-28 2020-03-09 삼성전자주식회사 3차원 반도체 메모리 장치
CN112602193A (zh) * 2018-09-05 2021-04-02 东京毅力科创株式会社 用于制造单片集成3d cmos逻辑和存储器的架构设计和工艺
KR102452827B1 (ko) * 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
WO2020077185A1 (en) * 2018-10-13 2020-04-16 Applied Materials, Inc. Stacked transistor device
CN109524416B (zh) * 2018-11-06 2021-07-06 长江存储科技有限责任公司 制造存储器件的方法及存储器件
CN114141781A (zh) * 2019-01-31 2022-03-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
KR20200104669A (ko) 2019-02-27 2020-09-04 삼성전자주식회사 집적회로 소자
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
KR20200127101A (ko) * 2019-04-30 2020-11-10 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR20200129594A (ko) 2019-05-09 2020-11-18 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) * 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN110741475A (zh) * 2019-08-29 2020-01-31 长江存储科技有限责任公司 三维存储器及其制造方法
US11309332B2 (en) * 2019-09-12 2022-04-19 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal-containing conductive elements and method of making thereof
KR20210036664A (ko) 2019-09-26 2021-04-05 삼성전자주식회사 수직형 메모리 소자
KR20210037316A (ko) 2019-09-27 2021-04-06 삼성전자주식회사 수직형 비휘발성 메모리 소자
US11011408B2 (en) 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
US11133252B2 (en) * 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
KR20210108016A (ko) 2020-02-25 2021-09-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210117392A (ko) 2020-03-18 2021-09-29 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210148460A (ko) 2020-05-28 2021-12-08 삼성전자주식회사 반도체 소자
WO2022133990A1 (en) 2020-12-25 2022-06-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having source-select-gate cut structures and methods for forming the same
CN112740402B (zh) * 2020-12-25 2024-04-19 长江存储科技有限责任公司 具有源极选择栅切口结构的三维存储器件及其形成方法
KR20220113048A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US20220336278A1 (en) * 2021-04-15 2022-10-20 Micron Technology, Inc. Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
CN113380797B (zh) * 2021-06-02 2022-07-29 中国科学院微电子研究所 半导体装置及其制造方法及包括其的电子设备
TWI800924B (zh) * 2021-09-16 2023-05-01 旺宏電子股份有限公司 三維記憶體裝置
US11631461B2 (en) 2021-09-16 2023-04-18 Macronix International Co., Ltd. Three dimension memory device
CN117677180A (zh) * 2022-08-15 2024-03-08 长鑫存储技术有限公司 半导体结构及半导体结构的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60200541A (ja) * 1984-03-26 1985-10-11 Agency Of Ind Science & Technol 半導体装置
JPH0198243A (ja) * 1987-10-12 1989-04-17 Fujitsu Ltd 半導体装置の製造方法
JPH06291192A (ja) * 1993-03-31 1994-10-18 Toshiba Corp 半導体集積回路における配線接続構造
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP2009212280A (ja) 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5253875B2 (ja) * 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101527195B1 (ko) 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170000398A (ko) * 2012-07-06 2017-01-02 마이크론 테크놀로지, 인크 적어도 2개의 마스크를 이용한 스테어 스텝 형성
KR20140073933A (ko) * 2012-12-07 2014-06-17 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법
KR20140093070A (ko) * 2013-01-17 2014-07-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20140093044A (ko) * 2013-01-17 2014-07-25 삼성전자주식회사 수직형 반도체 소자
KR20140122890A (ko) * 2013-04-11 2014-10-21 삼성전자주식회사 반도체 장치의 연결구조 및 제조 방법
KR20150043649A (ko) * 2013-10-14 2015-04-23 삼성전자주식회사 반도체 장치의 제조 방법
US9105513B2 (en) 2013-11-01 2015-08-11 SK Hynix Inc. Transistor including sub-gate and semiconductor device including the same
KR20150057254A (ko) * 2013-11-19 2015-05-28 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20160034519A (ko) * 2014-09-19 2016-03-30 삼성전자주식회사 불 휘발성 메모리 장치
KR20160069584A (ko) * 2014-12-08 2016-06-17 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
US9780113B2 (en) 2015-02-10 2017-10-03 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD
KR20160140469A (ko) * 2015-05-29 2016-12-07 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20160140467A (ko) * 2015-05-29 2016-12-07 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20220099942A (ko) * 2015-05-29 2022-07-14 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치
KR20180032194A (ko) * 2016-09-21 2018-03-29 마이크론 테크놀로지, 인크 스테어 스텝 구조물을 포함하는 반도체 장치 구조물을 형성하는 방법 및 관련된 반도체 장치
US11296104B2 (en) 2017-03-09 2022-04-05 Samsung Electronics Co., Ltd. Three dimensional semiconductor device and method of forming the same
KR20180103233A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
US11910614B2 (en) 2017-03-09 2024-02-20 Samsung Electronics Co., Ltd. Three dimensional semiconductor device and method of forming the same
US11682667B2 (en) 2017-06-27 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Memory cell including cell transistor including control gate and charge accumulation layer
KR102161740B1 (ko) * 2019-04-04 2020-10-05 삼성전자주식회사 효율적으로 워드라인을 형성하는 3차원 플래시 메모리 제조 방법
KR20200123973A (ko) * 2019-04-23 2020-11-02 삼성전자주식회사 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
US11335599B2 (en) 2019-05-24 2022-05-17 Tokyo Electron Limited Self-aligned contacts for 3D logic and memory
WO2020242602A1 (en) * 2019-05-24 2020-12-03 Tokyo Electron Limited Self-aligned contacts for 3d logic and memory
US11251120B2 (en) 2020-01-07 2022-02-15 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same
KR20220000793A (ko) * 2020-06-26 2022-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 적층형 강유전성 랜덤 액세스 메모리 디바이스 및 형성 방법
US11552103B2 (en) 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
KR20220015289A (ko) * 2020-07-30 2022-02-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 계단 구조체

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