KR20150057254A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 채널들, 게이트 라인들 및 연결부를 포함한다. 채널들은 기판 상면에 대해 수직한 제1 방향으로 연장된다. 게이트 라인들은 채널의 외측벽 상에 구비되며 기판 상면으로부터 제1 방향을 따라 순차적으로 서로 이격되도록 계단형의 복수의 층으로 적층된다. 연결부는 복수의 층 중 적어도 한 층에 배치된 게이트 라인들을 동일한 층에서 연결시키며, 게이트 라인으로부터 돌출되어 연장된다. 연결부에 의해 동일한 층의 게이트 라인들을 연결시키므로, 추가적인 배선 구조물을 감소시킬 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들과 절연막들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 상기 기판의 상면으로부터 수직한 방향으로 게이트 라인들이 적층되며, 상기 게이트 라인들에 전기적 신호를 인가하기 위한 콘택 및/또는 배선 구조물들이 필요하다.
그러나, 상기 수직형 메모리 장치의 고용량화를 위해 더 많은 게이트 라인들이 적층될수록 더 많은 상기 배선 구조물들이 필요하다. 이 경우, 상기 수직형 메모리 장치의 회로 구조가 지나치게 복잡해질 수 있으며, 노광 해상도와 같은 패터닝 공정의 한계에 따라 회로 구조를 보다 단순하게 설계할 필요가 있다.
본 발명의 일 목적은 고용량화 및 고집적화가 가능한 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 고용량화 및 고집적화가 가능한 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 채널들, 게이트 라인들 및 연결부를 포함한다. 상기 채널들은 기판 상면에 대해 수직한 제1 방향으로 연장된다. 상기 게이트 라인들은 상기 채널의 외측벽 상에 구비되며 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 서로 이격되도록 계단형의 복수의 층으로 적층된다. 상기 연결부는 상기 복수의 층 중 적어도 한 층에 배치된 상기 게이트 라인들을 동일한 층에서 연결시키며, 상기 게이트 라인으로부터 돌출되어 연장된다.
예시적인 실시예들에 있어서, 상기 기판은 셀 영역 및 상기 셀 영역의 측부에 배치되는 확장 영역을 포함할 수 있다. 상기 연결부는 상기 확장 영역 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 각 층의 상기 게이트 라인은 상기 확장 영역으로 돌출되는 확장부를 포함하며, 최상층의 상기 연결부는 상기 확장부로부터 연장될 수 있다.
예시적인 실시예들에 있어서, 서로 다른 층에 배치된 상기 연결부들은 상기 제1 방향으로 서로 중첩될 수 있다.
예시적인 실시예들에 있어서, 상기 확장 영역은 상기 셀 영역의 양 측부에 구비되는 제1 확장 영역 및 제2 확장 영역을 포함할 수 있다. 상기 게이트 라인들은 상기 제1 확장 영역 및 상기 제2 확장 영역에서 교대로 상면이 노출되도록 상기 제1 방향을 따라 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 연결부는 상기 제1 확장 영역 및 상기 제2 확장 영역 중 적어도 하나의 상기 확장 영역 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 게이트 라인들과 접속되는 콘택들을 더 포함하며, 상기 콘택들은 상기 제1 방향을 따라 상기 제1 확장 영역 및 상기 제2 확장 영역 상에서 교대로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판 상면에서부터 상기 제1 방향을 따라 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인(word line) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 동일한 층에 배치된 상기 SSL들은 서로 분리되어 연장하며, 동일한 층에 배치된 상기 워드 라인들은 상기 연결부에 의해 서로 연결되어 연장될 수 있다.
예시적인 실시예들에 있어서, 동일한 층에 배치된 상기 GSL들은 분리막 패턴에 의해 서로 분리되어 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 분리막 패턴은 상기 연결부와 상기 제1 방향을 따라 중첩될 수 있다.
예시적인 실시예들에 있어서, 상기 GSL은 상기 분리막 패턴을 수용하는 오목부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 GSL은 상기 분리막 패턴과 접하는 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 GSL, 상기 워드 라인 및 상기 SSL과 각각 접속되는 GSL 콘택, 워드 라인 콘택 및 SSL 콘택을 더 포함할 수 있다. 하나의 층을 기준으로 상기 워드 라인 콘택의 개수는 상기 GSL 콘택 또는 상기 SSL 콘택의 개수보다 적을 수 있다.
예시적인 실시예들에 있어서, 상기 GSL 콘택 및 상기 SSL 콘택은 각각 개별 GSL 및 개별 SSL 마다 구비될 수 있다. 하나의 상기 연결부에 의해 복수의 상기 워드 라인들이 연결된 워드 라인 그룹이 정의되며, 하나의 상기 워드 라인 그룹 마다 하나의 상기 워드 라인 콘택이 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인 콘택은 상기 연결부 상에 안착될 수 있다.
예시적인 실시예들에 있어서, 복수의 상기 채널들이 상기 기판 상면에 평행한 제3 방향을 따라 배치되어 채널 열을 형성하고, 복수의 상기 채널 열들이 상기 기판 상면에 평행하며 상기 제3 방향에 수직한 제2 방향을 따라 배치될 수 있다. 상기 게이트 라인은 상기 채널 열을 감싸며 상기 제3 방향으로 연장하고, 상기 연결부는 동일한 층에서 상기 제2 방향을 따라 복수로 배치된 상기 게이트 라인들을 연결할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판 및 상기 기판 상에 배치된 복수의 셀 블록들을 포함한다. 상기 기판은 셀 영역 및 상기 셀 영역의 양 측부에 제1 확장 영역과 제2 확장 영역을 포함한다. 상기 셀 블록은 상기 기판 상면에 대해 수직한 제1 방향으로 연장되는 채널들, 상기 채널의 외측벽 상에 구비되며 상기 제1 방향을 따라 서로 이격되도록 적층되는 게이트 라인들 및 적어도 한 층에 배치된 상기 게이트 라인들을 연결시키며 상기 게이트 라인으로부터 돌출되어 연장되는 연결부를 포함한다.
예시적인 실시예들에 있어서, 상기 복수의 셀 블록들은 상기 기판 상면에 평행한 제2 방향을 따라 배치될 수 있다. 상기 제1 확장 영역 및 상기 제2 확장 영역은 상기 기판 상면에 평행하며 상기 제2 방향과 수직한 제3 방향을 따라 상기 셀 영역에 대해 서로 마주보도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 각 셀 블록의 상기 연결부는 상기 제2 방향을 따라, 상기 제1 확장 영역 및 상기 제2 확장 영역 상에서 교대로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 연결부에 의해 연결되는 상기 게이트 라인들과 접속되는 콘택을 더 포함할 수 있다. 상기 콘택은 상기 제2 방향을 따라, 상기 제1 확장 영역 및 상기 제2 확장 영역 상에서 교대로 배치될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 의한 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층한다. 상기 층간 절연막들 및 상기 희생막들의 측부를 식각하여 몰드 구조물을 형성한다. 상기 몰드 구조물을 관통하여 상기 기판과 접촉하는 채널들을 형성한다. 상기 채널들 사이의 상기 층간 절연막들 및 상기 희생막들을 부분적으로 식각하여, 개구부 및 상기 개구부를 중간에 차단하는 펜스 구조물을 형성한다. 상기 개구부에 의해 노출된 상기 희생막들을 제거한다. 상기 희생막들이 제거된 공간에 게이트 라인들 및 동일한 층에 형성된 상기 게이트 라인들을 연결하는 연결부를 형성한다.
예시적인 실시예들에 있어서, 상기 연결부는 상기 펜스 구조물로부터 상기 희생막들이 제거된 공간에서 동일한 층의 상기 게이트 라인들과 일체로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 펜스 구조물은 상기 개구부의 연장 방향과 수직한 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막들 및 상기 희생막들을 교대로 반복적으로 적층함에 있어서, 최하층의 상기 게이트 라인들을 서로 분리시키는 분리막 패턴이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 분리막 패턴을 형성하기 위해 최하층의 상기 희생막에 분리 홀을 형성할 수 있다. 상기 분리 홀을 채우는 분리막 패턴을 형성할 수 있다. 상기 분리 홀은 상기 연결부와 상기 기판에 수직한 방향으로 중첩될 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 바와 같이, 본 발명의 실시예들에 따른 수직형 메모리 장치에 따르면, 동일한 층에 형성되는 복수의 워드 라인들이 연결부에 의해 서로 연결될 수 있다. 따라서, 상기 수직형 메모리 장치의 상부에 상기 워드 라인들을 서로 전기적으로 연결하거나 그룹화 하기 위한 워드 라인 콘택 및/또는 배선 구조물들을 생략하거나 감소시킬 수 있다. 따라서, 상기 수직형 메모리 장치의 공간 활용의 자유도가 증가하므로 더 많은 수의 워드 라인의 적층이 가능해지며, 이에 따라 상기 수직형 메모리 장치의 용량 및 집적도를 더욱 증가시킬 수 있다.
또한, 상기 연결부는 상기 워드 라인과 일체로 동일한 공정에 의해 동시에 형성될 수 있으므로, 상기 워드 라인들의 연결을 위한 부가적인 공정을 생략시킬 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 2는 도 1에 도시된 수직형 메모리 장치의 평면도이다.
도 3 내지 도 5는 각각 도 1의 I-I'라인, II-II' 라인 및 III-III'라인을 따라 절단한 단면도들이다.
도 6a 및 도 6b는 도 1의 IV-IV’ 라인을 따라 절단한 단면도들이다.
도 7 내지 도 20b는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 22 및 도 23은 각각 도 21의 I-I'라인 및 II-II'라인을 따라 절단한 단면도들이다.
도 24a 및 도 24b는 도 20의 V-V' 라인을 따라 절단한 단면도들이다.
도 25 내지 도 32f는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다.
도 33은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 34는 도 33에 도시된 수직형 메모리 장치의 평면도이다.
도 35 내지 도 37은 각각 도 33의 I-I'라인, II-II' 라인 및 III-III'라인을 따라 절단한 단면도들이다.
도 38 내지 도 42d는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다.
도 43 내지 도 45는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들이다.
도 46 내지 도 52는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 53은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 54 내지 도 58은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 59는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 6b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도, 평면도 및 단면도들이다. 구체적으로, 도 1은 상기 수직형 메모리 장치의 사시도이며, 도 2는 도 1에 도시된 상기 수직형 메모리 장치의 평면도이다. 도 3 내지 도 5는 각각 도 1의 I-I'라인, II-II' 라인 및 III-III'라인을 따라 절단한 단면도들이다. 도 6a 및 도 6b는 도 1의 IV-IV’ 라인을 따라 절단한 단면도들이다.
설명의 편의를 위해 도 1 내지 도 4, 도 6a 및 도 6b에서는 상기 수직형 메모리 장치의 모든 구성을 도시하지는 않았으며, 일부 구성만을 도시하고 있다. 예를 들면, 기판, 채널, 게이트 라인, 패드 및 비트 라인을 도시하고 있으며, 그 외의 절연성 구조물 등은 생략되었다.
한편, 상기 도면들에서 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 실질적으로 서로 수직한 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 5, 도 6a 및 도 6b를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 상기 제1 방향으로 돌출되어 연장하는 채널(135), 채널(135)의 외측벽을 둘러싸는 유전막 구조물(130), 유전막 구조물(130)의 외측벽 상에 형성되며, 채널(135)을 둘러싸면서 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 라인들(170)을 포함한다. 또한, 채널(135) 상부에는 패드(150)가 구비되며, 상기 패드와 접촉하는 비트 라인 콘택(190) 및 상기 비트 라인 콘택(190)과 전기적으로 연결되는 비트 라인(195)을 더 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 셀 영역(I) 및 확장 영역(II)을 포함할 수 있다.
채널(135)은 기판(100)의 셀 영역(I) 상에 배치되어 기판(100)의 상면과 접촉할 수 있다. 채널(135)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(135)은 상기 제3 방향을 따라 복수 개로 형성되어 채널 열(channel row)을 형성하며, 상기 채널 열이 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 채널(135)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
도 1에서는 하나의 상기 채널 열에 3개의 채널들(135)이 포함되는 것으로 도시하였으나, 상기 채널 열에 포함되는 채널들(135)의 개수가 특별히 한정되는 것은 아니다. 또한, 6개의 상기 채널 열이 상기 제2 방향을 따라 배치되는 것으로 도시하였으나, 상기 채널 열의 개수 역시 특별히 한정되는 것은 아니다.
도 5에 도시된 바와 같이, 채널(135)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 제1 매립막 패턴(140)이 구비될 수 있다. 제1 매립막 패턴(140)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 있어서, 채널(135)은 필라 혹은 속이 찬 기둥 형상을 가질 수도 있다. 이 경우, 제1 매립막 패턴(140)은 생략될 수 있다.
유전막 구조물(130)은 채널(135)의 외측벽 상에 형성되며, 저면 중앙부가 개방된 컵 형상을 가질 수 있다.
유전막 구조물(130)은 상기 제3 방향을 따라 채널(135)로부터 복수의 층들이 적층된 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(130)은 채널(135)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막 패턴(도시되지 않음), 전하 저장막 패턴(도시되지 않음) 및 블로킹막 패턴(도시되지 않음)을 포함할 수 있다.
상기 블로킹막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막 패턴은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(130)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
패드(150)는 제1 매립막 패턴(140), 채널(135) 및 유전막 구조물(130) 상에 형성되어 비트 라인 콘택(190)을 통해 비트 라인(195)과 전기적으로 연결될 수 있다. 패드(150)는 채널(135) 내로 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다. 패드(150)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
게이트 라인들(170)은 유전막 구조물(130)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 배치된다. 예시적인 실시예들에 따르면, 각 게이트 라인(170)은 상기 채널 열에 포함된 채널들(135)을 부분적으로 둘러싸면서 상기 제3 방향으로 연장될 수 있다. 도 6a에 도시된 바와 같이, 각 게이트 라인(170)은 하나의 상기 채널 열을 둘러싸면서 연장될 수 있다.
각 게이트 라인(170)은 복수의 상기 채널 열들을 둘러싸면서 연장될 수도 있다. 이에 따라, 게이트 라인(170)에 의해 복수의 상기 채널 열들이 채널 열 그룹으로 단위화될 수 있다. 예를 들면, 도 6b에 도시된 바와 같이 각 게이트 라인(170)은 4개의 상기 채널 열들을 둘러싸면서 연장될 수 있다. 도 6b에서는 설명의 편의를 위해, 채널(135)과 인접한 유전막 구조물(130) 및 제1 매립막 패턴(140)이 생략되어 도시되었다.
이하에서는, 도 6a에 도시된 바와 같이 하나의 게이트 라인(170)에 하나의 상기 채널 열이 포함되는 경우를 예로 들어 설명한다.
도 1에 도시된 바와 같이 게이트 라인들(170)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 길이 혹은 너비가 감소하는 형상으로 적층될 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 라인들(170)은 상기 제1 방향을 따라 피라미드 형상으로 적층될 수 있다.
또한, 하나의 층 혹은 하나의 레벨에 복수의 게이트 라인들(170)이 상기 제2 방향을 따라 배치될 수 있다.
도 1에서는 게이트 라인들(170)이 총 7개의 층으로 적층되며, 하나의 층에는 6개의 게이트 라인들(170)이 상기 제2 방향을 따라 배치되는 것으로 도시되었다. 그러나, 상기 층 수 및 상기 하나의 층에 포함되는 게이트 라인들(170)의 개수가 특별히 한정되는 것은 아니다.
게이트 라인(170)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(170)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 라인(170)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
최하부에 형성되는 게이트 라인(170a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 상기 GSL 상에 적층되는 4개의 게이트 라인들(170b, 170c, 170d, 170e)은 워드 라인(Word Line)으로 제공될 수 있다. 또한 상기 워드 라인 상에 배치되는 2개의 게이트 라인들(170f, 170g)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될수 있다.
설명의 편의를 위해 상부 2층의 게이트 라인들(170)을 각각 제1 SSL(170g) 및 제2 SSL(170f)으로 지칭한다. 또한, SSL(170f, 170g) 및 GSL(170a) 사이의 4개의 게이트 라인들(170)을 각각 제1 워드 라인(170e), 제2 워드 라인(170d), 제3 워드 라인(170c) 및 제4 워드 라인(170b)으로 지칭한다.
전술한 바와 같이, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 2개 층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL은 2개 층 구조를 가질 수 있으며, SSL은 1개 층 구조를 가질 수도 있다. 또한, 상기 워드 라인은 2개 층 구조를 가질 수도 있다. 일 실시예에 있어서, 상기 워드 라인은 4개 층 보다 다수의 층 구조를 가질 수 있다. 예를 들면, 상기 워드 라인은 8개 혹은 16개 층 구조를 가질 수도 있다. 게이트 라인들(170)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 용량 또는 집적도를 고려하여 결정될 수 있다.
한편, 제1 SSL(170g)과 중첩되는 기판(100) 부분이 셀 영역(I)으로 정의될 수 있으며, 셀 영역(II)의 양 측부의 기판(100) 부분이 확장 영역(II)으로 정의될 수 있다. 예시적인 실시예들에 따르면, 확장 영역(II)에 대응되는 게이트 라인들(170) 부분들은 셀 영역(I)에 대해서 서로 대칭되는 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 각 층의 게이트 라인(170)에 있어서 상층의 게이트 라인(170)에 의해 커버되거나 중첩되지 않는 부분은 게이트 라인(170)의 확장부로 정의될 수 있다. 예를 들어, 제1 워드 라인(170e) 중 확장 영역(II)과 대응되며, 제2 SSL(170f) 외부로 상기 제3 방향을 따라 연장되는 부분은 제1 워드 라인(170e)의 확장부로 정의된다. 도 1 및 도 2에 도시된 바와 같이, 최상부의 제1 SSL(170g)에서부터 각 게이트 라인(170)의 상기 확장부가 계단 형으로 노출될 수 있다.
본 발명의 예시적인 실시예들에 있어서, 동일한 층에 배치된 워드 라인들(170b, 170c, 170d, 170e)은 연결부(175)에 의해 상기 제2 방향을 따라 서로 연결될 수 있다. 예를 들면, 도 3에 도시된 바와 같이 제1 워드 라인들(170e), 제2 워드 라인들(170d), 제3 워드 라인들(170c) 및 제4 워드 라인들(170b)은 각각 제1 연결부(175e), 제2 연결부(175d), 제3 연결부(175c) 및 제4 연결부(175b)에 의해 서로 연결될 수 있다. 또한, GSL(170a) 역시 제5 연결부(175a)에 의해 서로 연결될 수 있다. 예시적인 실시예들에 따르면, 연결부(175)는 게이트 라인(170)으로부터 분기되어 연장될 수 있다. 또한, 연결부(175)는 게이트 라인(170)과 일체로 형성될 수 있다. 한편, 각 층의 SSL들(170f, 170g)은 서로 상기 제2 방향을 따라 서로 분리된 라인 형상을 가질 수 있다. 하나의 연결부(175)에 의해 연결된 게이트 라인들(170)은 각 층에서 게이트 라인 그룹 혹은 워드 라인 그룹을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 연결부(175e)는 제1 워드 라인(170e)의 확장부에 형성될 수 있다. 또한, 도 3에 도시된 바와 같이, 제1 연결부(175e), 제2 연결부(175d), 제3 연결부(175c), 제4 연결부(175b) 및 제5 연결부(175a)는 상기 제1 방향을 따라 실질적으로 중첩되도록 적층될 수 있다.
도 1 내지 도 3에서는 하나의 연결부(175)에 의해 상기 제2 방향을 따라, 4개의 게이트 라인들(170)이 연결되어 상기 게이트 라인 그룹 또는 상기 워드 라인 그룹을 형성하는 것으로 도시되었다. 그러나, 하나의 상기 게이트 라인 그룹 또는 상기 워드 라인 그룹에 포함되는 게이트 라인들(170)의 개수가 특별히 한정되는 것은 아니며, 회로 설계의 필요에 따라 그룹화되는 게이트 라인들(170)의 개수가 적절히 조절될 수 있다.
도 5에 도시된 바와 같이, 상기 제1 방향을 따라 인접하는 게이트 라인들(170) 사이에는 층간 절연막 패턴들(106)이 구비될 수 있다. 층간 절연막 패턴들(106)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막 패턴들(106)에 의해 하나의 스트링에 포함되는 게이트 라인들(170)이 서로 절연될 수 있다.
인접하는 상기 채널 열들 또는 인접하는 상기 스트링들 사이의 기판(100) 상부에는 불순물 영역(101)이 형성될 수 있다. 불순물 영역(101)은 상기 제3 방향으로 연장되며, 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될수 있다. 불순물 영역(101)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 도시되지는 않았지만, 불순물 영역(101) 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.
불순물 영역(101) 상에는 인접하는 스트링들 사이의 공간을 매립하는 제2 매립막 패턴(177)이 구비될 수 있다. 제2 매립막 패턴(177)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제2 매립막 패턴(177)에 의해 인접하는 상기 스트링들이 서로 절연될 수 있다.
최상층의 층간 절연막 패턴(106h), 패드(150) 및 제2 매립막 패턴(177) 상에는 상부 절연막(185)이 형성되며, 상부 절연막(185)을 관통하며 패드(150)와 접촉하는 비트 라인 콘택(190)이 구비될 수 있다. 또한, 상부 절연막(185) 상에는 비트 라인 콘택(190)과 접촉하는 비트 라인(195)이 구비된다. 예시적인 실시예들에 따르면, 비트 라인 콘택(190)은 채널(135) 또는 패드(150)가 형성된 위치에 대응하여 어레이를 형성할 수 있다. 또한 비트 라인(195)은 상기 제2 방향으로 연장하며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
상부 절연막(185)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 비트 라인 콘택(190) 및 비트 라인(195)은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 동일한 층에 형성되는 복수의 워드 라인들(170b, 170c, 170d, 170e)이 연결부(175)에 의해 서로 연결될 수 있다. 따라서, 상기 수직형 메모리 장치의 상부에 워드 라인들(170b, 170c, 170d, 170e)을 서로 전기적으로 연결하거나 그룹화 하기 위한 워드 라인 콘택 및/또는 배선 구조물들을 생략하거나 감소시킬 수 있다. 따라서, 상기 수직형 메모리 장치의 공간 활용의 자유도가 증가하므로 더 많은 수의 워드 라인의 적층이 가능해지며, 이에 따라 상기 수직형 메모리 장치의 용량 및 집적도를 더욱 증가시킬 수 있다.
도 7 내지 도 20b는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다.
구체적으로, 도 7, 도 8 및 도 9a는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a 및 도 20a는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 15b, 도 16b, 도 17b, 도 18b 및 도 19b는 I-I'라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 15c, 도 16c, 도 17c, 도 18c 및 도 19c는 II-II'라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 9b, 도 10, 도 11, 도 12, 도 13b, 도 14b, 도 15d, 도 16d, 도 17d, 도 18d, 도 19d 및 도 20b는 III-III' 라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 18e는 도 18b의 IV-IV'라인을 따라 상기 제3 방향으로 절단한 단면도이다.
도 7을 참조하면, 기판(100) 상에 복수의 층간 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층한다.
기판(100)으로서 단결정 실리콘, 게르마늄 등과 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiNx), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.
층간 절연막들(102) 및 희생막들(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅(spin coating) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 열산화 공정에 의해 형성될 수도 있다.
희생막들(104)은 후속 공정을 통해 제거되어 게이트 라인들, 예를 들면 GSL, 워드 라인 및 SSL이 형성되는 공간을 제공한다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이후 형성되는 상기 GSL, 상기 워드 라인 및 상기 SSL이 적층되는 수에 따라 달라질 수 있다. 예시적인 실시예들에 따르면, 상기 GSL은 1개의 층에 형성되고, 상기 워드 라인은 상기 GSL의 상부에 4개의 층으로 형성되며, 상기 SSL은 상기 워드 라인의 상부에 2개 층으로 형성될 수 있다. 이에 따라, 희생막들(104)은 모두 7개의 층으로 적층되며 층간 절연막들(102)은 모두 8개의 층으로 적층될 수 있다. 하지만, 예를 들어, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고 워드 라인은 2개, 8개 혹은 16개의 층에 형성될 수도 있으며, 이 경우 희생막들(104)은 모두 4개, 10개 혹은 18개의 층에 형성되고 층간 절연막들(102)은 모두 5개, 11개 혹은 19개의 층에 형성될 수 있다.
도 8을 참조하면, 층간 절연막들(102) 및 희생막들(104)을 부분적으로 식각하여 계단 형상을 갖는 몰드 구조물(105)을 형성한다.
예시적인 실시예들에 따르면, 최상부의 층간 절연막(102h) 상에 층간 절연막(102h)을 부분적으로 커버하는 포토 레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 층간 절연막들(102) 및 희생막들(104)의 양 단부를 식각한다. 이후 상기 포토 레지스트 패턴의 양 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102h, 102g, 102f, 102e, 102d, 102c) 및 희생막들(104g, 104f, 104e, 104d, 104c, 104b)의 양 단부를 식각한다. 이와 유사한 방식으로, 식각 공정을 반복함으로써 도 8에 도시된 바와 같은 계단 형상의 몰드 구조물(105)을 수득할 수 있다.
예시적인 실시예들에 따르면, 최상부의 층간 절연막(102h)과 중첩되는 기판(100) 영역은 셀 영역(I)으로 정의될 수 있으며, 셀 영역(I)의 양 측부의 기판(100) 영역은 확장 영역(II)으로 정의될 수 있다. 예를 들어, 몰드 구조물(105)은 셀 영역(I)을 사이에 두고 두 확장 영역들(II)이 서로 대칭되는 형상을 갖도록 형성될 수 있다.
한편, 몰드 구조물(105) 형성 후, 기판(100) 상에 몰드 구조물의 측부 혹은 계단들을 커버하는 몰드 보호막(도시되지 않음)을 형성할 수 있다. 예를 들면, 기판(100) 상에 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정을 통해 몰드 구조물(105)을 커버하는 절연막을 형성한다. 이어서, 상기 절연막의 상부를 최상층의 층간 절연막(102h)이 노출될 때까지 평탄화하여 상기 몰드 보호막을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 및/또는 에치-백(etch-back) 공정을 포함할 수 있다. 이하에서는, 설명의 편의를 위해 상기 몰드 보호막의 도시가 생략된다.
도 9a 및 도 9b를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하는 채널 홀들(115)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102) 상에 하드 마스크(110)를 형성하고, 하드 마스크(110)를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 기판(100)의 상면을 노출시키는 채널 홀들(115)을 형성할 수 있다. 채널 홀(115)은 기판(100) 상면으로부터 상기 제1 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 하드 마스크(110)는 층간 절연막들(102) 및 희생막들(104)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 하드 마스크(110)는 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있다.
채널 홀(115) 내에는 후속 공정에 의해 채널(135, 도 13a 참조)이 형성될 수 있다. 따라서, 채널 홀들(115)은 기판(100)의 셀 영역(I) 내에서 채널(135)이 형성될 위치에 대응하여 상기 제2 방향 및 상기 제2 방향과 실질적으로 수직한 상기 제3 방향으로 규칙적인 배열을 갖도록 형성될 수 있다.
도 10를 참조하면, 채널 홀(115)의 측벽 및 저면과 하드 마스크(110)의 상면을 따라 유전막(120)을 형성한다. 유전막(120)은 구체적으로 도시하지는 않았으나, 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다.
상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막(120)은 ONO 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 상기 전하 저장막 및 상기 터널 절연막은 각각 예를 들면, CVD 공정, PECVD 공정, 스핀 코팅 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
도 11을 참조하면, 유전막(120)의 저면을 예를 들면, 이방성 식각 공정을 통해 부분적으로 제거하여 기판(100) 상면을 노출시킨다. 이에 따라, 유전막(120)은 채널 홀(115) 내부에서 저면 중앙부가 뚫린 형상을 가질 수 있다.
도 12를 참조하면, 유전막(120) 및 기판(100)의 노출된 상기 상면 상에 채널막(132)을 형성하고, 채널 홀(115)의 나머지 부분을 채우는 제1 매립막(137)을 채널막(132) 상에 형성할 수 있다. 예시적인 실시예들에 따르면, 채널막(132)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 채널막(132)을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 비정질 실리콘 혹은 폴리실리콘을 단결정 실리콘으로 전환하는 경우 채널막(132) 내의 결함이 제거되어 채널의 기능을 향상시킬 수 있다. 또한, 제1 매립막(137)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다.
채널막(132) 및 제1 매립막(137)은 예를 들면, CVD 공정, PECVD 공정, 스핀 코팅 공정 또는 ALD 공정을 통해 형성될 수 있다.
일 실시예에 따르면, 채널막(132)은 채널 홀(115) 내부를 완전히 채우도록 형성될 수도 있다. 이 경우, 제1 매립막(137)의 형성은 생략될 수 있다.
도 13a 및 도 13b를 참조하면, 최상층의 층간 절연막(102h)이 노출될 때까지 제1 매립막(137), 채널막(132), 유전막(120) 및 하드 마스크(110)를 평탄화하여 채널 홀(115)의 상기 측벽 및 저면 상에 순차적으로 적층되어 채널 홀(115) 내부를 채우는 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 또는 에치-백 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(130)은 저면 중앙부가 뚫린 실린더 또는 컵 형상을 가질 수 있다. 또한, 채널(135)은 컵 형상을 가질 수 있으며, 제1 매립막 패턴(140)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다. 유전막 구조물(130)은 채널(135)의 외측벽으로부터 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹막이 적층된 구조를 가질 수 있다.
일 실시예에 있어서, 채널막(132)이 채널 홀(115)을 완전히 채우도록 형성되는 경우에는 제1 매립막 패턴(140)은 형성되지 않고, 채널(135)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다.
도 13a에 도시된 바와 같이, 채널 홀(115) 내부에 채널(135)이 형성됨에 따라, 상기 제3 방향을 따라 복수의 채널들(135)을 포함하는 채널 열이 형성될 수 있으며, 상기 제2 방향을 따라 복수의 상기 채널 열들이 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)의 상부를 제거하여 리세스(145)를 형성하고 리세스(145)를 채우는 패드(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)의 상부를 에치-백 공정을 통해 제거하여 리세스(145)를 형성한다. 이후, 리세스(145)를 채우는 패드막을 제1 매립막 패턴(140), 채널(135), 유전막 구조물(130) 및 최상층의 층간 절연막(102h) 상에 형성하고, 최상층의 층간 절연막(102h)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(150)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다.
도 15a 내지 도 15d를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하며 인접하는 상기 채널 열들 사이의 기판(100) 상면을 노출시키는 개구부들(155)을 형성한다.
예시적인 실시예들에 따르면, 몰드 구조물(105) 및 상술한 몰드 보호막 상에 패드들(150)을 커버하는 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 인접하는 상기 채널 열들 사이의 층간 절연막들(102) 및 희생막들(104) 부분을 순차적으로 식각함으로써 개구부들(155)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 마스크 패턴은 상기 제3 방향을 따라 연장되며 몰드 구조물(105) 및 상기 몰드 보호막을 노출시키는 개방부를 포함할 수 있다. 또한, 상기 마스크 패턴은 확장 영역(II) 상의 제6 층간 절연막(106f)과 중첩되며, 상기 제2 방향을 따라 연장되어 상기 개방부들을 차단하는 연장부를 포함할 수 있다.
개구부들(155)이 형성됨에 따라, 층간 절연막들(102) 및 희생막들(104)은 층간 절연막 패턴들(106) 및 희생막 패턴들(108)로 변환될 수 있다. 이때, 각 층의 층간 절연막 패턴들(106) 및 희생막 패턴들(108)은 상기 제3 방향을 따라 연장될 수 있다.
개구부들(155)은 상기 제3 방향을 따라 연장되는 라인 형상을 갖도록 형성될 수 있다. 설명의 편의를 위해, 개구부들(155)은 상기 제2 방향을 따라, 제1 개구부(155a), 제2 개구부(155b), 제3 개구부(155c), 제4 개구부(155d) 및 제5 개구부(155e)를 포함하는 것으로 도시하였다.
상기 제2 방향을 따라 양 측부에 형성된 제1 개구부(155a) 및 제5 개구부(155e)는 상기 제3 방향을 따라 연속적으로 연장되도록 형성될 수 있다. 한편, 제2 개구부(155b), 제3 개구부(155c) 및 제4 개구부(155d)는 확장 영역(II) 상에 형성된 펜스 구조물(fence structure, 157)에 의해 차단되어 불연속적으로 연장되도록 형성될 수 있다.
펜스 구조물(157)은 제2 개구부(155b), 제3 개구부(155c) 및 제4 개구부(155d)가 상기 제3 방향을 따라 불연속적으로 식각되어 형성됨에 따라 정의될 수 있다. 예시적인 실시예들에 따르면, 펜스 구조물(157)은 기판(100)의 확장 영역(II)의 일부 상에 형성되어 상기 제1 방향을 따라 돌출되며, 상기 제2 방향을 따라 연장되는 벽 형상을 가질 수 있다. 펜스 구조물(157)은 기판(100)의 상기 상면에서부터 교대로 순차적으로 적층된 층간 절연막 패턴들(106a, 106b, 106c, 106d, 106e, 106f) 및 희생막 패턴들(108a, 108b, 108c, 108d, 108e)을 포함할 수 있다.
한편, 몰드 구조물(105)의 상부에 형성된 일부 층간 절연막 패턴들(106g, 106h) 및 희생막 패턴들(108f, 108g)은 개구부들(155)에 의해 상기 제2 방향을 따라 완전히 분리될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 방향을 따라 완전히 분리되는 희생막 패턴들(108f, 108g)은 후속 공정에서 SSL들(170f, 170g, 도 18c 및 도 18d참조)로 치환될 수 있다.
도 16a 내지 도 16d를 참조하면, 개구부들(155)에 의해 측벽이 노출된 희생막 패턴들(108)을 제거한다. 예를 들면, 희생막 패턴들(108)은 인산 혹은 황산과 같은 산성 용액을 포함하는 식각 용액이 사용되는 습식 식각 공정을 통해 제거될 수 있다.
희생막 패턴들(108)이 제거됨으로써, 상기 제1 방향을 따라 인접한 층간 절연막 패턴들(106) 사이에 제1 갭(160)이 형성되며, 제1 갭(160)에 의해 유전막 구조물(130)의 외측벽이 일부 노출될 수 있다. 한편, 도 16b에 도시된 바와 같이, 펜스 구조물(157)로부터 희생막 패턴들(108)이 제거된 공간에는 제2 갭(161)이 정의될 수 있다.
도 17a 내지 도 17d를 참조하면, 노출된 유전막 구조물(130)의 상기 외측벽, 제1 갭(160) 및 제2 갭(161)의 내벽, 층간 절연막 패턴들(106)의 표면 및 노출된 기판(100)의 상기 상면을 따라 게이트 전극막(167)을 형성할 수 있다. 일 실시예에 따르면, 게이트 전극막(167)을 형성하기 전에 블로킹막을 추가로 형성할 수도 있다.
게이트 전극막(167)은 제1 갭(160) 및 제2 갭(161)을 완전히 채우며, 개구부들(155)을 부분적으로 채우도록 형성될 수 있다.
게이트 전극막(167)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(167)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(167)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다.
게이트 전극막(167)은 예를 들어, CVD 공정, PECVD 공정, ALD 공정 또는 스퍼터링(sputtering) 공정을 통해 형성될 수 있다.
도 18a 내지 도 18e를 참조하면, 게이트 전극막(167)을 부분적으로 제거하여 각 층의 제1 갭(160) 내부에 게이트 라인(170)을 형성하고, 제2 갭(161) 내부에 연결부들(175)을 형성한다.
예시적인 실시예들에 따르면, 개구부들(155) 내부에 형성된 게이트 전극막(167)을 부분적으로 식각함으로써 게이트 라인들(170)을 형성할 수 있다. 이 때, 기판(100)의 상기 상면이 함께 노출될 수 있다. 게이트 전극막(167)은 건식 식각 공정을 통해 부분적으로 제거될 수 있다.
게이트 라인들(170)은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예시적인 실시예들에 따르면, 최하부 게이트 라인(170a)은 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 라인들(170b, 170c, 170d, 170e)은 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 2개의 게이트 라인들(170f, 170g)은 SSL로 제공될 수 있다.
한편, 제2 갭(161)을 채우는 게이트 전극막(167) 부분은 연결부(175)로 정의될 수 있다. 따라서, 연결부(175)는 별도의 패터닝 공정을 수행하지 않고 게이트 라인들(170)과 동시에 형성될 수 있다.
예시적인 실시예들에 따르면, SSL들(170g, 170f)은 상기 제2 방향을 따라 서로 분리되어 연장되도록 형성될 수 있다. 한편, 워드 라인들(170e, 170d, 170c, 170b)들은 각 층에서 라인 형태로 분리되어 상기 제3 방향으로 연장하되, 연결부(175e, 175d, 175c, 175b)에 의해 확장 영역(II)에서 상기 제2 방향을 따라 서로 연결되거나 혹은 그룹화 될 수 있다. 한편, 최하층에 형성된 GSL(170a) 역시 연결부(175a)에 의해 서로 연결되거나 또는 그룹화 될 수 있다.
예시적인 실시예들에 따르면, 최상층의 연결부(175e)는 최상층의 워드 라인(170e)의 SSL(170f)로부터 상기 제3 방향을 따라 돌출된 확장부와 연결될 수 있다. 나머지 연결부들(175d, 175c, 175b, 175a) 역시 상기 제1 방향을 따라, 최상층의 연결부(175e)와 중첩되는 위치에 형성될 수 있다.
도 18e에 도시된 바와 같이, 동일한 층에서 연결부(175e)에 의해 4개의 워드 라인들(170e)이 연결되어 그룹화될 수 있다. 그러나, 연결부(175)에 의해 연결되는 게이트 라인들(170)의 개수가 특별히 한정되는 것은 아니며, 회로 설계 디자인 및 상기 수직형 메모리 장치의 집적도에 따라 적절히 조절될 수 있다.
도 19a 내지 19d를 참조하면, 개구부들(155)에 의해 노출된 기판(100) 상부에 불순물 영역(101)을 형성하고. 개구부들(155)을 매립하는 제2 매립막 패턴(177)을 형성할 수 있다.
불순물 영역(101)은 개구부들(155)을 통해 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성될 수 있다. 일 실시예에 있어서, 불순물 영역(101) 상에 니켈 실리사이드 패턴 또는 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴(도시되지 않음)을 더 형성할 수도 있다. 예시적인 실시예들에 따르면, 불순물 영역(101)은 상기 제3 방향으로 연장하며 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다.
이후, 기판(100), 층간 절연막 패턴(106) 및 패드(150) 상에 개구부들(155)을 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(106h) 및 상기 몰드 보호막이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화 함으로써 제2 매립막 패턴(177)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 예를 들어, CVD 공정을 통해 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 층간 절연막 패턴들(106), 제2 매립막 패턴들(177) 및 패드들(150)을 덮는 상부 절연막(185)을 형성할 수 있다. 상부 절연막(185) 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(185)을 관통하여 패드(150)와 접촉하는 비트 라인 콘택(190)을 형성한다. 비트 라인 콘택(190)은 예를 들면, 금속, 금속 질화물 또는 도핑된 폴리실리콘을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 비트 라인 콘택(190)은 채널(135) 또는 패드(150)의 배열 형태에 상응하는 어레이를 형성할 수 있다.
이어서, 비트 라인 콘택(190)과 전기적으로 연결되는 비트 라인(195)을 상부 절연막(185) 상에 형성한다. 비트 라인(195)은 예를 들면, 금속, 금속 질화물 또는 도핑된 폴리실리콘 등을 사용하여 CVD 공정, ALD 공정 또는 스퍼터링 공정을 통해 도전막을 형성한 후 이를 패터닝하여 형성될 수 있다. 도 20a에 도시된 바와 같이 비트 라인(195)은 상기 제2 방향으로 연장하며, 셀 영역(I) 상에서 복수의 비트 라인 콘택들(190)을 전기적으로 연결시킬 수 있다. 또한, 복수의 비트 라인들(195)이 상기 제3 방향을 따라 배치될 수 있다.
도 20b에서는, 제2 매립막 패턴(177) 상에 상부 절연막(185)이 별도로 형성되는 것으로 도시되었으나, 제2 매립막 패턴(177) 및 상부 절연막(185)은 일체로 형성될 수도 있다. 이 경우, 상기 제2 매립막을 개구부들(155)을 충분히 채우면서 층간 절연막 패턴(106) 및 패드들(150)을 커버하도록 형성한 후, 상기 제2 매립막 상부를 예를 들면, CMP 공정을 통해 평탄화 함으로써 제2 매립막 패턴(177) 및 상부 절연막(185)을 함께 형성할 수 있다.
도 21 내지 도 24b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도 및 단면도들이다. 구체적으로, 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다. 도 22 및 도 23은 각각 도 21의 I-I'라인 및 II-II'라인을 따라 절단한 단면도들이다. 도 24a 및 도 24b는 도 20의 V-V' 라인을 따라 절단한 단면도들이다.
설명의 편의를 위해 도 21에서는 상기 수직형 메모리 장치의 모든 구성을 도시하지는 않았으며, 일부 구성만을 도시하고 있다. 예를 들면, 기판, 채널, 게이트 라인, 패드 및 비트 라인을 도시하고 있으며, 그 외의 절연성 구조물 등은 생략되었다.
또한, 도 1 내지 도 6b를 참조로 설명한 수직형 메모리 장치의 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대해서는 상세한 설명을 생략한다. 또한, 도 1 내지 도 6b에 도시된 구성과 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 21 내지 도 24b를 참조하면, 상기 수직형 메모리 장치는 도 1 내지 도 6b에 도시된 구조와 비교하여 최하층에 배치된 게이트 라인(170)인 GSL(170a')을 제외하고는 실질적으로 동일하거나 유사한 구조를 가질 수 있다.
도 1 내지 도 6b를 참조로 설명한 수직형 메모리 장치의 GSL들(170a)은 상부의 워드 라인(170b, 170c, 170d, 170e)과 실질적으로 동일한 형상으로 상기 제2 방향을 따라 연결부(175a)에 의해 서로 연결될 수 있다. 그러나, 도 24a 또는 도 24b에 도시된 바와 같이 수직형 메모리 장치의 GSL들(170a')은 상기 제2 방향을 따라 서로 분리되어 상기 제3 방향을 따라 연장할 수 있다.
도 22에 도시된 바와 같이, 상기 제2 방향을 따라 인접한 GSL들(170a') 사이에는 분리막 패턴(109)이 배치되어 GSL들(170a')을 서로 분리시킬 수 있다. 예시적인 실시예들에 따르면, 분리막 패턴(109)은 상기 제1 방향을 따라 연결부들(175b, 175c, 175d, 175e)과 실질적으로 중첩되는 위치에 형성될 수 있다. 또한, 분리막 패턴(109)은 층간 절연막 패턴들(106) 중 최하부의 두 층간 절연막 패턴들인 제1 층간 절연막 패턴(106a) 및 제2 층간 절연막 패턴(106b) 사이에 샌드위치된 형태로 배치될 수 있다. 일 실시예에 있어서, 분리막 패턴(109)은 제2 층간 절연막 패턴(106b)과 일체로 형성될 수도 있다.
분리막 패턴(109)은 상술한 희생막(104) 또는 희생막 패턴(108)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 분리막 패턴(109)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물을 포함할 수 있다.
일 실시예에 따르면, 분리막 패턴(109)은 연결부(175b, 175c, 175d, 175e) 보다 큰 단면적을 가질 수 있다. 이 경우, 도 24a에 도시된 바와 같이 분리막 패턴(109)과 인접하는 GSL(170a')은 분리막 패턴(109)을 수용하는 오목부(171)를 포함할 수 있다.
일 실시예에 따르면, 분리막 패턴(109a)은 연결부(175b, 175c, 175d, 175e) 보다 작은 단면적을 가질 수도 있다. 이 경우, 도 23b에 도시된 바와 같이 분리막 패턴(109a)과 인접하는 GSL(170a')은 돌출부(173)를 포함할 수 있다. 분리막 패턴(109a)은 상기 제2 방향을 따라, 두 돌출부들(173)에 의해 샌드위치된 형태로 배치될 수 있다.
상술한 수직형 메모리 장치에 따르면, SSL(170f, 170g)과 GSL(170a')을 포함하는 선택 라인들은 서로 분리된 라인 형태로 형성될 수 있으며, SSL(170f, 170g) 및 GSL(170a')을 사이에 배치되는 워드 라인들(170b, 170c, 170d, 170e)은 연결부들(175b, 175c, 175d, 175e)에 의해 동일한 층의 확장 영역(II)에서 서로 연결되거나 혹은 그룹화 될 수 있다. 상기 선택 라인들은 서로 분리시켜 신뢰성 있는 메모리 셀 선택을 가능케 하고, 워드 라인들(170b, 170c, 170d, 170e)은 소정의 개수로 그룹화 함으로써 회로 설계 디자인의 자유도를 높일 수 있다.
도 25 내지 도 32f는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다. 구체적으로, 도 25 내지 도 28 및 도 29a는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 30a는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 30b, 도 31a 및 도 32a는 I-I'라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 30c, 도 31b 및 도 32b는 II-II'라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 29b, 도 31c 및 도 32c는 III-III'라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 32d는 도 32a의 IV-IV'라인을 따라 상기 제3 방향으로 절단한 단면도이다. 도 32e 및 도 32f는 도 32a의 V-V'라인을 따라 상기 제3 방향으로 절단한 단면도들이다.
한편, 도 7 내지 도 20b를 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대해서는 상세한 설명을 생략한다.
도 25를 참조하면, 기판(100) 상에 제1 층간 절연막(102a) 및 제1 희생막(104a)을 형성한다. 제1 희생막(104a)은 후속 공정에서 제거되어 GSL(170a', 도 32a 내지 도 32c 참조)이 형성되는 공간을 제공할 수 있다.
도 26을 참조하면, 제1 희생막(104a)을 부분적으로 제거하여 분리 홀(113)을 형성한다. 예시적인 실시예들에 따르면, 제1 희생막(104a) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 이용한 습식 식각 공정을 통해 분리 홀(113)을 형성할 수 있다. 분리 홀(113)에 의해서 제1 층간 절연막(102a)의 상면이 노출될 수 있다. 상기 마스크 패턴은 분리 홀(113) 형성 후 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
예시적인 실시예들에 따르면, 분리 홀(113)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 분리 홀(113)은 후속 공정에서 형성될 연결부들(175b, 175c, 175d, 175e, 도 32a참조)의 위치를 고려하여 소정의 위치에 형성될 수 있다. 분리 홀(113)은 상기 제1 방향을 따라 연결부들(175)과 실질적으로 중첩되는 위치에 형성될 수 있다. 일 실시예에 있어서, 분리 홀(113)은 동일한 층에서의 게이트 라인들(170) 사이의 각각의 연결부(175)를 충분히 커버할 수 있는 면적으로 형성될 수 있다. 일 실시예에 있어서, 분리 홀(113)은 각각의 연결부(175)와 중첩되며 이보다 작은 면적으로 형성될 수도 있다.
도 27을 참조하면, 분리 홀(113)을 채우는 분리막 패턴(109)을 형성한다.
예시적인 실시예들에 따르면, 제1 희생막(104a) 상에 분리 홀(113)을 채우는 분리막을 형성한 후, 제1 희생막(104a)의 상면이 노출될 때까지 상기 분리막의 상부를 평탄화 함으로써, 분리막 패턴(109)을 형성할 수 있다. 상기 분리막은 제1 희생막(104a)에 대해서 식각 선택비를 갖는 물질, 예를 들면 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물을 사용하여 형성될 수 있다. 상기 분리막은 예를 들어, CVD 공정, PECVD 공정 또는 스핀 코팅 공정을 통해 수득할 수 있다.
도 28을 참조하면, 제1 희생막(104a) 상에 제2 층간 절연막(102b) 및 제2 희생막(104b)을 순차적으로 형성한다. 이와 유사한 방식으로 나머지 층간 절연막들(102c, 102d, 102e, 102f, 102g, 12h) 및 희생막들(104c, 104d, 104e, 104f, 104g)을 교대로 반복적으로 적층한다.
한편, 도 27에서는 분리 홀(113) 내부에 별도의 분리막 패턴(109)을 형성하는 것으로 설명하였으나, 제2 층간 절연막(102b)이 형성되면서 분리 홀(113)을 채울 수도 있다. 이 경우, 분리막 패턴(109) 및 제2 층간 절연막(102b)은 일체로 형성될 수도 있다.
도 29a 및 도 29b를 참조하면, 도 8 내지 도 14b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 계단 형상의 몰드 구조물(105a)을 형성하고, 상기 제1 방향을 따라 셀 영역(I) 상의 몰드 구조물(105a)을 관통하는 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)을 형성할 수 있다. 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140) 상에는 패드(150)가 형성될 수 있다. 패드(150)의 상면은 최상층의 층간 절연막(102h)을 통해 노츨될 수 있다.
도 30a 내지 도 30c를 참조하면, 도 15a 내지 도 15d를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
이에 따라, 층간 절연막들(102) 및 희생막들(104)을 식각하여 상기 제2 방향을 따라 인접하는 상기 채널 열들 사이의 기판(100) 상면을 노출시키는 개구부들(155)을 형성한다. 개구부들(155)이 형성됨에 따라 층간 절연막들(102) 및 희생막들(104)은 층간 절연막 패턴들(106) 및 희생막 패턴들(108)로 변환될 수 있다. 한편, 기판(100)의 확장 영역(II) 상에는 개구부들(155b, 155c, 155d)을 중간에 차단하는 펜스 구조물(159)이 형성될 수 있다.
도 30b에 도시된 바와 같이, 펜스 구조물(159)은 기판(100)의 상기 상면에서부터 교대로 순차적으로 적층된 층간 절연막 패턴들(106a, 106b, 106c, 106d, 106e, 106f) 및 희생막 패턴들(108a', 108b, 108c, 108d, 108e)을 포함할 수 있다. 한편, 펜스 구조물(159)에 포함된 최하부의 두 층간 절연막 패턴(106a, 106b)들 사이에는 분리막 패턴(109)이 포함될 수 있다. 도 30b에서는, 3개의 개구부(155b, 155c, 155d)가 펜스 구조물(159)에 의해 차단되므로, 3개의 분리막 패턴들(109)이 펜스 구조물(159)에 포함되는 것으로 도시되었다. 그러나, 펜스 구조물(159)에 의해 차단되는 개구부(155)의 개수 및 펜스 구조물(159)에 포함되는 분리막 패턴(109)의 개수가 특별히 한정되는 것은 아니다.
도 31a 내지 도 31c를 참조하면, 도 16a 내지 도 16d를 참조로 설명한 공정과 실질적으로 동일한 공정을 수행하여, 개구부들(155)에 의해 노출된 희생막 패턴들(108)을 제거할 수 있다.
희생막 패턴들(108)이 제거됨으로써, 상기 제1 방향을 따라 인접한 층간 절연막 패턴들(106) 사이에 제1 갭(160)이 형성되며, 제1 갭(160)에 의해 유전막 구조물(130)의 외측벽이 일부 노출될 수 있다. 펜스 구조물(155)로부터 희생막 패턴들(108)이 제거된 공간에는 제2 갭(161)이 정의될 수 있다. 한편, 펜스 구조물(155)의 최하부의 두 층간 절연막 패턴(106a, 106b)들 사이에서는 분리막 패턴(109)의 측면이 노출되는 제3 갭(161a)이 정의될 수 있다.
도 32a 내지 도 32f를 참조하면, 도 17a 내지 도 18e를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 수행할 수 있다. 예를 들어, 개구부들(155), 제1 갭(160), 제2 갭(161) 및 제3 갭(161a)을 채우는 게이트 전극막을 형성한 후, 개구부들(155)내에 형성된 상기 게이트 전극막 부분을 식각함으로써 제1 갭(160), 제2 갭(161) 및 제3 갭(161a) 내부에 게이트 라인들(170)을 형성할 수 있다.
이에 따라, 상부 2층의 제1 갭(160) 내부에는 SSL들(170g, 170f)이 형성되며, SSL들(170g, 170f) 하부의 4개 층의 제1 갭들(160)에는 워드 라인들(170e, 170d, 170c, 170b)이 형성될 수 있다. 한편, 제2 갭들(161) 내부에는 워드 라인들(170e, 170d, 170c, 170b)이 연결부들(175e, 175d, 175c, 175b)에 의해 동일한 층에서 서로 연결될 수 있다.
최하층의 제1 갭(160) 및 제3 갭(161a) 내부에는 GSL(170a')이 형성될 수 있다. 한편, 제3 갭(161) 내부에서는 GSL들(170a')이 분리막 패턴(109)에 의해 상기 제2 방향을 따라 서로 분리될 수 있다.
도 32e에 도시된 바와 같이, 분리막 패턴(109)이 상기 제1 방향으로 중첩되는 연결부(175b, 175c, 175d, 175e) 보다 큰 단면적을 갖도록 형성된 경우, 분리막 패턴(109)과 인접하는 GSL(170a') 부분에는 분리막 패턴(109)을 수용하는 오목부(171)가 형성될 수 있다.
한편, 분리 홀(113)의 사이즈에 따라 분리막 패턴(109a)은 상기 제1 방향으로 중첩되는 연결부(175b, 175c, 175d, 175e) 보다 작은 단면적을 갖도록 형성될 수도 있다. 이 경우, 도 312에 도시된 바와 같이 분리막 패턴(109a)과 인접하는 GSL(170a') 부분에는 돌출부(173)가 형성될 수 있다. 분리막 패턴(109a)은 상기 제2 방향을 따라, 두 돌출부들(173)에 의해 샌드위치된 형태로 형성될 수 있다.
이후, 도 19a 내지 도 20b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 21 내지 도 24b를 참조로 설명한 수직형 메모리 장치를 수득할 수 있다. 예를 들어, 개구부들(155)에 의해 노출된 기판(100) 상면에 CSL로 제공될 수 있는 불순물 영역(101)을 형성한 후, 개구부들(155)을 채우는 제2 매립막 패턴(177)을 형성한다. 이어서, 패드(150) 상에 비트 라인 콘택을 형성하고, 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인들(195)을 형성함으로써, 상기 수직형 메모리 장치를 수득할 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따르면 몰드 구조물(105a) 형성시 GSL(170a')로 치환되는 희생막(104) 내부에 미리 분리막 패턴(109, 109a)을 형성할 수 있다. 펜스 구조물(159) 형성 후, 희생막 패턴들(108)을 제거할 때, 분리막 패턴(109, 109a)은 제거되지 않고 잔류할 수 있다. 따라서, GSL들(170a')은 분리막 패턴(109, 109a)에 의해 서로 분리되어 연장할 수 있다. SSL(170g, 170f) 및 GSL(170a')은 각 라인 별로 분리시키고, 워드 라인들(170b, 170c, 170d, 170e)만을 선택적으로 연결부들(175b, 175c, 175d, 175e)에 의해 연결시킴으로써 원하는 회로 구동 특성 구현 및 회로 설계가 가능할 수 있다.
도 33 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도, 평면도 및 단면도들이다. 구체적으로, 도 33은 상기 수직형 메모리 장치를 나타내는 사시도이다. 도 34는 도 33에 도시된 수직형 메모리 장치의 평면도이다. 도 35 내지 도 37은 각각 도 33의 I-I'라인, II-II' 라인 및 III-III'라인을 따라 절단한 단면도들이다.
설명의 편의를 위해 도 33 내지 도 36에서는 상기 수직형 메모리 장치의 모든 구성을 도시하지는 않았으며, 일부 구성만을 도시하고 있다. 예를 들면, 기판, 채널, 게이트 라인, 패드 및 비트 라인을 도시하고 있으며, 그 외의 절연성 구조물 등은 생략되었다.
한편, 도 1 내지 도 6b를 참조로 설명한 수직형 메모리 장치의 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대해서는 상세한 설명을 생략한다. 또한 도 1 내지 도 6b에 도시된 수직형 메모리 장치의 구성과 실질적으로 대응되는 구성에 대해서는 유사한 참조부호를 사용한다.
도 33 내지 도 37을 참조하면, 상기 수직형 메모리 장치는 기판(200) 상에 상기 제1 방향으로 돌출되어 연장하는 채널(235), 채널(235)의 외측벽을 둘러싸는 유전막 구조물(230), 상기 유전막 구조물(230)의 외측벽 상에 형성되며, 채널(235)을 둘러싸면서 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 라인들(270)을 포함할 수 있다. 채널(235) 내부에는 제1 매립막 패턴(240)이 구비될 수 있다. 유전막 구조물(230), 채널(235) 및 제1 매립막 패턴(240) 상에는 패드(250)가 구비되며, 패드(250)와 접촉하는 비트 라인 콘택(290) 및 상기 비트 라인 콘택(290)과 전기적으로 연결되는 비트 라인(295)을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 기판(100)은 셀 영역(I) 및 셀 영역(I)의 양 측부에 정의되는 제1 확장 영역(IIa) 및 제2 확장 영역(IIb)을 포함할 수 있다.
도 1 내지 도 6b에 도시된 수직형 메모리 장치에서는 게이트 라인들(170)의 상면이 두 확장 영역들(II)에서 확장부들이 대칭적으로 노출된 계단 형상으로 배치되었으나, 도 33 내지 도 37에 도시된 수직형 메모리 장치는 게이트 라인들(270)의 상면이 제1 확장 영역(IIa) 및 제2 확장 영역(IIb)에서 비대칭으로 노출되는 계단 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 각 게이트 라인(270)의 확장부는 교대로 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 상에서 상기 제3 방향을 따라 돌출될 수 있다. 예를 들어, 도 33 내지 도 34에 도시된 바와 같이, 최하층의 제7 게이트 라인(270a)의 확장부의 상면은 제1 확장 영역(IIa) 상에서 노출되고, 제6 게이트 라인(270b)의 확장부의 상면은 제2 확장 영역(IIb) 상에서 노출되며, 제5 게이트 라인(270c)의 확장부의 상면은 제1 확장 영역(IIa) 상에서 노출될 수 있다. 이와 유사한 방식으로 나머지 게이트 라인들(270d, 270e, 270f, 270g)의 확장부들이 제2 확장 영역(IIb) 및 제1 확장 영역(IIa) 상에서 교대로 노출될 수 있다. 이에 따라, 게이트 라인(270)의 상기 확장부들은 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 상에서 지그 재그(zig zag) 형태로 돌출 혹은 노출된 계단 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 최하층의 제7 게이트 라인(270a)은 상기 수직형 메모리 장치의 GSL로 제공되며, 상기 GSL 상부의 4개의 게이트 라인들(270b, 270c, 270d, 270e)은 각각 워드 라인으로 제공될 수 있다. 또한 상기 워드 라인 상부의 2개의 게이트 라인들(270f, 270g)은 SSL로 제공될 수 있다. 그러나, 상기 GSL, 워드 라인 및 SSL의 개수가 이에 한정되는 것은 아니며, 회로 설계 및 집적도를 고려하여 적절히 조절될 수 있다.
예시적인 실시예들에 따르면, 동일한 층에 배치된 워드 라인들(270b, 270c, 270d, 270e)은 연결부(275)에 의해 상기 제2 방향을 따라 서로 연결될 수 있다. 예를 들면, 도 35에 도시된 바와 같이 제1 워드 라인들(270e), 제2 워드 라인들(270d), 제3 워드 라인들(270c) 및 제4 워드 라인들(270b)은 각각 제1 연결부(275e), 제2 연결부(275d), 제3 연결부(275c) 및 제4 연결부(275b)에 의해 서로 연결될 수 있다. 또한, GSL(270a) 역시 제5 연결부(275a)에 의해 서로 연결될 수 있다. 연결부(275)는 게이트 라인(270)으로부터 분기될 수 있으며, 게이트 라인(270)과 일체로 형성될 수 있다. 한편, 각 층의 SSL들(270f, 270g)은 서로 상기 제2 방향을 따라 서로 분리된 라인 형상을 가질 수 있다.
도 33 내지 도 35에서는 하나의 연결부(275)에 의해 상기 제2 방향을 따라, 4개의 게이트 라인들(270)이 연결되어 게이트 라인 그룹 혹은 워드 라인 그룹을 형성하는 것으로 도시되었다. 그러나, 하나의 상기 게이트 라인 그룹 또는 상기 워드 라인 그룹에 포함되는 게이트 라인들(270)의 개수가 특별히 한정되는 것은 아니며, 회로 설계에 따라 그룹화되는 게이트 라인들(270)의 개수가 적절히 조절될 수 있다.
예시적인 실시예들에 따르면, 연결부(275)는 상기 확장 영역 상에 형성될 수 있다. 도 33 및 도 34에서는 연결부(275)가 제1 확장 영역(IIa) 상에 형성되는 것으로 도시되었으나, 제2 확장 영역(IIb) 상에 형성될 수도 있다. 예를 들면, 연결부(275)는 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 적어도 하나의 상기 확장 영역 상에 형성될 수 있다.
도 37에 도시된 바와 같이, 상기 제1 방향을 따라 인접하는 게이트 라인들(270) 사이에는 층간 절연막 패턴들(206)이 구비될 수 있다. 또한 상기 제2 방향을 따라 인접하는 스트링들 사이의 기판(200) 상부에는 불순물 영역(201)이 형성될 수 있다, 불순물 영역(201) 상에는 게이트 라인 컷 구조물로 제공되며 인접하는 상기 스트링들 사이의 공간을 매립하는 제2 매립막 패턴(277)이 구비될 수 있다. 최상층의 층간 절연막 패턴(206h), 패드(250) 및 제2 매립막 패턴(277) 상에는 상부 절연막(285)이 형성되며, 상부 절연막(285)을 관통하며 패드(250)와 접촉하는 비트 라인 콘택(290)이 구비될 수 있다. 비트 라인(295)은 상부 절연막(285) 상에 구비되어 비트 라인 콘택(290)을 통해 패드(250)와 전기적으로 연결될 수 있다. 비트 라인(295)은 셀 영역(I) 상에서 상기 제2 방향을 따라 연장하며 복수의 패드들(250) 또는 채널들(235)을 연결할 수 있다.
도 33 및 도 34에 도시된 바와 같이, 게이트 라인들(270)이 두 확장 영역(IIa, IIb) 상에서 지그 재그 형태로 돌출 혹은 노출된 계단 형상을 갖는 경우에는, 어느 한 쪽의 확장 영역 상에서 상기 워드 라인들을 연결 혹은 그룹화 하기 위한 콘택 및/또는 배선 구조물을 형성할 수 없다. 그러나, 예시적인 실시예들에 따르면, 게이트 라인들(270)로부터 분기되어 게이트 라인들(270)과 일체로 형성되는 연결부들(275)을 통해 각 층의 소정의 개수의 게이트 라인들(270) 혹은 워드 라인들(270e, 270d, 270c, 270b)을 연결할 수 있으므로, 상기 콘택 및/또는 배선 구조물 없이도 게이트 라인들(270)의 연결 및/또는 그룹화가 가능하다.
도 38 내지 도 42d는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도, 평면도 및 단면도들이다. 구체적으로, 도 38, 도 39 및 도 40a는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 41a는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 41b 및 도 42a는 I-I' 라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 41c 및 도 42b는 II-II' 라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 40b, 도 41d 및 도 42c는 III-III' 라인을 따라 상기 제1 방향을 절단한 단면도들이다. 도 42d는 도 42a의 IV-IV' 라인을 따라 상기 제3 방향으로 절단한 단면도이다.
도 7 내지 도 20b를 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대해서는 상세한 설명을 생략한다.
한편, 지그 재그 계단형의 몰드 구조물 또는 게이트 라인들을 형성하는 공정에 대해서는 본 출원에 참조로서 병합되는 본 출원인의 출원번호 제 2012-0091920호 대한민국 출원 특허를 추가로 참조할 수 있다.
도 38을 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 기판(200) 상에 층간 절연막들(202) 및 희생막들(204)을 교대로 반복적으로 적층한다.
도 39를 참조하면, 층간 절연막들(202) 및 희생막들(204)의 양 측부를 식각하여 지그 재그 형상의 계단 형상을 갖는 몰드 구조물(205)을 형성한다,
예시적인 실시예들에 따르면, 최상부의 층간 절연막(202h) 상에 층간 절연막(202h)을 부분적으로 커버하는 포토 레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 제1 확장 영역(IIa) 상의 층간 절연막들(202h, 202g, 202f, 202e, 202d, 202c) 및 희생막들(204g, 204f, 204e, 204d. 204c, 204b) 부분을 식각한다. 이후, 제2 확장 영역(IIb)을 커버하는 상기 포토 레지스트 패턴의 일부를 제거하여 상기 포토레지스트 패턴의 너비를 감소시킨다. 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 제2 확장 영역(IIb) 상의 층간 절연막들(202h, 202g, 202f, 202e, 202d) 및 희생막들(204g, 204f, 204e, 204d, 204c) 부분을 식각한다. 이와 유사한 방식으로 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 상에서 교대로 식각 공정을 반복함으로써 도 38에 도시된 몰드 구조물(205)을 수득할 수 있다.
도 8 참조로 설명한 공정에서는 1회의 식각 공정에서 두 확장 영역들(II) 상의 층간 절연막들(102) 및 희생막들(104)을 함께 식각하나, 도 39에서는, 1회의 식각 공정에서 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 중 어느 한 영역의 층간 절연막들(202) 및 희생막들(204)만을 식각할 수 있다. 따라서, 전체적인 식각량이 감소하므로 상기 포토 레지스트 패턴의 손상을 방지할 수 있다.
도 40a 및 도 40b를 참조하면, 도 9a 내지 도 14b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 상기 제1 방향을 따라 셀 영역(I) 상의 몰드 구조물(205)을 관통하는 유전막 구조물(230), 채널(235) 및 제1 매립막 패턴(240)을 형성할 수 있다. 유전막 구조물(230), 채널(235) 및 제1 매립막 패턴(240) 상에는 패드(250)가 형성될 수 있다.
도 41a 내지 도 41d를 참조하면, 도 15a 내지 도 15d를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
이에 따라, 층간 절연막들(202) 및 희생막들(204)을 식각하여 상기 제2 방향을 따라 인접하는 채널 열들 사이의 기판(100) 상면을 노출시키는 개구부들(255)을 형성한다. 개구부들(255)이 형성됨에 따라 층간 절연막들(202) 및 희생막들(204)은 각각 층간 절연막 패턴들(206) 및 희생막 패턴들(208)로 변환될 수 있다. 한편, 기판(200)의 제1 확장 영역(IIa) 상에는 개구부들(255b, 255c, 255d)을 중간에 차단하는 펜스 구조물(257)이 형성될 수 있다. 도 41b에 도시된 바와 같이, 펜스 구조물(257)은 기판(200)의 상기 상면에서부터 교대로 순차적으로 적층된 층간 절연막 패턴들(206a, 206b, 206c, 206d, 206e, 206f) 및 희생막 패턴들(208a, 208b, 208c, 208d, 208e)을 포함할 수 있다.
도 41a에서는 펜스 구조물(257)이 제1 확장 영역(IIa) 상에 형성되는 것으로 도시하였으나, 제2 확장 영역(IIb) 상에 형성될 수도 있다.
도 42a 내지 도 42d를 참조하면, 도 15a 내지 도 18e를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 개구부들(255)에 의해 노출된 희생막 패턴들(208)을 제거하고, 희생막 패턴들(208)이 제거된 공간에 게이트 라인들(270)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상부 2층의 게이트 라인들(207g, 207f)은 SSL로 제공되며, 상기 SSL들 하부의 4층의 게이트 라인들(270e, 270d, 270c, 270b)은 워드 라인으로 제공될 수 있다. 최하층의 게이트 라인(270a)은 GSL로 제공될 수 있다. 도 42a 및 도 42d에 도시된 바와 같이, 펜스 구조물(257)로부터 희생막 패턴들(208)이 제거된 공간에는 연결부들(275e, 275d, 275c, 275b)이 형성되어 워드 라인들(270e, 270d, 270c, 270b)을 동일한 층에서 상기 제2 방향을 따라 서로 연결 혹은 그룹화할 수 있다. 또한, GSL들(270a) 역시 연결부(275a)에 의해 상기 제2 방향을 따라 서로 연결 혹은 그룹화될 수 있다.
이후, 도 19a 내지 도 20b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 33 내지 도 37을 참조로 설명한 수직형 메모리 장치를 수득할 수 있다. 예를 들어, 개구부들(255)에 의해 노출된 기판(200) 상면에 CSL로 제공될 수 있는 불순물 영역(201)을 형성한 후, 개구부들(255)을 채우는 제2 매립막 패턴(277)을 형성한다. 이어서, 패드(250) 상에 비트 라인 콘택(290)을 형성하고, 비트 라인 콘택(290)과 전기적으로 연결되는 비트 라인들(295)을 형성함으로써, 상기 수직형 메모리 장치를 수득할 수 있다.
일 실시예에 있어서, GSL들(270a)은 도 21 내지 도 24b를 참조로 설명한 바와 같이 상기 제2 방향을 따라 서로 분리되어 연장되도록 형성될 수도 있다. 이 경우, 도 25 내지 도 32f를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행함으로써 GSL들(270a)을 서로 분리시킬 수 있다. 일 실시예에 따르면, 제1 희생막(204a) 내부에 연결부들(275)과 중첩되는 분리막 패턴들을 형성하여, 상기 분리막 패턴들에 의해 GSL들(270a)이 서로 분리될 수 있다.
이에 따라, 지그 재그형 비대칭 계단 형상을 갖는 게이트 라인들(270)의 적층 구조에서도 동일한 층에 배치된 워드 라인들(270b, 270c, 270d, 270e)을 연결부들(275b, 275c, 275d, 275e)에 의해 서로 연결 혹은 그룹화할 수 있다. 또한, 최하층의 GSL들(270a)은 회로 설계의 필요에 따라 선택적으로 연결부(275a)에 의해 연결시키거나 상기 분리막 패턴에 의해 분리시킬 수 있다.
도 43 내지 도 45는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들이다.
도 43 내지 도 45에 도시된 수직형 메모리 장치는 콘택 및 배선 구조물들이 추가된 것을 제외하고는 도 1 내지 도 6b, 또는 도 21 내지 도 24b를 참조로 설명한 수직형 메모리 장치의 구조 및/또는 구성과 실질적으로 동일한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구조 및/또는 구성에 대한 상세한 설명은 생략한다. 한편, 설명의 편의를 위해 도 43 내지 도 45에서는 게이트 라인, 비트 라인 콘택, 비트 라인, 상기 콘택 및 배선 구조물만이 도시되어 있으며, 기타 절연 구조물의 도시는 생략되었다.
도 43을 참조하면, 상기 수직형 메모리 장치는 워드 라인(170e, 170d, 170c, 170b)과 접속되는 워드라인 콘택(300a, 300b, 300c, 300d), GSL(170a)과 접속되는 GSL 콘택(320) 및 SSL(170g, 170f)과 접속되는 SSL 콘택(340a, 340b)을 포함할 수 있다. 또한, 워드라인 콘택(300a, 300b, 300c, 300d), GSL 콘택(320) 및 SSL 콘택(340a, 340b)을 통해 워드 라인(170e, 170d, 170c, 170b), GSL(170a) 및 SSL(170g, 170f)에 전기적으로 연결되는 워드 라인 배선(310a, 310b, 310c, 310d), GSL 배선(330) 및 SSL 배선(350)이 구비될 수 있다.
예시적인 실시예들에 따르면, 동일한 층에 배치된 GSL들(170a)은 상술한 바와 같이 분리막 패턴(109)에 의해 상기 제2 방향을 따라 서로 분리되어, 상기 제3 방향으로 연장될 수 있다. SSL(170g, 170f) 역시 상기 상기 제2 방향을 따라 서로 분리되어, 상기 제3 방향으로 연장될 수 있다. 반면, 동일한 층에 배치된 워드 라인들(170e, 170d, 170c, 170b)은 연결부(175)에 의해 일정 개수 단위로 서로 연결되어 그룹화될 수 있다.
이에 따라, 한 층의 워드 라인 층과 접속되는 워드 라인 콘택(300a, 300b, 300c, 300d)의 개수는 GSL 층과 접속되는 GSL 콘택(320) 및/또는 한 층의 SSL 층과 접속되는 SSL 콘택(340a, 340b)의 개수보다 작을 수 있다.
예를 들면, SSL(170g, 170f) 및 GSL(170a)들은 각 층에서 서로 분리되어 연장되므로, 개별 SSL(170g, 170f) 및 GSL(170a) 마다 각각 SSL 콘택(340a, 340b) 및 GSL 콘택(320)이 구비될 필요가 있다. 그러나, 워드 라인(170e, 170d, 170c, 170b)의 경우 각 층에서 연결부(175)에 의해 일정 개수로 그룹화되므로, 개별 워드 라인(170e, 170d, 170c, 170b) 마다 콘택이 구비되지 않을 수 있다. 예시적인 실시예들에 따르면, 도 43에 도시된 바와 같이, 동일한 층에서 연결부(175)에 의해 그룹화된 하나의 워드라인 그룹마다 하나의 워드 라인 콘택(300a, 300b, 300c, 300d)이 구비될 수 있다.
그러므로, 수직형 메모리 장치의 회로 설계에 있어서, 필요한 콘택 및/또는 배선 구조물의 수를 줄일 수 있으므로, 회로 구조 및 패터닝 공정의 복잡성을 감소시킬 수 있다.
한편, SSL 콘택(340a, 340b)은 워드 라인 콘택(300a, 300b, 300c, 300d) 및 GSL 콘택(320)과 반대 쪽 확장 영역(II) 상에 구비될 수 있다. 따라서, 상기 콘택 및/또는 배선 구조물의 밀집도를 완화시킬 수 있다.
예시적인 실시예들에 따르면, SSL 배선(350)은 워드 라인 배선(310a, 310b, 310c, 310d) 및 GSL 배선(330)과 서로 다른 방향으로 연장될 수 있다. 예를 들면, 도 43에 도시된 바와 같이 워드 라인 배선(310a, 310b, 310c, 310d) 및 GSL 배선(330)은 비트 라인(195)과 실질적으로 동일한 방향인 상기 제2 방향을 따라 연장될 수 있다. 한편, SSL 배선(350)은 상기 제3 방향을 따라 연장될 수 있다.
도 43에서는 워드 라인 콘택들(300a, 300b, 300c, 300d) 및/또는 워드라인 배선들(310a, 310b, 310c, 310d)이 상기 제3 방향으로 동일 직선 상에 나란히 배치되는 것으로 도시하였다. 그러나, 워드 라인 콘택들(300a, 300b, 300c, 300d)은 상기 워드 라인 그룹에 포함되는 워드 라인(170e, 170d, 170c, 170b) 중 임의의 워드 라인(170e, 170d, 170c, 170b) 상에 구비될 수 있다. 따라서, 도 44에 도시된 바와 같이 워드 라인 콘택들(300a, 300b, 300c, 300d) 및/또는 워드라인 배선들(310a, 310b, 310c, 310d)은 서로 지그 재그 형태로 어긋나게 배치될 수도 있다. 이 경우, 워드 라인 콘택(300a, 300b, 300c, 300d) 및/또는 워드라인 배선(310a, 310b, 310c, 310d) 형성을 위한 패터닝 공정 마진을 향상시킬 수 있다.
도 45에 도시된 바와 같이, 최상층의 워드 라인(170e)에 접속되는 워드 라인 콘택(300a)는 연결부(175e) 상에 안착될 수도 있다. 따라서, 연결부(175e)에 의해 워드 라인 콘택(300a)이 정렬될 수 있는 마진이 추가로 확보될 수 있다.
도 46 내지 도 52는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 구체적으로, 도 46, 도 47a, 도 48a, 도 50a, 도 51a 및 도 52는 상기 수직형 메모리 장치의 상기 제1 방향으로 절단한 단면도들이다. 도 47b, 도 48b, 도 49a, 도 50b 및 도 51b는 상기 수직형 메모리 장치의 평면도들이다. 도 49b, 도 49c, 도 50c 및 도 50d는 도 49a의 I-I’ 라인을 따라 절단한 단면도들이다.
한편, 도 7 내지 도 20b 또는 도 25 내지 도 32f를 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 46을 참조하면, 도 7 및 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 기판(100) 상에 층간 절연막(102) 및 희생막(104)이 교대로 반복적으로 적층된 계단형 또는 피라미드형의 몰드 구조물(105)을 형성한다. 일 실시예에 있어서, 도 25 내지 도 27을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 최하층의 희생막(104a) 내부에 분리막 패턴을 형성할 수도 있다.
도 47a 및 도 47b를 참조하면, 기판(100) 상에 몰드 구조물(105)의 측부 또는 계단들을 커버하는 몰드 보호막(142)을 형성한다.
예시적인 실시예들에 따르면, 기판(100) 상에 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정을 통해 몰드 구조물(105)을 커버하는 절연막을 형성한다. 이어서, 상기 절연막의 상부를 최상층의 층간 절연막(102h)이 노출될 때까지 평탄화하여 몰드 보호막(142)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치-백 공정을 포함할 수 있다.
도 48a 및 도 48b를 참조하면, 도 9a 내지 도 14b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 상기 제1 방향을 따라 셀 영역(I) 상의 몰드 구조물(105)을 관통하는 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140)을 형성할 수 있다. 유전막 구조물(130), 채널(135) 및 제1 매립막 패턴(140) 상에는 패드(150)가 형성될 수 있다. 패드(150)의 상면은 최상층의 층간 절연막(102h)을 통해 노츨될 수 있다.
도 49a 내지 도 49c를 참조하면, 도 15a 내지 도 15d를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
이에 따라, 몰드 보호막(142), 층간 절연막들(102) 및 희생막들(104)을 부분적으로 식각하여 상기 제2 방향을 따라 인접하는 채널 열들 사이의 기판(100) 상면을 노출시키는 개구부들(156)을 형성한다. 개구부들(156)이 형성됨에 따라 층간 절연막들(102) 및 희생막들(104)은 층간 절연막 패턴들(106) 및 희생막 패턴들(108)로 변환될 수 있다. 한편, 기판(100)의 확장 영역(II) 상에는 개구부들(155b, 155c, 155d)을 중간에 차단하는 펜스 구조물(157a, 159a)이 형성될 수 있다.
도 49b에 도시된 바와 같이, 펜스 구조물(159)은 기판(100)의 상기 상면에서부터 교대로 순차적으로 적층된 층간 절연막 패턴들(106a, 106b, 106c, 106d, 106e, 106f), 희생막 패턴들(108a, 108b, 108c, 108d, 108e) 및 몰드 보호막(142)을 포함할 수 있다. 최하층의 희생막(104a) 내부에 분리막 패턴(109)을 형성한 경우, 도 49c에 도시된 바와 같이 펜스 구조물(159a)은 최하부의 두 층간 절연막 패턴(106a, 106b)들 사이에 분리막 패턴들(109)을 포함할 수 있다.
도 50a 내지 도 50d를 참조하면, 도 16a 내지 도 19d를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 희생막 패턴들(108)이 게이트 라인들(170)로 치환될 수 있으며, 개구부(156)에 의해 노출된 기판(100) 상부에 불순물 영역(101)을 형성하고, 불순물 영역(101) 상에 개구부(156)를 채우는 제2 매립막 패턴(177)을 형성할 수 있다.
게이트 라인(170)은 기판(100) 상면으로부터 순차적으로 적층되는 GSL(170a), 워드 라인(170b, 170c, 170d, 170e) 및 SSL(170f, 170g)를 포함할 수 있다. 도 50c에 도시된 바와 같이, 동일한 층에 형성된 워드 라인들(170b, 170c, 170d, 170e)은 소정의 개수로 연결부(175)에 의해 서로 연결될 수 있다. 일 실시예에 있어서, 도 50d에 도시된 바와 같이 분리막 패턴(109)에 의해 GSL들(170a’)은 서로 분리되어 연장될 수 있다.
도 51a 및 도 51b를 참조하면, 몰드 보호막(142) 및 층간 절연막 패턴(106)을 관통하여 워드 라인들(170b, 170c, 170d, 170e)와 각각 접촉하는 워드 라인 콘택들(300d, 300c, 300b, 300a) 및 GSL(170a)과 접촉하는 GSL 콘택(320)을 형성할 수 있다.
예시적인 실시예들에 따르면, 몰드 보호막(142) 및 층간 절연막 패턴(106)을 부분적으로 식각하여 워드 라인들(170b, 170c, 170d, 170e) 및 GSL(170a)을 노출시키는 콘택 홀들을 형성한다. 몰드 보호막(142), 노출된 워드 라인들(170b, 170c, 170d, 170e) 및 GSL(170a) 상에 상기 콘택 홀들을 채우는 제1 도전막을 형성한 후, 상기 제1 도전막의 상부를 몰드 보호막(142) 상면이 노출될 때까지 CMP 공정 및/또는 에치-백 공정을 통해 평탄화하여 워드 라인 콘택들(300a, 300b, 300c, 300d) 및 GSL 콘택(320)을 형성할 수 있다. 상기 제1 도전막은 금속, 금속 질화물 또는 도핑된 폴리실리콘과 같은 도전 물질을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 수득할 수 있다.
도 43을 참조로 설명한 바와 같이, 하나의 층에 있어서 워드 라인 콘택들(300a, 300b, 300c, 300d)의 개수는 GSL 콘택들(320)의 개수보다 적을 수 있다. 예를 들어, GSL 콘택(320)은 각 GSL(170a) 마다 대응되어 형성되는 반면, 워드 라인 콘택(300a, 300b, 300c, 300d)은 연결부(175)에 의해 그룹화되는 워드 라인 그룹마다 하나씩 형성될 수 있다.
도 44를 참조로 설명한 바와 같이 워드 라인 콘택들(300a, 300b, 300c, 300d)은 지그 재그 형상으로 배열되도록 형성될 수 있다. 또한, 도 45를 참조로 설명한 바와 같이, 최상층의 워드 라인 콘택(300a)은 연결부(175e) 상에 안착 또는 접속될 수 있다.
몰드 보호막(142) 상에 제2 도전막을 형성한 후 이를 패터닝함으로써, 워드 라인 콘택들(300a, 300b, 300c, 300d) 및 GSL 콘택(320)과 각각 접촉하는 워드 라인 배선(310a, 310b, 310c, 310d) 및 GSL 배선(330)을 형성할 수 있다. 예를 들어, 상기 제2 도전막은 금속, 금속 질화물 또는 도핑된 폴리실리콘과 같은 도전 물질을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 수득할 수 있다.
워드 라인 배선(310a, 310b, 310c, 310d) 및 GSL 배선(330)은 상기 제2 방향을 따라 연장되도록 형성될 수 있다.
도 52를 참조하면, 도 20a 및 도 20b를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 상부 절연막(185)을 관통하여 패드(150)와 접속되는 비트 라인 콘택(190)을 형성하고, 상부 절연막(185) 상에 비트 라인 콘택(190)과 연결되는 비트 라인(195)을 형성할 수 있다. 비트 라인(195)은 상기 제2 방향으로 연장되어 채널 열과 전기적으로 연결될 수 있다.
상부 절연막(185), 몰드 보호막(142) 및 층간 절연막 패턴(106)을 관통하여 SSL(170g, 170f)과 접속되는 SSL 콘택(340a, 340b)을 형성할 수 있다. SSL 콘택(340a, 340b)은 비트 라인 콘택(190)과 동시에 형성될 수 있다. 예시적인 실시예들에 따르면, SSL 콘택(340a, 340b)은 워드 라인 콘택들(300a, 300b, 300c, 300d) 및 GSL 콘택(320)이 형성된 확장 영역(II)과 반대 측 확장 영역(II) 상에 형성될 수 있다.
상부 절연막(185) 상에는 SSL 콘택(340a, 340b)과 접촉하여 SSL(170g, 170f)과 전기적으로 연결되는 SSL 배선(350)을 형성할 수 있다. 예시적인 실시예들에 따르면, SSL 배선(350)은 상기 제3 방향을 따라 연장되도록 형성될 수 있다.
도 43 내지 도 45를 참조로 설명한 바와 같이, SSL 콘택(340a, 340b)은 개별 SSL(170f, 170g) 마다 대응하여 형성될 수 있다. 따라서, 하나의 층에 있어서, SSL 콘택(340a, 340b)의 개수는 워드 라인 콘택(300a, 300b, 300c, 300d)의 개수보다 많을 수 있다.
도 51a 및 도 52에서는, 워드 라인 배선들(310a, 310b, 310c, 310d) 및 GSL 배선(330)이 SSL 배선(350)과 서로 다른 층에 형성되는 것으로 도시되었으나, 서로 동일한 층에 형성될 수도 있다. 예를 들면, 워드 라인 배선(310a, 310b, 310c, 310d), GSL 배선(330) 및 SSL 배선(350) 모두 몰드 보호막(142) 상에 형성되거나, 모두 상부 절연막(185) 상에 형성될 수도 있다.
도 53은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 53에 도시된 수직형 메모리 장치는 콘택 및 배선 구조물들이 추가된 것을 제외하고는 도 33 내지 도 37을 참조로 설명한 수직형 메모리 장치의 구조 및/또는 구성과 실질적으로 동일한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구조 및/또는 구성에 대한 상세한 설명은 생략한다. 한편, 설명의 편의를 위해 도 53에서는 게이트 라인, 비트 라인 콘택, 비트 라인, 상기 콘택 및 배선 구조물만이 도시되어 있으며, 기타 절연 구조물의 도시는 생략되었다.
도 53을 참조하면, 상기 수직형 메모리 장치는 도 33 내지 도 37을 참조로 설명한 바와 같이, 지그 재그형 계단 구조로 게이트 라인들(270)이 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 상에서 교대로 게이트 라인들(270)이 돌출되어 노출될 수 있다. 이에 따라, 게이트 라인들(270)에 접속되는 콘택들 역시 각 층을 따라 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 상에서 교대로 구비될 수 있다.
예를 들면, 최하층에 형성되는 GSL 콘택들(420)은 제1 확장 영역(IIa) 상에 구비될 수 있다. GSL 콘택(420)은 개별 GSL(270a) 마다 대응되어 형성될 수 있다. GSL 배선(430)은 복수의 GSL 콘택들(420)과 접촉하며 상기 제2 방향으로 연장될 수 있다.
도 53에 도시된 바와 같이, 최하층의 워드 라인(270b)에 접속되는 제1 워드 라인 콘택(400d)은 제2 확장 영역(IIb), 제2 워드 라인 콘택(400c)은 제1 확장 영역(IIa), 제3 워드 라인 콘택(400b)은 제2 확장 영역(IIb) 및 제4 워드 라인 콘택(400a)은 제1 확장 영역(IIa) 상에서 교대로 배치되어 워드 라인(270b, 270c, 270d, 270e)과 접속될 수 있다. 일 실시예에 있어서, 동일한 층에서 연결부(275)에 의해 그룹화된 워드 라인 그룹 마다 하나의 워드 라인 콘택(400a, 400b, 400c, 400d)이 안착 혹은 접속될 수 있다.
워드 라인 배선들(410a, 410b, 410c, 410d)은 각각 워드 라인 콘택들(400a, 400b, 400c, 400d)과 접촉하며 예를 들면, 상기 제2 방향을 따라 연장될 수 있다.
SSL 콘택(440a, 440b)은 SSL(270f, 270g)와 접속되며, SSL 배선(450)은 SSL 콘택(440a, 440b)과 접촉하며, 예를 들면 상기 제3 방향을 따라 연장될 수 있다. SSL 콘택(440a, 440b)은 개별 SSL(270f, 270g) 마다 대응되어 형성될 수 있다.
일 실시예에 있어서, 도 44에 도시된 바와 같이, 워드 라인 콘택들(400a, 400b, 400c, 400d)은 연결부(275)에 의해 상기 제2 방향을 따라 그룹화된 상기 워드 라인들 중 임의의 워드 라인 상에 안착 혹은 접속될 수 있다. 또한, 도 45에 도시된 바와 같이 최상층의 워드 라인(270e)에 접속되는 워드 라인 콘택(400a)은 연결부(275e) 상에 안착 혹은 접속될 수 있다.
도 54 내지 도 58은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 구체적으로, 도 54, 도 55, 도 56a, 도 57a 및 도 58은 상기 수직형 메모리 장치를 상기 제1 방향으로 절단한 단면도들이다. 도 56b 및 도 57b 상기 수직형 메모리 장치의 평면도들이다. 도 56c, 도 56d, 도 57c 및 도 57d는 상기 수직형 메모리 장치를 I-I’ 라인을 따라 절단한 단면도들이다.
한편, 도 7 내지 도 20b, 도 25 내지 도 32f, 도 38 내지 도 42d, 또는 도 46 내지 도 52를 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 54를 참조하면, 도 38 및 도 39를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 기판(200) 상에 층간 절연막(202) 및 희생막(204)이 교대로 반복적으로 적층된 지그 재그 계단 형상의 몰드 구조물(205)을 형성한다.
도 55를 참조하면, 도 47a 및 도 47b를 참조로 설명한 공정과 실질적으로 동일한 공정을 수행하여, 몰드 구조물(205)의 측부 혹은 계단들을 커버하는 몰드 보호막(242)을 형성한다.
도 56a 내지 도 56d를 참조하면, 도 40a 내지 도 41d 또는 도 48a 내지 도 49c를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 몰드 구조물(205)을 관통하는 유전막 구조물(230), 채널(235) 및 제1 매립막 패턴(240)을 형성할 수 있다. 유전막 구조물(230), 채널(235) 및 제1 매립막 패턴(240) 상에는 패드(250)가 형성될 수 있다.
또한, 몰드 보호막(242), 층간 절연막들(202) 및 희생막들(204)을 부분적으로 식각하여 상기 제2 방향을 따라 인접하는 채널 열들 사이의 기판(200) 상면을 노출시키는 개구부들(256)을 형성할 수 있다. 개구부들(256)이 형성됨에 따라 층간 절연막들(202) 및 희생막들(204)은 층간 절연막 패턴들(206) 및 희생막 패턴들(208)로 변환될 수 있다. 한편, 기판(100)의 제1 확장 영역(IIa) 또는 제2 확장 영역(IIb)상에는 개구부들(256b, 256c, 256d)을 중간에 차단하는 펜스 구조물(257a, 259a)이 형성될 수 있다.
도 56c에 도시된 바와 같이, 펜스 구조물(257a)은 기판(200)의 상기 상면에서부터 교대로 순차적으로 적층된 층간 절연막 패턴들(206a, 206b, 206c, 206d, 206e, 206f), 희생막 패턴들(208a, 208b, 208c, 208d, 208e) 및 몰드 보호막(242)을 포함할 수 있다. 최하층의 희생막(204a) 내부에 분리막 패턴(209)을 형성한 경우, 도 56d에 도시된 바와 같이 펜스 구조물(259a)은 최하부의 두 층간 절연막 패턴(206a, 206b)들 사이에 분리막 패턴들(209)을 포함할 수 있다.
도 57a 내지 도 57d를 참조하면, 도 16a 내지 도 19d, 또는 도 50a 내지 도 50d를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 희생막 패턴들(208)이 게이트 라인들(270)로 치환될 수 있으며, 개구부(256)에 의해 노출된 기판(200) 상부에 불순물 영역(201)을 형성하고, 불순물 영역(201) 상에 개구부(256)를 채우는 제2 매립막 패턴(277)을 형성할 수 있다.
게이트 라인(270)은 기판(200) 상면으로부터 순차적으로 적층되는 GSL(270a), 워드 라인(270b, 270c, 270d, 270e) 및 SSL(270f, 270g)를 포함할 수 있다. 도 57c에 도시된 바와 같이, 동일한 층에 형성된 워드 라인들(270b, 270c, 270d, 270e)은 소정의 개수로 연결부(275)에 의해 서로 연결될 수 있다. 일 실시예에 있어서, 도 57d에 도시된 바와 같이 분리막 패턴(209)에 의해 GSL들(270a’)은 서로 분리되어 연장될 수 있다.
도 58을 참조하면, 도 51a 내지 도 52를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
이에 따라, 몰드 보호막(242) 및 층간 절연막 패턴(206)을 관통하여 워드 라인들(270b, 270c, 270d, 270e)와 각각 접촉하는 워드 라인 콘택들(400d, 400c, 400b, 400a) 및 GSL(270a)과 접촉하는 GSL 콘택(420)을 형성할 수 있다.
도 53을 참조로 설명한 바와 같이, 게이트 라인들(270)에 접속되는 콘택들은 각 층을 따라 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 상에서 교대로 형성될 수 있다. 예를 들면, 최하층에 형성되는 GSL 콘택들(420)은 제1 확장 영역(IIa) 상에 구비될 수 있다. 이어서, 최하층의 워드 라인(270b)에 접속되는 제1 워드 라인 콘택(400d)은 제2 확장 영역(IIb), 제2 워드 라인 콘택(400c)은 제1 확장 영역(IIa), 제3 워드 라인 콘택(400b)은 제2 확장 영역(IIb) 및 제4 워드 라인 콘택(400a)은 제1 확장 영역(IIa) 상에서 교대로 워드 라인(270b, 270c, 270d, 270e)과 접속되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 콘택들을 두 확장 영역(IIa, IIb) 상에서 교대로 분산시킬 수 있으므로, 콘택 및 배선 형성을 위한 공정 마진을 추가로 확보할 수 있다.
한편, 도 53을 참조로 설명한 바와 같이, GSL 콘택(420)은 개별 GSL(270a) 마다 대응되어 형성될 수 있으며, 동일한 층에서 연결부(275)에 의해 그룹화된 워드 라인 그룹 마다 하나의 워드 라인 콘택(400a, 400b, 400c, 400d)이 형성될 수 있다.
GSL 배선(430)은 몰드 보호막(242) 상에서 복수의 GSL 콘택들(420)과 접촉하며 상기 제2 방향으로 연장되도록 형성될 수 있다. 워드 라인 배선들(410a, 410b, 410c, 410d)은 워드 라인 콘택들(400a, 400b, 400c, 400d)과 접촉하며 상기 제2 방향으로 연장되도록 형성될 수 있다.
몰드 보호막(242) 상에 워드 라인 배선들(410a, 410b, 410c, 410d) 및 GSL 배선(430)을 덮는 상부 절연막(285)을 형성하고, 상부 절연막(285)을 관통하여 SSL(270g, 270f) 및 패드(250)와 각각 접촉하는 SSL 콘택(440a, 440b) 및 비트 라인 콘택(290)을 형성할 수 있다. 상부 절연막(285) 상에는 비트 라인 콘택(290) 및 SSL 콘택(440a, 440b)과 각각 접촉하며 연장되는 비트 라인(295) 및 SSL 배선(450)을 형성할 수 있다. 예시적인 실시예들에 따르면, 비트 라인(295)은 상기 제2 방향을 따라 연장되며, SSL 배선(450)은 상기 제3 방향을 따라 연장되도록 패터닝 될 수 있다.
예시적인 실시예들에 따르면, SSL 콘택들(440a, 440b)은 개별 SSL(270f, 270g) 마다 대응되어 형성될 수 있다.
도 58에서는 SSL 배선(450)이 상부 절연막(285) 상에 형성되는 것으로 도시되었으나, 몰드 보호막(242) 상에 형성될 수도 있다. 또한, 워드 라인 배선(410a, 410b, 410c, 410d), GSL 배선(430) 및 SSL 배선(450) 모두 상부 절연막(285) 상에 형성될 수도 있다.
도 59는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 설명의 편의를 위해 도 59에서는 게이트 라인, 비트 라인, 배선, 콘택 등과 같은 도전성 구조물만이 도시되었다.
도 59를 참조하면, 상기 수직형 메모리 장치는 기판 상에 배치된 복수의 셀 블록들(500)을 포함할 수 있다. 상기 기판은 셀 영역(I) 및 확장 영역을 포함할 수 있으며, 상기 확장 영역은 상기 제3 방향으로 셀 영역(I)의 양 측부에 정의되는 제1 확장 영역(IIa) 및 제2 확장 영역(IIb)을 포함할 수 있다.
예시적인 실시예들에 따르면, 복수의 셀 블록들(500)은 상기 제2 방향을 따라 배치되며, 제1 확장 영역(IIa) 및 제2 확장 영역(IIb)은 상기 제3 방향을 따라 셀 영역(I)에 대해 서로 마주보도록 배치될 수 있다.
게이트 라인들(170)은 도 1 및 도 2, 또는 도 21을 참조로 설명한 바와 같이 상기 기판으로부터 상기 제1 방향을 따라 계단형으로 적층될 수 있다. 일 실시예에 있어서, 상기 게이트 라인들은 도 도 33 및 도 34를 참조로 설명한 바와 같이 지그 재그 계단 형으로 적층될 수도 있다.
게이트 라인들(170)은 상기 기판으로부터 순차적으로 적층되는 GSL(170a), 워드 라인(170b, 170b, 170d, 170e) 및 SSL(170f, 170g)들을 포함할 수 있다.
셀 블록들(500a, 500b, 500c, 500d)은 연결부(175)에 의해 그룹화된 게이트 라인(170) 단위에 따라 구분될 수 있다. 도 59에 도시된 바와 같이, 예를 들면, 연결부(175)에 의해 상기 제3 방향으로 연장하는 워드 라인들(170b, 170b, 170d, 170e)이 4개 단위로 상기 제2 방향을 따라 연결되어 워드 라인 그룹을 형성할 수 있다. 상기 워드 라인 그룹에 의해 셀 블록들(500a, 500b, 500c, 500d)이 상기 제2 방향을 따라 구분되어 배치될 수 있다. 한편, 하나의 상기 셀 블록에 포함되는 연결부들(175b, 175c, 175d, 175e)은 상기 제1 방향으로 서로 중첩되도록 형성될 수 있다.
일 실시예에 있어서, 도 21 내지 도 24b를 참조로 설명한 바와 같이 GSL(170a)은 분리막 패턴에 의해 상기 제2 방향을 따라 서로 분리되어 상기 제3 방향을 따라 연장될 수 있다.
상기 각 셀 블록들은 도 43 내지 도 45를 참조로 설명한 바와 같이, 게이트 라인들(170)과 접속되는 콘택 및 배선들을 포함할 수 있다. 워드 라인(170b, 170b, 170d, 170e) 상에는 워드 라인 콘택(300a, 300b, 300c, 300d) 및 워드 라인 배선(310a, 310b, 310c, 310d)이 접속되며, GSL(170a) 상에는 GSL 콘택(320) 및 GSL 배선(330)이 접속될 수 있다. 또한, 최상층에 배치된 SSL(170g, 170f) 상에는 SSL 콘택(340a, 340b) 및 SSL 배선(350)이 접속될 수 있다.
예시적인 실시예들에 따르면, 하나의 층을 기준으로 GSL 콘택(320) 및/또는 SSL 콘택(340a, 340b)의 개수는 워드 라인 콘택(300a, 300b, 300c, 300d)의 개수 보다 작을 수 있다. 예를 들면, GSL 콘택(320) 및/또는 SSL 콘택(340a, 340b)은 하나의 층에서 각 개별 GSL(170a) 및/또는 SSL(170f, 170g) 마다 구비되며, 워드 라인 콘택(300a, 300b, 300c, 300d)은 연결부(175)에 의해 연결된 상기 각 워드 라인 그룹마다 하나씩 구비될 수 있다.
예시적인 실시예들에 따르면, 연결부(175)는 제1 확장 영역(I) 및 제2 확장 영역(II) 상에서 교대로 또는 지그 재그로 배치될 수 있다. 예를 들면, 도 59에 도시된 바와 같이 제1 셀 블록(500a)의 연결부(175)는 제1 확장 영역(IIa) 상에 배치되며, 제2 셀 블록(500b)의 연결부(175)는 제2 확장 영역(IIb) 상에 배치될 수 있다. 제3 블록(500c)의 연결부(175)는 제1 확장 영역(IIa) 상에 배치되며, 제4 블록(500d)의 연결부(175)는 제2 확장 영역(IIb) 상에 배치될 수 있다.
이에 따라, 각 셀 블록(500a, 500b, 500c, 500d)에 포함되는 최상층의 연결부(175e)의 상면은 제1 확장 영역(IIa) 및 제2 확장 영역(IIb) 상에서 교대로 또는 지그 재그로 노출될 수 있다.
예시적인 실시예들에 따르면, 각 셀 블록(500a, 500b, 500c, 500d)의 워드 라인 콘택(300) 및 워드 라인 배선(310)은 연결부(175)가 배치된 확장 영역 상에 형성될 수 있다. 예를 들면, 제1 셀 블록(500a)의 워드 라인 콘택(300) 및 워드 라인 배선(310)은 제1 확장 영역(IIa) 상에 형성되며, 제2 셀 블록(500b)의 워드 라인 콘택(300) 및 워드 라인 배선(310)은 제2 확장 영역(IIb) 상에 형성될 수 있다. 제3 셀 블록(500c)의 워드 라인 콘택(300) 및 워드 라인 배선(310)은 제1 확장 영역(IIa) 상에 형성되며, 제4 셀 블록(500d)의 워드 라인 콘택(300) 및 워드 라인 배선(310)은 제2 확장 영역(IIb) 상에 형성될 수 있다.
따라서, 연결부(175)에 의해 워드 라인 콘택(300)이 형성될 수 있는 마진 또는 콘택 면적이 증가할 수 있으며 또한, 연결부(175)가 확장 영역(IIa, IIb) 상에 교대로 배치됨으로써 상기 콘택 및 배선들이 분산되어 회로 설계를 위한 자유도를 추가로 확보할 수 있다.
도 59에서는 GSL 콘택(320) 및 GSL 배선(330)은 워드 라인 콘택(300) 및 워드 라인 배선(310)과 동일한 확장 영역 상에 배치되며, SSL 콘택(340) 및 SSL 배선(350)은 워드 라인 콘택(300) 및 워드 라인 배선(310)과 다른 확장 영역 상에 배치되는 것으로 도시되었으나, 반드시 이러한 배치 형태에 한정되는 것은 아니다. 예를 들면, 각 셀 블록(500)에 있어서 GSL 콘택(320), GSL 배선(330) 및 SSL 콘택(340) 및 SSL 배선(350)은 모두 워드 라인 콘택(300) 및 워드 라인 배선(310)과 다른 확장 영역 상에 배치될 수도 있다.
최상층의 SSL(170g) 상에는 각 셀 블록(500)에 포함된 채널 및/또는 패드와 전기적으로 연결되는 비트 라인 콘택(190) 및 비트 라인(195)이 구비될 수 있다. 도 59에 도시된 바와 같이, 비트 라인(195)은 GSL 배선(330) 및 워드 라인 배선들(310)과 실질적으로 동일한 방향, 예를 들면 상기 제2 방향을 따라 연장될 수 있다.
본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치에서는 연결부를 사용하여 동일한 층의 워드 라인들을 서로 연결시킬 수 있다. 따라서, 확장 영역 상에 상기 워드 라인들을 그룹화하기 위한 배선 구조물 및/또는 콘택 구조물을 제거 혹은 감소시킬 수 있다. 그러므로, 상기 수직형 메모리 장치는 고용량, 고집적도의 불휘발성 메모리 장치에 효과적으로 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 101, 201: 불순물 영역
102, 202: 층간 절연막104, 204: 희생막
105, 105a, 205: 몰드 구조물106, 206: 층간 절연막 패턴
108: 희생막 패턴109, 109a, 209: 분리막 패턴
110: 하드 마스크113: 분리 홀
115: 채널 홀120: 유전막
130, 230: 유전막 구조물132: 채널막
135, 235: 채널137: 제1 매립막
140, 240: 제1 매립막 패턴142, 242: 몰드 보호막
145: 리세스150, 250: 패드
155, 156, 255, 256: 개구부
157, 159, 157a, 159a, 257, 257a, 259a: 펜스 구조물
160: 제1 갭161: 제2 갭
161a: 제3 갭167: 게이트 전극막
170, 270: 게이트 라인170a, 170a', 270a: GSL
170b, 270b: 제4 워드 라인170c, 270c: 제3 워드 라인
170d, 270d: 제2 워드 라인170e, 270e: 제1 워드 라인
170f, 270f: 제2 SSL170g, 270g: 제1 SSL
171: 오목부173: 돌출부
175, 275: 연결부175a, 275a: 제5 연결부
175b, 275b: 제4 연결부175c, 275c: 제3 연결부
175d, 275d: 제2 연결부175e, 275e: 제1 연결부
177, 277: 제2 매립막 패턴185, 285: 상부 절연막
190, 290: 비트 라인 콘택195, 295: 비트 라인
300a, 300b, 300c, 300d, 400a, 400b, 400c, 400d: 워드 라인 콘택
310a, 310b, 310c, 310d, 410a, 410b, 410c, 410d: 워드라인 배선
320, 420: GSL 콘택330, 430: GSL 배선
340a, 340b, 440a, 440b: SSL 콘택
350, 450: SSL 배선500: 셀 블록
500a: 제1 셀 블록500b: 제2 셀 블록
500c: 제3 셀 블록500d: 제4 셀 블록

Claims (20)

  1. 기판 상면에 대해 수직한 제1 방향으로 연장되는 채널들;
    상기 채널의 외측벽 상에 구비되며 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 서로 이격되도록 계단형의 복수의 층으로 적층되는 게이트 라인들; 및
    상기 복수의 층 중 적어도 한 층에 배치된 상기 게이트 라인들을 동일한 층에서 연결시키며, 상기 게이트 라인으로부터 돌출되어 연장되는 연결부를 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 기판은 셀 영역 및 상기 셀 영역의 측부에 배치되는 확장 영역을 포함하며,
    상기 연결부는 상기 확장 영역 상에 배치되는 것을 특징으로 하는 수직형 메모리 장치.
  3. 제2항에 있어서, 각 층의 상기 게이트 라인은 상기 확장 영역으로 돌출되는 확장부를 포함하며, 최상층의 상기 연결부는 상기 확장부로부터 연장되는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제3항에 있어서, 서로 다른 층에 배치된 상기 연결부들은 상기 제1 방향으로 서로 중첩되는 것을 특징으로 하는 수직형 메모리 장치.
  5. 제2항에 있어서, 상기 확장 영역은 상기 셀 영역의 양 측부에 구비되는 제1 확장 영역 및 제2 확장 영역을 포함하며,
    상기 게이트 라인들은 상기 제1 확장 영역 및 상기 제2 확장 영역에서 교대로 상면이 노출되도록 상기 제1 방향을 따라 적층되는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 게이트 라인들과 접속되는 콘택들을 더 포함하며,
    상기 콘택들은 상기 제1 방향을 따라 상기 제1 확장 영역 및 상기 제2 확장 영역 상에서 교대로 배치되는 것을 특징으로 하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 게이트 라인들은 상기 기판 상면에서부터 상기 제1 방향을 따라 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인(word line) 및 스트링 선택 라인(SSL)을 포함하며,
    동일한 층에 배치된 상기 SSL들은 서로 분리되어 연장하며,
    동일한 층에 배치된 상기 워드 라인들은 상기 연결부에 의해 서로 연결되어 연장하는 것을 특징으로 하는 수직형 메모리 장치.
  8. 제7항에 있어서, 동일한 층에 배치된 상기 GSL들은 분리막 패턴에 의해 서로 분리되어 연장하는 것을 특징으로 하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 분리막 패턴은 상기 연결부와 상기 제1 방향을 따라 중첩되는 것을 특징으로 하는 수직형 메모리 장치.
  10. 제8항에 있어서, 상기 GSL은 상기 분리막 패턴을 수용하는 오목부를 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  11. 제8항에 있어서, 상기 GSL은 상기 분리막 패턴과 접하는 돌출부를 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  12. 제7항에 있어서, 상기 GSL, 상기 워드 라인 및 상기 SSL과 각각 접속되는 GSL 콘택, 워드 라인 콘택 및 SSL 콘택을 더 포함하며,
    하나의 층을 기준으로 상기 워드 라인 콘택의 개수는 상기 GSL 콘택 또는 상기 SSL 콘택의 개수보다 적은 것을 특징으로 하는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 GSL 콘택 및 상기 SSL 콘택은 각각 개별 GSL 및 개별 SSL 마다 구비되며,
    하나의 상기 연결부에 의해 복수의 상기 워드 라인들이 연결된 워드 라인 그룹이 정의되며,
    하나의 상기 워드 라인 그룹 마다 하나의 상기 워드 라인 콘택이 구비되는 것을 특징으로 하는 수직형 메모리 장치.
  14. 셀 영역 및 상기 셀 영역의 양 측부에 제1 확장 영역과 제2 확장 영역을 포함하는 기판; 및
    상기 기판 상면에 대해 수직한 제1 방향으로 연장되는 채널들, 상기 채널의 외측벽 상에 구비되며 상기 제1 방향을 따라 서로 이격되도록 적층되는 게이트 라인들 및 적어도 한 층에 배치된 상기 게이트 라인들을 연결시키며 상기 게이트 라인으로부터 돌출되어 연장되는 연결부를 포함하는, 복수의 셀 블록들을 구비하는 수직형 메모리 장치.
  15. 제14항에 있어서, 상기 복수의 셀 블록들은 상기 기판 상면에 평행한 제2 방향을 따라 배치되며,
    상기 제1 확장 영역 및 상기 제2 확장 영역은 상기 기판 상면에 평행하며 상기 제2 방향과 수직한 제3 방향을 따라 상기 셀 영역에 대해 서로 마주보도록 배치되는 것을 특징으로 하는 수직형 메모리 장치.
  16. 제15항에 있어서, 상기 각 셀 블록의 상기 연결부는 상기 제2 방향을 따라, 상기 제1 확장 영역 및 상기 제2 확장 영역 상에서 교대로 배치되는 것을 특징으로 하는 수직형 메모리 장치.
  17. 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들의 측부를 식각하여 몰드 구조물을 형성하는 단계;
    상기 몰드 구조물을 관통하여 상기 기판과 접촉하는 채널들을 형성하는 단계;
    상기 채널들 사이의 상기 층간 절연막들 및 상기 희생막들을 부분적으로 식각하여, 개구부 및 상기 개구부를 중간에 차단하는 펜스 구조물을 형성하는 단계;
    상기 개구부에 의해 노출된 상기 희생막들을 제거하는 단계; 및
    상기 희생막들이 제거된 공간에 게이트 라인들 및 동일한 층에 형성된 상기 게이트 라인들을 연결하는 연결부를 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
  18. 제17항에 있어서, 상기 연결부는 상기 펜스 구조물로부터 상기 희생막들이 제거된 공간에서 동일한 층의 상기 게이트 라인들과 일체로 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  19. 제17항에 있어서, 상기 층간 절연막들 및 상기 희생막들을 교대로 반복적으로 적층하는 단계는 최하층의 상기 게이트 라인들을 서로 분리시키는 분리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  20. 제19항에 있어서, 상기 분리막 패턴을 형성하는 단계는,
    최하층의 상기 희생막에 분리 홀을 형성하는 단계; 및
    상기 분리 홀을 채우는 분리막 패턴을 형성하는 단계를 포함하며,
    상기 분리 홀은 상기 연결부와 상기 기판 상면에 수직한 방향으로 중첩되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
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