KR20130015616A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 계단형 기판 상에 제공된 복수개의 수직 채널들과, 상기 계단형 기판 상에 제공되며 상기 수직 채널의 연장 방향을 따라 수직 이격되고 각각 패드를 포함하는 도전막들을 포함하는 게이트 스택과, 상기 도전막들의 패드들에 접속되는 수직한 콘택들을 포함한다. 상기 게이트 스택은 계단형 패턴의 제1 도전막들과 상기 제1 도전막들 상에 적층된 L자형 패턴의 제2 도전막들을 포함하고, 상기 제1 도전막들의 패드들은 상기 제1 도전막들의 다른 부분들에 비해 상승되어 상기 제2 도전막들의 패드들과 동일 레벨을 이룰 수 있다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그 제조방법에 관한 것이다.
수직형 반도체 소자를 형성하는데 있어서 금속콘택이 접할 수 있도록 워드라인 패드를 계단 구조로 형성하는 것이 일반적이다. 그러나, 워드라인 층수가 증가할수록 계단 공정의 진행 횟수가 많아지고 아울러 금속콘택 공정수 또한 많아지게 된다. 이와 같은 공정수의 증가는 수율 항상에 영향을 미칠 수 있고 공정불량의 가능성을 높일 수 있으므로, 개선된 공정의 필요성이 대두된다고 할 것이다.
본 발명은 종래 기술에서 요구되는 필요에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 공정수를 줄일 수 있는 개선된 구조를 갖는 반도체 소자의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 공정불량을 줄여 수율을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 복수개의 막들이 굴곡지게 적층되어 낮은 레벨의 제1 영역과 높은 레벨의 제2 영역이 포함된 스택을 제공하고; 상기 스택을 평탄화하여 상기 복수개의 막들 중에서 상기 제1 영역에 제공된 일부 막들을 L자 형태로 형성하고; 그리고 상기 스택을 패터닝하여 상기 제1 영역에서는 상기 L자 형태의 막들을 계단 형태로 형성하고, 이와 동시에 상기 제2 영역에서는 상기 L자 형태가 아닌 다른 막들을 상기 계단 형태로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 스택을 제공하는 것은: 낮은 레벨 및 높은 레벨의 상면들을 갖는 계단형 기판을 제공하고; 그리고 상기 계단형 기판 상에 상기 계단형 기판의 상면 프로파일을 따라 상기 복수개의 막들을 적층하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 계단형 기판을 제공하는 것은: 평평한 상면을 갖는 기판을 제공하고; 그리고 상기 기판의 상면을 리세스하여 상기 계단형 기판을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 계단형 기판을 제공하는 것은: 평평한 상면을 갖는 기판을 제공하고; 그리고 상기 기판 상에 상기 기판의 상면으로부터 돌출된 절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 막들을 적층하는 것은: 상기 계단형 기판 상에 복수개의 제1 절연막들과, 상기 제1 절연막들과는 식각선택비가 상이한 복수개의 제2 절연막들 또는 복수개의 도전막들을 교대로 적층하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 스택을 패터닝하는 것은: 순차 축소되거나 확대되는 마스크를 이용한 순차적 식각으로 상기 제1 영역에서는 상기 L자 형태의 막들을 순차 패터닝하고; 이와 동시에 상기 제2 영역에서는 상기 L자 형태의 막들과 동일 레벨에 있는 상기 L자 형태가 아닌 다른 막들을 순차 패터닝하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 스택을 제공하는 것은: 상기 제1 영역과 상기 제2 영역 사이에 상기 제1 영역의 레벨보다는 높고 상기 제2 영역의 레벨보다는 낮은 중간 레벨의 제3 영역이 더 포함된 스택을 제공하는 것을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은: 계단형 기판 상에 복수개의 제1 막들과 복수개의 제2 막들을 교대로 반복 적층하여 낮은 레벨의 제1 영역과 높은 레벨의 제2 영역이 포함된 스택을 형성하고; 상기 스택을 평탄화하여 상기 제1 영역에 포함된 상기 제1 막들과 상기 제2 막들을 L자 형태로 형성하고; 그리고 상기 제1 영역에 포함된 상기 L자 형태의 상기 제1 막들과 상기 제2 막들을 순차 패터닝하여 제1 계단 구조를 형성하고, 이와 동시에 상기 L자 형태의 제1 막들 및 상기 제2 막들과 동일 레벨에 있는 상기 제2 영역에 포함된 제1 막들과 상기 제2 막들을 순차 패터닝하여 제2 계단 구조를 형성하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 막들은 제1 절연막들을 포함하고; 그리고 상기 제2 막들은 상기 제1 절연막들과는 식각선택비가 상이한 제2 절연막들 혹은 도전막들을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 및 제2 계단 구조들을 형성한 이후에 혹은 그 이전에 상기 스택을 관통하여 상기 기판과 전기적으로 연결되는 수직 채널을 형성하는 것을 더 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 및 제2 계단 구조들을 형성한 이후에 혹은 그 이전에 상기 제2 절연막들을 선택적으로 제거하고, 그리고 상기 제1 절연막들 사이에 상기 수직 채널과 전기적으로 연결되는 전도체들을 형성하는 것을 더 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 영역에 형성된 상기 제1 계단 구조와 접속되는 제1 콘택들을 형성하고; 이와 동시에 상기 제2 영역에 형성된 상기 제2 계단 구조와 접속되는 제2 콘택들을 형성하는 것을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자는: 계단형 기판 상에 제공된 복수개의 수직 채널들; 상기 계단형 기판 상에 제공되며, 상기 수직 채널의 연장 방향을 따라 수직 이격되고 각각 패드를 갖는 도전막들을 포함하는 게이트 스택; 및 상기 도전막들의 패드들에 접속되는 수직한 콘택들을 포함하고, 상기 도전막들은 계단형 패턴의 제1 도전막들과, 상기 제1 도전막들 상에 적층된 L자형 패턴의 제2 도전막들을 포함하고; 상기 제1 도전막의 패드는 상기 제1 도전막의 다른 부분에 비해 상승된 레벨을 가질 수 있다.
본 실시예의 소자에 있어서, 상기 계단형 기판은 낮은 레벨의 제1 상면과 높은 레벨의 제2 상면을 포함하고, 상기 제1 도전막들은 상기 제1 및 제2 상면들 상에 제공되고 상기 제2 도전막들은 상기 제1 상면 상에 제공될 수 있다.
본 실시예의 소자에 있어서, 상기 계단형 기판은 리세스된 제1 영역과 상기 제1 영역에 비해 돌출된 제2 영역을 포함할 수 있다. 상기 제2 영역은 상기 제1 영역과 동일 물질이거나 혹은 다른 물질일 수 있다.
본 실시예의 소자에 있어서, 상기 제1 도전막들은 상기 계단형 기판의 상면 프로파일을 따라 굴곡 신장되어 상기 제1 영역으로부터 상기 제2 영역을 향해 상승된 계단 형태로 적층된 단부들을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 도전막들의 단부들은 상기 패드들로 정의될 수 있다.
본 실시예의 소자에 있어서, 상기 제2 도전막들은 상기 계단형 기판의 제1 영역 상에 제공되어 상기 제1 영역에서부터 상기 제2 영역을 향해 평평하게 신장되고 그리고 상기 게이트 스택의 상면을 향해 굴곡될 수 있다.
본 실시예의 소자에 있어서, 상기 제2 도전막들의 상기 평평하게 신장된 부분들은 상기 패드들로 정의될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 도전막들 중 최하층의 제1 도전막들의 패드는 상기 제2 도전막들 중 최하층의 제2 도전막의 패드와 동일 레벨이고, 상기 제1 도전막들 중 최상층의 제1 도전막들의 패드는 상기 제2 도전막들 중 최상층의 제2 도전막들의 패드와 동일 레벨일 수 있다.
본 실시예의 소자에 있어서, 상기 계단형 기판은 상기 제1 영역에 비해 높고 상기 제2 영역에 비해 낮은 레벨의 제3 영역을 더 포함할 수 있다. 상기 제2 및 제3 영역들은 상기 제1 영역과 동일 물질이거나 혹은 다른 물질일 수 있다.
본 실시예의 소자에 있어서, 상기 게이트 스택은 상기 제1 도전막들과 상기 제2 도전막들 사이에 상기 계단형 기판의 상면 프로파일을 따라 굴곡진 제3 도전막들을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제3 도전막들은 상기 제2 도전막들의 패드들과 동일 레벨의 패드들을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 도전막들의 패드들은 상기 제2 도전막들의 패드들과 동일 레벨일 수 있다.
본 발명에 의하면, 워드라인 패드의 레벨 상승으로써 계단 공정 내지 금속콘택 공정의 진행 횟수를 줄일 수 있어 수율 향상은 물론 제조비용을 감축할 수 있는 효과가 있다. 아울러, 공정 불량을 줄일 수 있어 보다 개선된 특성을 갖는 반도체 소자를 구현할 수 있는 효과가 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 사시도.
도 1b 내지 1d는 도 1a의 일부를 확대 도시한 사시도.
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도.
도 2b는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도.
도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도.
도 11c 및 11d는 도 11a의 변형예를 도시한 단면도.
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 12b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 13a 및 13b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 14a, 15a, 16a, 17a, 18a 및 19a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도.
도 14b, 15b, 16b, 17b, 18b 및 19b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도.
도 20a, 21a, 22a, 23a, 24a 및 25a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도.
도 20b, 21b, 22b, 23b, 24b 및 25b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도.
도 26a, 27a, 28a 및 29a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도.
도 26b, 27b, 28b 및 29b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도.
도 30a 내지 30c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 31a 내지 31d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 32a 및 32b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 33a 및 33b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 변형예를 도시한 단면도.
도 34a 및 34b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 다른 변형예를 도시한 단면도.
도 35a 내지 35c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 또 다른 변형예를 도시한 단면도.
도 36a 내지 36c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 또 다른 변형예를 도시한 단면도.
도 37a 및 37b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 다른 변형예를 도시한 단면도.
도 38a는 본 발명의 실시예에 반도체 소자를 구비한 메모리 카드를 도시한 블록도.
도 38b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치예>
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 사시도이다. 도 1b 내지 1d는 도 1a의 일부를 확대 도시한 사시도이다.
도 1a를 참조하면, 본 실시예의 반도체 소자(1)는 기판(100) 상에 수직 방향(Z 방향)으로 적층된 복수개의 도전막들(151-156), 그 도전막들(151-156)을 Z 방향으로 관통하여 기판(100)과 전기적으로 연결된 복수개의 수직 채널들(143), 그리고 금속콘택들(180)을 통해 수직 채널들(143)과 전기적으로 연결된 Y 방향으로 연장된 비트라인들(185)을 포함하는 수직 낸드 플래시 메모리 소자(VNAND)일 수 있다. 도전막들(151-156) 중 최하부의 제1 도전막(151)은 접지 선택라인(GSL), 최상부의 제6 도전막(156)은 스트링 선택라인(SSL), 제1 도전막(151)과 제6 도전막(156) 사이에 제공된 제2 내지 제5 도전막들(152-155)은 워드라인들(WL)에 상당할 수 있다. 제6 도전막(156)은 X 방향으로 연장된 라인 형태이고, 제1 내지 제5 도전막들(151-155)은 워드라인 컷(135)을 포함하거나 혹은 포함하지 않는 플레이트 형태일 수 있다.
도전막들(151-156)을 구동회로들(미도시)에 전기적으로 연결시키는 금속배선들(175,195)을 더 포함할 수 있다. 금속배선들(175)은 금속콘택들(170)을 통해 도전막들(151-156)과 연결될 수 있다. 도전막들(151-156)은 굴곡된 형태를 가질 수 있다. 가령, 제1 내지 제3 도전막들(151-153)은 그 끝부분이 계단 형태로 굴곡될 수 있고, 제4 내지 제6 도전막들(154-156)은 그 끝부분이 L자 형태로 굴곡될 수 있다. 도면에서 계단 구조는 비트라인(180)의 양측면 방향(X 방향)뿐만 아니라 전후 방향(Y 방향)으로도 형성될 수 있다.
도전막들(151-156) 각각의 일부는 금속콘택(170)이 접속되는 패드(150p)로 정의될 수 있다. 도전막들(1512-156) 각각의 패드(150p)는 도 9a에 자세히 지적되어 있다. 본 실시예에 의하면, 제1 내지 제3 도전막들(151-153)의 상승된 끝부분들이 패드들(150p)로 정의되며 제4 내지 제6 도전막들(154-156)의 패드들(150p)과 동일 유사한 레벨에 있을 수 있다. 예컨대, 제1 도전막(151)의 패드(150p)는 제4 도전막(154)의 패드(150p)와, 제2 도전막(152)의 패드(150p)는 제5 도전막(155)의 패드(150p)와, 제3 도전막(153)의 패드(150p)는 제6 도전막(156)의 패드(150p)와 동일 유사한 레벨에 있을 수 있다. 이처럼, 기판(100) 상에서 비교적 낮은 레벨에 있는 제1 내지 제3 도전막들(151-153)의 패드들(150p)이 상승되어 있어 금속콘택들(170)을 형성하는데 소요되는 공정수를 감축할 수 있다. 아울러, 패드들(150p)을 정의하기 위해 도전막들(151-156)을 계단 형태로 패터닝하는 식각 공정수가 감축될 수 있다. 상기 금속콘택 공정수 및 계단 공정수의 감축은 이하에서 후술한 제조방법을 참조하면 명확히 이해될 것이다.
반도체 소자(1)에 있어서 정보를 저장할 수 있는 정보저장막은 다양한 형태를 가질 수 있다. 일례로, 도 1b에 도시된 바와 같이, 정보저장막(141)은 수직 채널(143)을 따라 상하 길게 연장되고 수직 채널(143)을 둘러쌀 수 있다. 정보저장막(141)은 수직 채널(143)에 인접한 터널절연막(141a), 도전막들(152-154)에 인접한 블록킹절연막(141c), 터널절연막(141a)과 블록킹절연막(141c) 사이에 제공된 트랩절연막(141b)을 포함할 수 있다.
다른 예로, 도 1c에서 보여진 것처럼, 수직 채널(143)과 도전막들(152-154) 사이에서 그리고 도전막들(152-154)과 절연막(110) 사이로 굴곡지게 연장된 형태일 수 있다. 또 다른 예로, 도 1d에서처럼, 정보저장막(141)은 수직 채널(143)을 둘러싸며 터널절연막을 포함하는 제1 정보저장막(141d)과 도전막들(152-154)을 둘러싸며 블로킹절연막을 포함하는 제2 정보저장막(141e)을 포함할 수 있다. 트랩절연막은 제1 정보저장막(141d) 혹은 제2 정보저장막(141e)에 포함될 수 있다.
<장치예의 변형 1>
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 2a를 참조하면, 반도체 소자(4)는 기판(400) 상에 제공된 워드라인들(420), 워드라인들(420)의 위를 가로질러 횡단하는 비트라인들(480), 비트라인들(480) 위로 적층된 복수개의 소스라인들(451-456), 소스라인들(451-456)을 관통하여 기판(400)과 전기적으로 연결된 수직 연장된 전극들(443), 전극들(443)을 둘러싸는 가변저항막(441)을 포함하는 저항성 메모리 소자일 수 있다. 가변저항막(441)은 2가지 이상의 안정한 가역적인 저항 상태를 갖는 물질, 가령 금속산화물, 금속질화물, 페로브스카이트 구조를 갖는 산화물, 금속이온을 함유하는 고체 전해질 등을 포함할 수 있다. 다른 예로, 가변저항막(441)은 비저항이 높은 비정질상에서 낮은 결정질상으로 혹은 그 역으로 상전이가 가능한 물질, 가령 칼코겐화합물을 포함할 수 있다.
반도체 소자(4)는 소스라인들(451-456)을 구동회로(미도시)에 전기적으로 연결하는 금속콘택들(470)과 금속배선들(475)을 포함할 수 있다. 소스라인들(451-456) 각각의 일부분은 금속콘택(470)이 접속되는 패드(450p)로 정의될 수 있다. 소스라인들(451-453) 중에서 비교적 낮은 레벨에 위치하는 제1 내지 제3 소스라인들(451-453)은 패드들(450p)이 정의되는 그 끝부분들이 계단 형태를 가지고 있어 제4 내지 제6 소스라인들(454-456)의 패드들(450p)과 동일 유사한 레벨에 있을 수 있다. 일례로, 제1 소스라인(451)의 패드(450p)는 제4 소스라인(454)의 패드(450p)와, 제2 소스라인(452)의 패드(450p)는 제5 소스라인(455)의 패드(450p)와, 제3 소스라인(453)의 패드(450p)는 제6 소스라인(456)의 패드(450p)와 동일 유사한 레벨에 있을 수 있다. 그러므로, 제1 내지 제3 소스라인들(451-453)의 패드들(450p)에 접속되는 금속콘택들(470)은 제4 내지 제6 소스라인들(454-456)의 패드들(450p)에 접속되는 금속콘택들(470)과 동시에 형성할 수 있다. 아울러, 제1 내지 제3 소스라인들(451-453)의 패드들(450p)을 정의하는 계단 공정으로 제4 내지 제6 소스라인들(454-456)의 패드들(450p)을 동시에 정의할 수 있다.
<장치예의 변형 2>
도 2b는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 2b를 참조하면, 반도체 소자(5)는 절연막(510)이 형성된 기판(500) 상에 제공된 빗 형태를 갖는 복수개의 도전막들(521-525), 복수개의 도전막들(521-525)을 가로질러 연장되고 적층된 복수개의 도전성 스트립들(551-556), 도전막들(521-525)과 도전성 스트립들(551-556) 사이에 개재된 복수개의 정보저장막들(541), 그리고 도전성 스트립들(551-556)과 전기적으로 연결된 복수개의 비트라인들(575)을 포함하는 3차원 반도체 메모리 소자일 수 있다. 도전막들(521-525) 중에서 제1 도전막(521)은 접지 선택라인(GSL), 제5 도전막(525)은 스트링 선택라인(SSL), 제2 내지 제4 도전막들(522-524)은 워드라인들(WL)에 상당할 수 있다. 도전성 스트립들(551-556)의 일단들은 금속콘택들(570)을 통해 비트라인들(575)과 전기적으로 연결될 수 있고, 도전성 스트립들(551-556)의 반대쪽 타단들은 공통 소스라인(519)에 공통적으로 연결될 수 있다. 정보저장막(541)은 1개층의 절연체(예: SiN) 혹은 다층의 절연체(예: ONO)를 포함할 수 있다. 도전성 스트립들(551-556)은 실질적으로 채널 역할을 하며 층간절연막(520)에 의해 상하 전기적으로 절연될 수 있다.
도전성 스트립들(551-556) 각각은 그 일부분이 금속콘택(570)이 접속되는 패드(550p)로 정의될 수 있다. 도전성 스트립들(551-556) 중에서 비교적 낮은 레벨에 있는 제1 내지 제3 도전성 스트립들(551-553)은 그 끝부분들이 계단 형태로 가지고 있어 패드들(550p)의 위치가 상승될 수 있다. 따라서, 제1 내지 제3 도전성 스트립들(551-553)의 패드들(550p)은 비교적 높은 레벨에 제공된 제4 내지 제6 도전성 스트립들(554-556)의 패드들(550p)과 동일 유사한 레벨에 있을 수 있다.
다른 예로, 공통 소스라인(519)은 복수개의 적층된 소스라인들로 구성될 수 있고, 이들 소스라인들이 계단 형태와 L자 형태를 가져 도전성 스트립들(551-556)의 패드들(550p)처럼 배열될 수 있다.
<방법예 1>
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도들이다. 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도들이다.
도 3a 및 3b를 참조하면, 기판(100) 상에 복수개의 절연막들(111-117)과 희생막들(121-126)을 반복 적층하여 몰드 스택(90)을 형성할 수 있다. 일례로, 기판(100) 상에 제1 내지 제7 절연막(111-117)들과 제1 내지 제6 희생막(121-126)들을 기판(100)의 상면 프로파일을 따라 계단 형태로 반복 적층할 수 있다. 절연막들(111-117)은 실리콘산화막(예: SiOx)이고 희생막들(121-126)은 실리콘질화막(예: SiNx), 혹은 그 역과 같이 식각선택비가 있는 물질을 포함할 수 있다. 기판(100)은 리세스 영역(100a)과 돌출 영역(100b)을 포함하는 계단 형태의 실리콘 웨이퍼일 수 있다. 리세스 영역(100a)은 기판(100)을 이방성 식각하여 형성할 수 있다. 돌출 영역(100b)의 수직 길이(H2)는, 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 대체로 몰드 스택(90)의 수직 길이(H1)의 절반분에 해당할 수 있다. 몰드 스택(90)의 돌출된 부분을 대체로 상하 양분하는 A-A 선까지 몰드 스택(90)을 평탄화할 수 있다.
도 4a 및 4b를 참조하면, 화학기계적 연마공정을 이용하여 몰드 스택(90)을 평탄화할 수 있다. 제4 내지 제6 희생막(124-126)들은 그 일부들이 제거되어 계단 형태에서 대체로 L자 형태로 변형될 수 있다. 이에 따라 계단 형태의 제1 내지 제3 희생막(121-123)들과 L자 형태의 제4 내지 제6 희생막(124-126)들이 적층된 몰드 스택(90)을 형성할 수 있다. 몰드 스택(90)의 평탄화는 화학기계적 연마공정 이외에 다양한 방법에 의해 구현될 수 있으며, 이에 대해서는 후술한다.
도 5a 및 5b를 참조하면, 몰드 스택(90) 상에 포토레지스트의 도포 및 패터닝으로 제1 마스크(71)를 형성하고, 그 제1 마스크(71)를 이용하는 1차 식각으로 몰드 스택(90)을 1차 패터닝할 수 있다. 제1 마스크(71)는 적어도 2군데의 영역, 가령 리세스 영역(100a)과 돌출 영역(100b)을 개방할 수 있다. 상기 1차 패터닝에 의하면, 리세스 영역(100a)에선 제7 절연막(117)과 제6 희생막(126)이 1회차 식각되고, 이와 동시에 돌출 영역(100b)에선 제4 절연막(114)과 제3 희생막(123)이 1회차 식각될 수 있다.
도 6a 및 6b를 참조하면, 제1 마스크(71)를 트리밍하여 축소된 제2 마스크(72)를 형성하고, 그 제2 마스크(72)를 이용하는 2차 식각으로 몰드 스택(90)을 2차 패터닝할 수 있다. 상기 2차 패터닝에 의하면, 리세스 영역(100a)에선 제7 절연막(117)과 제6 희생막(126)이 2회차 식각되고 그리고 제6 절연막(116)과 제5 희생막(125)이 1회차 식각될 수 있다. 이와 동시에 돌출 영역(100b)에선 제4 절연막(114)과 제3 희생막(123)이 2회차 식각되고 그리고 제3 절연막(113)과 제2 희생막(122)이 1회차 식각될 수 있다.
본 실시예에 의하면, 1회의 식각 공정으로 리세스 영역(100a) 및 돌출 영역(100b) 각각에서 계단형 패턴을 만드는 공정(이하, 계단 공정)이 동시에 이루어질 수 있다. 이처럼, 절연막들(예: 7개층)과 희생막들(예: 6개층)이 계단 형태로 적층된 몰드 스택(90)에 대한 계단 공정의 수(예: 2회)는, 절연막들(예: 7개층)과 희생막들(예: 6개층)이 수평적으로 평평한(planar) 형태로 적층된 몰드 스택에 대한 계단 공정의 수(예: 5회)에 비해 현저히 감축될 수 있다.
도 7a 및 7b를 참조하면, 제2 마스크(72)를 애싱 공정으로 제거하고, 상기 계단 공정에 의해 형성된 개구 영역들(105)을 실리콘산화막(예: SiOx)과 같은 캡핑절연막(107)으로 매립할 수 있다. 몰드 스택(90)을 관통하여 기판(100)과 전기적으로 연결되는 수직 채널들(143)과 수직 채널들(143)을 둘러싸는 정보저장막들(141)을 형성할 수 있다. 예컨대, 이방성 식각 공정으로 몰드 스택(90)을 패터닝하여 기판(100)을 노출시키는 수직홀들(133)을 형성하고, 기판(100)과 동일 유사한 물질(예: Si)을 증착하거나 에피 성장시켜 수직홀들(133)을 채우는 수직 채널들(143)을 형성할 수 있다. 수직 채널들(143)을 형성하기 이전에 정보저장막들(141)을 증착 공정으로 형성할 수 있다. 정보저장막들(141) 각각은 도 1b에 도시된 바와 같이 수직 채널(143)과 인접한 터널절연막(예: SiOx), 절연막들(111-117) 및 희생막들(121-126)에 인접한 블록킹절연막(예: SiOx, AlOx), 그리고 터널절연막과 블록킹절연막 사이에 삽입되는 트랩절연막(예: SiNx)을 포함할 수 있다. 수직 채널들(143)은 상기 계단 공정 이후에 혹은 그 이전에 형성할 수 있다. 수직 채널들(143) 사이에 기판(100) 혹은 제1 절연막(111)을 노출시키는 워드라인 컷(135)을 형성할 수 있다. 워드라인 컷(135)에 의해 제7 절연막(117)과 제6 희생막(126)은 평판 형태에서 복수개의 라인 형태로 분리될 수 있다.
도 8a 및 8b를 참조하면, 희생막들(121-126)을 선택적으로 식각할 수 있는 에천트(예: H3PO4)를 워드라인 컷(135)을 통해 제공하여, 희생막들(121-136)을 제거할 수 있다. 이에 따라 절연막들(111-117) 사이에 빈 공간들(137)이 형성될 수 있고, 빈 공간들(137)을 통해 정보저장막(141)이 노출될 수 있다. 빈 공간들(137)은 기판(100)의 상면 프로파일을 따라 굴곡된 계단 형태를 포함할 수 있다. 제7 절연막(117)과 제6 절연막(116) 사이, 그리고 제6 절연막(116) 및 제5 절연막(115) 사이의 빈 공간들(137) 각각은 캡핑절연막(107)에 의해 2부분으로 분리될 수 있다.
도 9a 및 9b를 참조하면, 도전체의 증착 및 식각으로 빈 공간들(137)들을 채우는 제1 내지 제6 도전막(151-156)들을 형성할 수 있다. 이에 따라, 제1 내지 제6 도전막(151-156)들이 기판(100)의 상면 프로파일을 따라 계단 형태로 적층된 게이트 스택(92)이 형성될 수 있다. 그리고 워드라인 컷(135)을 채우며 게이트 스택(92)을 덮는 실리콘산화막(예: SiOx)과 같은 매립절연막(109)을 형성할 수 있다. 제2 도전막(152)에 의해 가려지지 않는 제1 도전막(151)의 끝부분은 후술하는 금속콘택(도 11a의 170)이 접속되는 패드(151p)로 활용될 수 있다. 제2 도전막(152) 및 제3 도전막(153)도 이와 마찬가지로 그 끝부분들이 패드들(152p,153p)로 활용될 수 있다. 제5 도전막(155) 및 제6 도전막(156) 각각은 캡핑절연막(107)에 의해 2부분으로 나누어지고, 수직 채널(143)과 전기적으로 연결되는 부분이 패드(155p,156p)로 활용될 수 있다. 제4 도전막(154)은 제5 도전막(155)의 이격 부분에 의해 가려지지 않는 부분이 패드(154p)로 활용될 수 있다. 본 실시예에 의하면 리세스 영역(100a)에 속하는 패드들(154p-156p)은 돌출 영역(100b)에 속하는 패드들(151p-153p)과 동일 유사한 레벨에 있을 수 있다. 예컨대, 제1 도전막(151)의 패드(151p)는 제4 도전막(154)의 패드(154p)와 동일 유사한 레벨에 있을 수 있다. 제2 도전막(152)의 패드(152p)와 제5 도전막(155)의 패드(155p), 그리고 제3 도전막(153)의 패드(153p)와 제6 도전막(156)의 패드(156p)도 이와 마찬가지일 수 있다. 이하에선 제1 내지 제6 도전막(151-156)들의 패드들(151p-156p)을 패드(150p)라고 통칭한다. 그리고, 본 명세서에선 제1 내지 제7 절연막(111-117), 캡핑절연막(107), 매립절연막(109)을 통합하여 절연막(도 10a의 110)이라고 지칭한다.
도 10a 및 10b를 참조하면, 절연막(110)을 패터닝하여 패드들(150p)을 노출시키는 복수개의 콘택홀들(160)을 형성할 수 있다. 콘택홀들(160) 중에서 그 깊이가 현격하게 차이가 나지 않으면 깊이가 다른 콘택홀들(160)을 동시에 형성할 수 있다. 예컨대 제1 내지 제3 도전막(151-153)들의 패드들(150p)을 노출시키는 콘택홀들(160)은 1회의 이방성 식각 공정으로 동시에 형성할 수 있다. 본 실시예에 의하면, 제1 도전막(151)의 패드(150p)는 제4 도전막(154)의 패드(150p)와 동일 유사한 레벨에 있을 수 있다. 제2 도전막(152) 및 제5 도전막(154)의 패드들(150p)은 동일 유사한 레벨에 있을 수 있다. 제3 도전막(153) 및 제6 도전막(156)의 패드들(150p)도 동일 유사한 레벨에 있을 있다.
그러므로, 제1 내지 제3 도전막들(151-153)의 패드들(150p)을 노출시키는 콘택홀들(160)의 형성을 위한 상기 이방성 식각 공정을 통해 제4 내지 제6 도전막들(154-156)의 패드(150p)들을 노출시키는 콘택홀들(160)을 동시에 형성할 수 있다. 만일, 제1 내지 제6 도전막(151-156)들이 계단 형태로 적층되지 아니하고 단순히 수직 적층된 경우, 제4 내지 제6 도전막(154-156)들의 패드들(150p)을 노출시키는 콘택홀들(160)을 1차 이방성 식각 공정으로 먼저 형성한 후 제1 내지 제3 도전막(151-153)들의 패드들(150p)을 노출시키는 콘택홀들(160)을 2차 이방성 식각 공정으로 형성하여야 할 것이다. 그러나, 본 실시예에 의하면 1회의 이방성 식각 공정으로 복수개의 콘택홀들(160)을 동시에 형성할 수 있어서 식각 공정의 수를 감축할 수 있다. 콘택홀들(160)의 형성시 수직 채널(143)을 노출시키는 비트라인 콘택홀(162)을 동시에 형성할 수 있다.
도 11a 내지 11b를 참조하면, 콘택홀들(160)을 채우는 금속콘택들(170)을 동시에 형성할 수 있다. 이와 동시에 비트라인 콘택홀(162)을 채우는 비트라인 콘택(180)을 형성할 수 있다. 절연막(110) 상에 금속콘택들(170)과 연결되는 금속배선들(175)을 형성할 수 있다. 본 실시예에 의하면, 제1 도전막(151)은 접지 선택라인(GSL), 제2 내지 제5 도전막(152-155)들은 워드라인들(WL), 그리고 제6 도전막(156)은 스트링 선택라인(SSL)에 상당할 수 있다. 제1 도전막(151)과 연결되는 금속배선(175)은 제1 도전막(151)을 접지 선택라인 구동회로(미도시)에 전기적으로 연결할 수 있다. 제2 내지 제5 도전막들(152-155)과 연결되는 금속배선들(175)은 제2 내지 제5 도전막(152-155)들을 워드라인 구동회로(미도시)에 전기적으로 연결할 수 있다. 제6 도전막(156)과 연결되는 금속배선(175)은 제6 도전막(156)을 스트링 선택라인 구동회로(미도시)에 전기적으로 연결할 수 있다. 비트라인 콘택(180)과 연결되는 금속배선(185)은 비트라인(BL)에 상당할 수 있다. 금속배선들(175)과 전기적으로 연결되는 제2 금속배선들(도 1의 195)을 형성하면 도 1a의 반도체 소자(1)를 형성할 수 있다.
<방법예1의 변형>
도 11c를 참조하면, 계단형 기판(100)은 리세스 영역(100a)과 돌출 영역(100b) 사이에 경사 영역(100d)을 더 포함할 수 있다. 경사 영역(100d)은 대체로 0° 내지 90° 사이의 각도(θ)를 가질 수 있다. 도전막들(151-156)은 계단형 기판(100)의 상면 프로파일을 따라 비스듬하게 꺾여 연장될 수 있다.
도 11d를 참조하면, 패드들(151p-156p)의 레벨들은 대체로 돌출 영역(100b)의 수직 길이(H2)에 의존할 수 있고, 이에 따라 도 9a와 다르게 리세스 영역(100a)에 속하는 패드들(154p-156p)은 돌출 영역(100b)에 속하는 패드들(151p-153p)과 상이한 레벨에 있을 수 있다. 일례로, 제1 도전막(151)의 패드(151p)는 제4 도전막(154)의 패드(154p)에 비해 낮은 레벨일 수 있다. 제2 도전막(152)의 패드(152p)는 제4 도전막(154)의 패드(154p)보다 높고 제5 도전막(155)의 패드(155p)보다 낮은 레벨일 수 있다. 제3 도전막(153)의 패드(153p)는 제5 도전막(155)의 패드(155p)보다 높고 제6 도전막(156)의 패드(156p)보다 낮은 레벨일 수 있다.
<주변회로 형성예>
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다. 도 12b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 12a를 참조하면, 기판(100)의 돌출 영역(100b) 상에 주변회로(250)를 형성할 수 있다. 주변회로(250) 및/또는 기판(100)과 전기적으로 연결되는 주변회로 금속콘택들(270)을 금속콘택들(170)과 동시에 형성할 수 있다. 주변회로 금속콘택들(270)과 전기적으로 연결되는 주변회로 금속배선들(275)을 금속배선들(175)과 동시에 형성할 수 있다.
도 12b를 참조하면, 평평한 반도체 기판(103)을 제공하고, 그 기판(103) 상에 돌출부(102)를 별도로 형성할 수 있다. 돌출부(102)는 절연막(예: SiOx, SiNx, SiON)의 증착과 패터닝 공정으로 형성할 수 있다. 주변회로(250)는 돌출부(205) 내에 형성할 수 있다. 주변회로(250) 및/또는 돌출부(102)의 형성 공정은 본 명세서에 개시된 모든 실시예에 적용될 수 있다.
<계단 공정의 변형예>
도 13a 및 13b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 13a를 참조하면, 제1 마스크(81)를 이용한 식각 공정으로 리세스 영역(100a)에선 제7 절연막(117)과 제6 희생막(126)을 패터닝하고, 이와 동시에 돌출 영역(100b)에선 제4 절연막(114)과 제3 희생막(123)을 패터닝할 수 있다.
도 13b를 참조하면, 절연막의 증착 및 스페이서 식각으로 제1 마스크(81)의 양측벽 상에 스페이서(81a)를 형성하여 확대된 2차 마스크(82)를 형성할 수 있다. 2차 마스크(82)를 이용한 식각 공정으로 리세스 영역(100a)에선 제6 절연막(116)과 제5 희생막(125)을 패터닝하고, 이와 동시에 돌출 영역(100b)에선 제3 절연막(113)과 제2 희생막(122)을 패터닝할 수 있다. 본 실시예에 따르면 마스크의 확대를 통해 계단 공정을 구현할 수 있고, 이러한 계단 공정은 본 명세서에 개시된 모든 실시예에 적용될 수 있다.
<방법예 2>
도 14a, 15a, 16a, 17a, 18a 및 19a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도들이다. 도 14b, 15b, 16b, 17b, 18b 및 19b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도들이다.
도 14a 및 14b를 참조하면, 계단형 기판(100) 상에 제1 내지 제7 절연막(111-117)들과 제1 내지 제6 희생막(121-126)들이 계단 형태로 적층된 몰드 스택(90)을 형성할 수 있다. 몰드 스택(90)을 관통하여 기판(100)과 전기적으로 연결되는 수직 채널들(143)과, 수직 채널들(143)을 둘러싸는 정보저장막들(141)을 형성할 수 있다. 그런 다음, 수직 채널들(143) 사이에 기판(100) 혹은 제1 절연막(111)을 노출시키는 워드라인 컷(135)을 형성할 수 있다.
도 15a 및 15b를 참조하면, 워드라인 컷(135)을 통해 에천트를 제공하여 제1 내지 제6 희생막(121-126)들을 제거할 수 있다. 이에 따라 제1 내지 제7 절연막(111-117)들 사이에 정보저장막(141)을 노출시키는 빈 공간들(137)이 형성될 수 있다.
도 16a 및 16b를 참조하면, 도전막의 증착 및 평탄화를 통해 빈 공간들(137)에 제1 내지 제6 도전막들(151-156)이 채워진 게이트 스택(92)을 형성할 수 있다. 제1 내지 제6 도전막들(151-156)은 기판(100)의 상면 프로파일을 따라 계단 형태로 적층될 수 있다. 워드라인 컷(135)은 매립절연막(109a)으로 채울 수 있다.
도 17a 및 17b를 참조하면, 게이트 스택(92)을 계단 구조로 형성할 수 있다. 계단 공정은 마스크(70)의 트리밍 공정을 채택할 수 있고, 1회의 식각 공정에 의해 리세스 영역(100a) 및 돌출 영역(100b) 각각에서 동시에 이루어질 수 있다. 다른 예로, 도 13a 및 13b에서 설명한 마스크 확대를 통해 계단 공정이 진행될 수 있다. 제5 및 제6 도전막(155-156)들 각각은 계단 공정에 의해 2부분으로 나누어지고, 수직 채널(143)과 전기적으로 연결된 부분이 패드로 활용될 수 있다. 제6 도전막(156)은 워드라인 컷(135)에 의해 평판 형태에서 라인 형태로 더 분리될 수 있다. 제4 도전막(154)은 제5 도전막(155)의 이격 부분에 의해 가려지지 않는 부분이 패드로 활용될 수 있다.
도 18a 및 18b를 참조하면, 마스크(70)를 제거하고, 게이트 스택(92)을 덥는 층간절연막(109b)을 형성할 수 있다. 층간절연막(109b)은 계단 공정에 의해 형성된 개구 영역들(105)을 매립할 수 있다. 제1 내지 제7 절연막(111-117)들, 매립절연막(109a), 그리고 층간절연막(109b)을 통합하여 절연막(도 19a의 110)이라 통칭한다.
도 19a 및 19b를 참조하면, 절연막(110)을 일부 관통하여 패드(150p)들에 접속하는 금속콘택들(170)을 형성할 수 있다. 제4 내지 제6 도전막(154-156)들의 패드(150p)들에 접속되는 금속콘택들(170)을 동시에 형성할 수 있다. 이와 더불어, 제1 내지 제3 도전막들(151-153)의 패드(150p)들에 접속되는 금속콘택들(170)을 동시에 형성할 수 있다. 수직 채널(143)과 전기적으로 연결되는 비트라인 콘택(180)을 금속콘택들(170)과 동시에 형성할 수 있다. 절연막(110) 상에 금속콘택들(170)과 연결되는 금속배선들(175)을 형성할 수 있다. 아울러, 비트라인 콘택(180)과 연결되는 비트라인(185)을 형성할 수 있다.
<방법예 3>
도 20a, 21a, 22a, 23a, 24a 및 25a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도들이다. 도 20b, 21b, 22b, 23b, 24b 및 25b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도들이다.
도 20a 및 20b를 참조하면, 계단형 기판(100) 상에 계단 형태로 절연막들(111-117)과 희생막들(121-126)이 교대로 적층된 몰드 스택(90)을 형성할 수 있다. 일례로, 마스크(70)의 트리밍을 수반한 이방성 식각 공정으로 몰드 스택(90)을 계단 형태로 패터닝할 수 있다. 상기 계단 공정에 의하면 리세스 영역(100a)에선 제7 절연막(117)과 제6 희생막(126)이 2회 식각되고 제6 절연막(116)과 제5 희생막(125)이 1회 식각되어 계단 형태로 형성될 수 있다. 이와 동시에 돌출 영역(100b)에선 제4 절연막(114)과 제3 희생막(123)이 2회 식각되고 제3 절연막(113)과 제2 희생막(122)이 1회 식각되어 계단 형태로 형성될 수 있다.
도 21a 및 21b를 참조하면, 마스크(70)를 제거하고, 계단 공정에 의해 형성된 개구 영역들(105)을 캡핑절연막들(107)로 매립할 수 있다. 몰드 스택(90)을 관통하여 기판(100)을 노출시키는 수직홀들(133)을 형성한 후 수직홀들(133)을 채우며 기판(100)과 접속되는 수직 채널들(143)을 형성할 수 있다. 수직 채널들(143)은 계단 공정 이후에 혹은 이전에 형성할 수 있다. 몰드 스택(90)을 패터닝하여 기판(100) 혹은 제1 절연막(111)을 노출시키는 워드라인 컷(135)을 형성할 수 있다. 워드라인 컷(135)에 의해 제7 절연막(117)과 제6 희생막(126)은 평판 형태에서 라인 형태로 형성될 수 있다.
도 22a 및 22b를 참조하면, 워드라인 컷(135)을 통해 에천트를 제공하여 희생막들(121-126)을 제거할 수 있다. 이에 따라, 절연막들(111-117) 사이에는 수직 채널들(143)의 측벽들을 노출시키는 빈 공간들(137)이 형성될 수 있다.
도 23a 및 23b를 참조하면, 절연막들(111-117)의 외표면들을 덮으며 빈 공간들(137)에 이해 노출된 수직 채널들(143)의 측벽을 덮는 다층절연막(140)을 형성할 수 있다. 다층절연막(140)은 가령 터널절연막, 트랩절연막 및 블록킹절연막을 순차 증착하여 빈 공간들(137)을 채우지 않는 두께로 형성할 수 있다. 그리고, 빈 공간들(137) 및 워드라인 컷(135)을 채우며 몰드 스택(90)을 덮는 도전막(150)을 형성할 수 있다. 도전막(150)은 폴리실리콘이나 금속 등을 증착하여 형성할 수 있다.
도 24a 및 24b를 참조하면, 식각 공정으로 도전막(150)과 다층절연막(140)을 일부 제거하여 계단 형태의 제1 내지 제6 도전막(151-156)들이 적층된 게이트 스택(92)을 형성할 수 있다. 다층절연막(140)은 제1 내지 제6 도전막들(151-156) 각각을 둘러싸며, 수직 채널(143)과 제1 내지 제6 도전막(151-156)들 각각 사이에 삽입된 정보저장막(141)으로 형성될 수 있다. 워드라인 컷(135)을 채우며 게이트 스택(92)을 덮는 매립절연막(109)을 형성할 수 있다. 다른 예로, 도 1d에 도시된 것처럼 정보저장막(141)은 가령 제1 내지 제6 도전막들(151-156)의 외표면을 덮는 제1 정보저장막과, 수직 채널(143)을 둘러싸는 제2 정보저장막으로 나누어 형성할 수 있다. 제1 정보저장막은 블로킹절연막을 포함할 수 있고, 제2 정보저장막은 터널절연막을 포함할 수 있고, 트랩절연막은 제1 정보저장막 혹은 제2 정보저장막에 포함될 수 있다.
도 25a 및 25b를 참조하면, 절연막(110)과 정보저장막(141)을 관통하여 제1 내지 제6 도전막들(151-156)의 패드들(150p)에 접속하는 금속콘택들(170)을 형성할 수 있다. 제4 내지 제6 도전막들(151-156)의 패드들(150p)에 접속되는 금속콘택들(170)을 동시에 형성할 수 있고, 이와 함께 제1 내지 제3 도전막들(151-15)의 패드들(150p)에 접속되는 금속콘택들(170)을 동시에 형성할 수 있다. 수직 채널(143)과 전기적으로 연결되는 비트라인 콘택(180)을 금속콘택들(170)과 동시에 형성할 수 있다. 절연막(110) 상에 금속콘택들(170)과 연결되는 금속배선들(175)과, 이와 아울러 비트라인 콘택(180)과 연결되는 비트라인(185)을 동시에 형성할 수 있다.
<방법예 4>
도 26a, 27a, 28a 및 29a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 X 방향으로 절단된 면을 도시한 단면도들이다. 도 26b, 27b, 28b 및 29b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 Y 방향으로 절단된 면을 도시한 단면도들이다.
도 26a 및 26b를 참조하면, 계단형 기판(100) 상에 절연막들(111-117)과 도전막들(151-156)을 교대로 반복 적층하여 게이트 스택(92)을 형성할 수 있다. 절연막들(111-117)은 실리콘산화막(예: SiOx) 이나 실리콘질화막(예: SiNx) 등을 포함할 수 있고, 도전막들(151-156)은 실리콘이나 금속을 포함할 수 있다. 게이트 스택(92)을 관통하여 기판(100)과 접속되는 수직 채널들(143)과, 도 1c에 도시된 바와 같이 수직 채널들(143)을 둘러싸는 정보저장막들(141)을 형성할 수 있다.
도 27a 및 27b를 참조하면, 마스크(70)의 트리밍을 수반한 계단 공정으로 게이트 스택(92)을 계단 형태로 형성할 수 있다. 상기 계단 공정에 의하면 리세스 영역(100a)에선 제7 절연막(117)과 제6 도전막(156)이 2회 식각되고 제6 절연막(116)과 제5 도전막(155)이 1회 식각되어 계단 형태로 형성될 수 있다. 이와 동시에 돌출 영역(100b)에선 제4 절연막(114)과 제3 도전막(153)이 2회 식각되고 제3 절연막(113)과 제2 도전막(152)이 1회 식각되어 계단 형태로 형성될 수 있다. 다른 예로, 계단 공정 이후에 수직 채널들(143)과 정보저장막들(141)을 형성할 수 있다.
도 28a 및 28b를 참조하면, 마스크(70)를 제거하고, 게이트 스택(92)을 덮는 층간절연막(109b)을 형성할 수 있다. 층간절연막(109b)은 상기 계단 공정에 의해 형성된 개구 영역들(105)을 매립할 수 있다. 층간절연막(109b) 형성 이후에 혹은 이전에 분리홈(106)을 형성하여 제7 절연막(117)과 제6 도전막(156)을 분리할 수 있다. 분리홈(106)은 절연체로 채워질 수 있다.
도 29a 및 29b를 참조하면, 절연막(110)을 일부 관통하여 패드들(150p)에 접속하는 금속콘택들(170)을 형성할 수 있다. 제4 내지 제6 도전막(154-156)들의 패드들(150p)에 접속되는 금속콘택들(170)을 동시에 형성할 수 있고, 이와 더불어 제1 내지 제3 도전막들(151-15)의 패드들(150p)에 접속되는 금속콘택들(170)을 동시에 형성할 수 있다. 수직 채널(143)과 전기적으로 연결되는 비트라인 콘택(180)을 금속콘택들(170)과 동시에 형성할 수 있다. 절연막(110) 상에 금속콘택들(170)과 연결되는 금속배선들(175)과, 비트라인 콘택(180)과 연결되는 비트라인(185)을 형성할 수 있다.
<3개 단수의 계단 공정>
도 30a 내지 30c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 30a를 참조하면, 3개 단수의 계단 구조를 포함하는 기판(100) 상에 몰드 스택(90)을 형성할 수 있다. 일례로, 기판(100)에 대해 리세스 공정을 수회(예: 2회) 진행하여 가장 낮은 제1 영역(101a), 가장 높은 제3 영역(101c), 그리고 제1 영역(101a)과 제3 영역(101c) 사이에서 중간 높이를 갖는 제2 영역(101b)을 형성할 수 있다. 기판(100) 상에 절연막들(111-120)과 희생막들(121-129)이 계단 형태로 적층된 몰드 스택(90)을 형성할 수 있다. 몰드 스택(90)은 순차 적층된 제1 내지 제10 절연막들(111-120) 사이에서 3개단의 계단 형태의 제1 내지 제3 희생막들(121-123)과, 2개단의 계단 형태의 제4 내지 제6 희생막들(124-126)과, L자 형태의 제7 내지 제9 희생막들(127-129)이 순차 적층된 형태를 포함할 수 있다. 본 실시예는 희생막들(121-129) 대신에 도전막들이 적층된 경우에도 동일 유사하게 적용될 수 있다.
도 30b를 참조하면, 마스크(70)의 트리밍을 수반한 이방성 식각 공정으로 몰드 스택(90)을 계단 형태로 패터닝할 수 있다. 예컨대, 제10 절연막(120)과 제9 희생막(129), 제7 절연막(117)과 제6 희생막(126), 그리고 제4 절연막(114)과 제3 희생막(123)이 동시에 2회 식각될 수 있다. 그리고 제9 절연막(119)과 제8 희생막(128), 제6 절연막(116)과 제5 희생막(125), 그리고 제3 절연막(113)과 제2 희생막(122)이 동시에 1회 식각될 수 있다. 이처럼 동일 유사한 레벨에 있는 절연막들(111-120)과 희생막들(121-129)이 동시에 식각되어 계단 형태의 몰드 스택(90)을 형성할 수 있다. 이처럼, 절연막들(111-120)과 희생막들(121-129)의 수가 증가하더라도 계단의 단수를 확대시키면 계단 공정수를 감축할 수 있다.
도 30c를 참조하면, 희생막들(121-129)을 도전막들(151-159)로 대체하고 패드들(150p)에 접속하는 금속콘택들(170)을 형성할 수 있다. 계단 공정수와 마찬가지로 도전막들(151-159)의 수가 증가하더라도 도전막들(151-159)의 계단 단수가 확대되면 금속콘택 공정수를 감축할 수 있다.
<절연막 두께에 따른 계단 공정>
도 31a 내지 31d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 31a를 참조하면, 리세스 영역(100a)과 돌출 영역(100b)을 포함하는 계단형 기판(100) 상에 절연막들(111-119)의 두께가 상이한 몰드 스택(90)을 형성할 수 있다. 예컨대, 절연막들(111-119) 중에서 제2 절연막(112)과 제8 절연막(118)의 두께가 상대적으로 클 수 있다. 몰드 스택(90) 상에 형성된 제1 마스크(71)를 이용한 1차 이방성 식각 공정으로 리세스 영역(100a)에선 제9 절연막(119)과 제8 희생막(128)을, 그리고 돌출 영역(100b)에선 제5 절연막(115)과 제4 희생막(124)을 동시에 1회차 패터닝할 수 있다.
도 31b를 참조하면, 마스크 트리밍으로 축소된 제2 마스크(72)를 이용한 2차 이방성 식각 공정으로 리세스 영역(100a)에선 제9 절연막(119)과 제8 희생막(128)이, 그리고 돌출 영역(100b)에선 제5 절연막(115)과 제4 희생막(124)을 동시에 2회차 패터닝할 수 있다. 2차 이방성 식각 공정시 돌출 영역(100b)에서 제4 절연막(114)과 제3 희생막(123)이 1회차 패터닝될 수 있다. 이와 동시에, 제4 절연막(114)과 제3 희생막(123)과 동일 유사한 레벨에 있는 리세스 영역(100a)의 제8 절연막(118)이 패터닝될 수 있다. 이때, 제8 절연막(118)의 두께가 상대적으로 두꺼우므로 제7 희생막(127)이 노출되지 않을 정도로 식각할 수 있다. 이와 다르게, 제7 희생막(127)이 노출되거나 혹은 제7 희생막(127)이 식각될 정도로 2차 이방성 식각 공정을 진행하게 되면, 돌출 영역(100b)에선 제4 절연막(114)과 제3 희생막(123)이 과도 식각될 수 있어 계단 공정의 불량으로 이어질 수 있다.
도 31c를 참조하면, 마스크 트리밍으로 축소된 제3 마스크(73)를 이용한 3차 이방성 식각 공정으로 리세스 영역(100a)에선 제9 절연막(119)과 제8 희생막(128)을, 그리고 돌출 영역(100b)에선 제5 절연막(115)과 제4 희생막(124)을 동시에 3회차 패터닝할 수 있다. 3차 이방성 식각 공정시 돌출 영역(100b)에서 제4 절연막(114)과 제3 희생막(123)이 2회차 패터닝되고 이와 동시에 제3 절연막(113)과 제2 희생막(122)이 1회차 패터닝될 수 있다. 이와 함께, 리세스 영역(100a)에선 제8 절연막(118)이 2회차 패터닝되고 제7 희생막(127)이 1회차 패터닝될 수 있다. 제8 절연막(118)은 2회의 패터닝에 의해 계단 형태를 가질 수 있다.
도 31d를 참조하면, 마스크 트리밍으로 축소된 제4 마스크(74)를 이용한 4차 이방성 식각 공정으로 리세스 영역(100a)에선 제9 절연막(119)과 제8 희생막(128)을, 그리고 돌출 영역(100b)에선 제5 절연막(115)과 제4 희생막(124)을 동시에 4회차 패터닝할 수 있다. 4차 이방성 식각 공정시 돌출 영역(100b)에서 제4 절연막(114)과 제3 희생막(123)이 3회차 패터닝되고 이와 동시에 리세스 영역(100a)에선 제8 절연막(118)이 3회차 패터닝되고 제7 희생막(127)이 2회차 패터닝될 수 있다. 계속해서 리세스 영역(100a)에선 제7 절연막(117)과 제6 희생막(126)이 패터닝되고, 돌출 영역(100b)에선 제2 절연막(112)이 패터닝될 수 있다. 제2 절연막(112)은 제2 희생막(122)이 노출되지 않을 정도로 패터닝되므로써 계단 형태로 형성될 수 있다.
<적층수 확대>
도 32a 및 32b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 32a를 참조하면, 본 실시예의 계단 공정 및 금속콘택 공정은 몰드 스택(90)의 적층수가 커질수록 더 효율적일 수 있다. 일례로, 계단형 기판(100) 상에 12개층의 희생막들(120a,120b,120c,120d)이 절연막들(110a)과 교대로 적층된 몰드 스택(90)이 형성된 경우를 가정한다. 편의상 희생막들(120a-120d)은 몰드 스택(90)의 상부에 형성된 제1 희생막 그룹(120a), 그 아래로 제2 희생막 그룹(120b), 제3 희생막 그룹(120c) 및 제4 희생막 그룹(120d)으로 구분하기로 한다.
제1 내지 제4 희생막 그룹들(120a-120d)이 수평적으로 평평한 형태로 적층된 경우 몰드 스택(90)을 계단 구조로 패터닝하기 위해선 약 11회의 계단 공정이 필요할 것이다. 그러나, 본 실시예에 의하면, 몰드 스택(90)은 약 5회의 계단 공정에 의해 계단 구조로 패터닝될 수 있다. 예컨대, 3회의 계단 공정에 의해 제1 희생막 그룹(120a)과 제3 희생막 그룹(120c)이 계단 구조로 동시에 패터닝되고, 2회의 계단 공정으로 제2 희생막 그룹(120b)과 제4 희생막 그룹(120d)의 계단 구조로 동시에 패터닝될 수 있다.
도 32b를 참조하면, 제1 내지 제4 희생막 그룹들(120a-120d)을 제1 내지 제4 도전막 그룹들(150a,150b,150c,150d)로 대체하고, 패드들(150p)에 접속하는 금속콘택들(170)을 형성할 수 있다. 편의상 금속콘택들(170)은 제1 내지 제4 도전막 그룹(150a-150d)에 접속하는 제1 내지 제4 금속콘택 그룹(170a,170b,170c,170d)으로 구분하기로 한다.
제1 내지 제4 도전막 그룹들(150a-150d)이 피라미드 구조로 형성된 경우 12개의 금속콘택들(170)을 형성하기 위해선, 3개의 금속콘택들(170)을 동시에 형성하더라도, 약 4회의 금속콘택 공정이 필요할 수 있다. 이와 달리, 본 실시예에 의하면, 12개의 금속콘택들(170)은 약 2회의 금속콘택 공정으로 형성될 수 있다. 예컨대, 제1 도전막 그룹들(150a)의 패드들(150p)에 접속하는 제1 금속콘택 그룹(170a)과 제3 도전막 그룹(150c)의 패드들(150p)에 접속하는 제3 금속콘택 그룹(170c)을 1회의 금속콘택 공정으로 동시에 형성하고, 제2 도전막 그룹(150b)의 패드들(150p)에 접속하는 제2 금속콘택 그룹(170b)과 제4 도전막 그룹(150d)의 패드들(150p)에 접속하는 제4 금속콘택 그룹(170d)을 동시에 형성할 수 있다.
본 실시예는 희생막 그룹들(120a-120d) 대신에 도전막들이 적층된 몰드 스택(90)을 계단 구조로 패터닝하는 경우에도 동일 유사하게 적용될 수 있다.
<몰드 스택 평탄화의 변형예 1>
도 33a 및 33b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 변형예를 도시한 단면도들이다.
도 33a를 참조하면, 리세스 영역(100a)과 돌출 영역(100b)을 갖는 기판(100) 상에 몰드 스택(390)을 형성할 수 있다. 몰드 스택(390)은 복수개의 제1 막들(311-317) 사이에 복수개의 제2 막들(321-326)이 계단형으로 적층하여 형성할 수 있다. 제1 막들(311-317)은 제1 절연막이고 제2 막들(321-326)은 제1 절연막과는 식각선택비가 다른 제2 절연막 혹은 도전막일 수 있다. 몰드 스택(390)의 상면은 굴곡지게, 가령 상대적으로 낮은 레벨과 높은 레벨을 가질 수 있다. 몰드 스택(390)의 낮은 레벨의 상면에 마스크(50)를 형성하고, 그 마스크(50)를 이용한 이방성 식각 공정으로 몰드 스택(390)을 일부 식각할 수 있다. 식각정지점은 돌출 영역(100b)에서 몰드 스택(390)을 대체로 상하 양분하는 A-A 선일 수 있다. 일례로, 계단 구조는 대체로 90도로 굴곡되거나 혹은 도 11c에 도시된 바와 같이 90도 미만 혹은 그 이상으로 굴곡되어 비스듬하게 꺾이는 구조도 가능하다.
도 33b를 참조하면, 이방성 식각에 의해 몰드 스택(390)은 평탄화될 수 있다. 이에 따라 L자형 및 계단형의 제2 막들(321-326)이 제1 막들(311-317) 사이에 삽입된 몰드 스택(390)을 형성할 수 있다.
<몰드 스택 평탄화의 변형예 2>
도 34a 및 34b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 다른 변형예를 도시한 단면도들이다.
도 34a를 참조하면, 몰드 스택(390)의 낮은 레벨의 상면을 덮고 높은 레벨의 상면을 일부 덮는 마스크(51)가 형성될 수 있다. 이 경우 몰드 스택(390)을 이방성 식각하면 도 34b에 보여진 것처럼 몰드 스택(390)의 돌출된 일부가 제거될 수 있다. 제거되지 않은 부분(391)을 화학기계적 연마하여 몰드 스택(390)을 평탄화할 수 있다.
<몰드 스택 평탄화의 변형예 3>
도 35a 내지 35c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 또 다른 변형예를 도시한 단면도들이다.
도 35a를 참조하면, 몰드 스택(390)의 낮은 레벨의 상면 일부를 덮는 마스크(52)가 형성될 수 있다. 이방성 식각하면 도 35b에 개시된 바와 같이 몰드 스택(390)의 레벨이 높은 부분이 제거될 수 있고, 마스크(52)에 의해 가려지지 않는 일부가 더 식각되어 홈(95)이 형성될 수 있다. 이 경우, 도 35c에 도시된 바와 같이, 홈(95)을 절연막(318)으로 채울 수 있다.
<몰드 스택 평탄화의 변형예 4>
도 36a 내지 36c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 또 다른 변형예를 도시한 단면도들이다.
도 36a를 참조하면, 몰드 스택(390)을 덮으며 몰드 스택(390)의 상면 프로파일을 따라 계단 형태를 갖는 절연성의 제3 막(60)을 충분한 두께로 형성할 수 있다. 제1 막들(311-317) 중 최상부의 제1 막(317)이 노출될 때까지 몰드 스택(390)을 화학기계적 연마 혹은 에치백 등으로 평탄화할 수 있다. 이에 따라 몰드 스택(390)은 도 36b에서처럼 몰드 스택(390)의 낮은 레벨의 상면이 제3 막(60)으로 채워져 대체로 평탄해질 수 있다. 도 36c에서와 같이 제3 막(60)을 마스크로 하는 이방성 식각 공정으로 몰드 스택(390)을 A-A 선까지 제거하고, 제3 막(60)을 제거하면 평탄화된 몰드 스택(390)을 형성할 수 있다.
<몰드 스택 평탄화의 변형예 5>
도 37a 및 37b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들에 있어서 몰드 스택의 형성방법의 다른 변형예를 도시한 단면도들이다.
도 37a를 참조하면, 제2 막들(321-325) 중 대체로 중간에 배치된 제2 막(323)을 상대적으로 두껍게 형성할 수 있다. 두꺼운 제2 막(323)을 식각정지막으로 활용하여 몰드 스택(390)을 A-A 선까지 식각할 수 있다. 상기와 다르게, 도 37b에 도시된 바와 같이, 제1 막들(311-317) 중 대체로 중간에 배치된 제1 막(314)을 상대적으로 두껍게 형성하여 식각정지점으로 활용하여 몰드 스택(390)을 A-A 선까지 식각할 수 있다.
<응용예>
도 38a는 본 발명의 실시예에 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 38a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 도출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예의 반도체 소자(1,4,5)를 포함할 수 있다.
도 38b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 38b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 소자(1,4,5)를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 38a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (24)

  1. 복수개의 막들이 굴곡지게 적층되어 낮은 레벨의 제1 영역과 높은 레벨의 제2 영역이 포함된 스택을 제공하고;
    상기 스택을 평탄화하여 상기 복수개의 막들 중에서 상기 제1 영역에 제공된 일부 막들을 L자 형태로 형성하고; 그리고
    상기 스택을 패터닝하여 상기 제1 영역에서는 상기 L자 형태의 막들을 계단 형태로 형성하고, 이와 동시에 상기 제2 영역에서는 상기 L자 형태가 아닌 다른 막들을 상기 계단 형태로 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 스택을 제공하는 것은:
    낮은 레벨 및 높은 레벨의 상면들을 갖는 계단형 기판을 제공하고; 그리고
    상기 계단형 기판 상에 상기 계단형 기판의 상면 프로파일을 따라 상기 복수개의 막들을 적층하는 것을;
    포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 계단형 기판을 제공하는 것은:
    평평한 상면을 갖는 기판을 제공하고; 그리고
    상기 기판의 상면을 리세스하여 상기 계단형 기판을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  4. 제2항에 있어서,
    상기 계단형 기판을 제공하는 것은:
    평평한 상면을 갖는 기판을 제공하고; 그리고
    상기 기판 상에 상기 기판의 상면으로부터 돌출된 절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  5. 제2항에 있어서,
    상기 복수개의 막들을 적층하는 것은:
    상기 계단형 기판 상에 복수개의 제1 절연막들과, 상기 제1 절연막들과는 식각선택비가 상이한 복수개의 제2 절연막들 또는 복수개의 도전막들을 교대로 적층하는 것을;
    포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 스택을 패터닝하는 것은:
    순차 축소되거나 확대되는 마스크를 이용한 순차적 식각으로 상기 제1 영역에서는 상기 L자 형태의 막들을 순차 패터닝하고; 이와 동시에
    상기 제2 영역에서는 상기 L자 형태의 막들과 동일 레벨에 있는 상기 L자 형태가 아닌 다른 막들을 순차 패터닝하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 스택을 제공하는 것은:
    상기 제1 영역과 상기 제2 영역 사이에 상기 제1 영역의 레벨보다는 높고 상기 제2 영역의 레벨보다는 낮은 중간 레벨의 제3 영역이 더 포함된 스택을 제공하는 것을;
    포함하는 반도체 소자의 제조방법.
  8. 계단형 기판 상에 복수개의 제1 막들과 복수개의 제2 막들을 교대로 반복 적층하여 낮은 레벨의 제1 영역과 높은 레벨의 제2 영역이 포함된 스택을 형성하고;
    상기 스택을 평탄화하여 상기 제1 영역에 포함된 상기 제1 막들과 상기 제2 막들을 L자 형태로 형성하고; 그리고
    상기 제1 영역에 포함된 상기 L자 형태의 상기 제1 막들과 상기 제2 막들을 순차 패터닝하여 제1 계단 구조를 형성하고, 이와 동시에 상기 L자 형태의 제1 막들 및 상기 제2 막들과 동일 레벨에 있는 상기 제2 영역에 포함된 제1 막들과 상기 제2 막들을 순차 패터닝하여 제2 계단 구조를 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1 막들은 제1 절연막들을 포함하고; 그리고
    상기 제2 막들은 상기 제1 절연막들과는 식각선택비가 상이한 제2 절연막들 혹은 도전막들을 포함하는;
    반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 계단 구조들을 형성한 이후에 혹은 그 이전에 상기 스택을 관통하여 상기 기판과 전기적으로 연결되는 수직 채널을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 제1 및 제2 계단 구조들을 형성한 이후에 혹은 그 이전에 상기 제2 절연막들을 선택적으로 제거하고; 그리고
    상기 제1 절연막들 사이에 상기 수직 채널과 전기적으로 연결되는 전도체들을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  12. 제8항에 있어서,
    상기 제1 영역에 형성된 상기 제1 계단 구조와 접속되는 제1 콘택들을 형성하고; 이와 동시에상기 제2 영역에 형성된 상기 제2 계단 구조와 접속되는 제2 콘택들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  13. 계단형 기판 상에 제공된 복수개의 수직 채널들;
    상기 계단형 기판 상에 제공되며, 상기 수직 채널의 연장 방향을 따라 수직 이격되고 각각 패드를 갖는 도전막들을 포함하는 게이트 스택; 및
    상기 도전막들의 패드들에 접속되는 수직한 콘택들을 포함하고,
    상기 도전막들은 계단형 패턴의 제1 도전막들과, 상기 제1 도전막들 상에 적층된 L자형 패턴의 제2 도전막들을 포함하고;
    상기 제1 도전막의 패드는 상기 제1 도전막의 다른 부분에 비해 상승된 레벨을 갖는 반도체 소자.
  14. 제13항에 있어서,
    상기 계단형 기판은 낮은 레벨의 제1 상면과 높은 레벨의 제2 상면을 포함하고, 상기 제1 도전막들은 상기 제1 및 제2 상면들 상에 제공되고 상기 제2 도전막들은 상기 제1 상면 상에 제공되는 반도체 소자.
  15. 제13항에 있어서,
    상기 계단형 기판은 리세스된 제1 영역과 상기 제1 영역에 비해 돌출된 제2 영역을 포함하며, 상기 제2 영역은 상기 제1 영역과 동일 물질이거나 혹은 다른 물질인 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 도전막들은 상기 계단형 기판의 상면 프로파일을 따라 굴곡 신장되어 상기 제1 영역으로부터 상기 제2 영역을 향해 상승된 계단 형태로 적층된 단부들을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 도전막들의 단부들은 상기 패드들로 정의되는 반도체 소자.
  18. 제15항에 있어서,
    상기 제2 도전막들은 상기 계단형 기판의 제1 영역 상에 제공되어 상기 제1 영역에서부터 상기 제2 영역을 향해 평평하게 신장되고 그리고 상기 게이트 스택의 상면을 향해 굴곡된 반도체 소자.
  19. 제18항에 있어서,
    상기 제2 도전막들의 상기 평평하게 신장된 부분들은 상기 패드들로 정의되는 반도체 소자.
  20. 제15항에 있어서,
    상기 계단형 기판은 상기 제1 영역에 비해 높고 상기 제2 영역에 비해 낮은 레벨의 제3 영역을 더 포함하는 반도체 소자.
  21. 제20항에 있어서,
    상기 게이트 스택은 상기 제1 도전막들과 상기 제2 도전막들 사이에 상기 계단형 기판의 상면 프로파일을 따라 굴곡진 제3 도전막들을 더 포함하는 반도체 소자.
  22. 제21항에 있어서,
    상기 제3 도전막들은 상기 제2 도전막들의 패드들과 동일 레벨의 패드들을 포함하는 반도체 소자.
  23. 제13항에 있어서,
    상기 제1 도전막들 중 최하층의 제1 도전막들의 패드는 상기 제2 도전막들 중 최하층의 제2 도전막의 패드와 동일 레벨이고, 상기 제1 도전막들 중 최상층의 제1 도전막들의 패드는 상기 제2 도전막들 중 최상층의 제2 도전막들의 패드와 동일 레벨인 반도체 소자.
  24. 제13항에 있어서,
    상기 제1 도전막들의 패드들은 상기 제2 도전막들의 패드들과 동일 레벨인 반도체 소자.
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