CN112909012A - Nor型存储器件及其制造方法及包括存储器件的电子设备 - Google Patents

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Abstract

公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括：在衬底上竖直延伸的栅堆叠，栅堆叠包括栅导体层和存储功能层；围绕栅堆叠的外周的有源区，有源区包括第一和第二源/漏区以及它们之间的第一沟道区以及第三和第四源/漏区以及它们之间的第二沟道区，其中，存储功能层介于栅导体层与有源区之间；分别从第一至第四源/漏区横向延伸的第一、第二、第三和第四互连层；以及相对于衬底竖直延伸以穿过第一至第四互连层的源极线接触部。源极线接触部与第一互连层和第二互连层之一电连接，且与第三互连层和第四互连层之一电连接。

Description

NOR型存储器件及其制造方法及包括存储器件的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小或竖直堆叠，便于提高集成密度，尤其便于提高单位面积的集成密度。
对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，在制作到彼此叠置的多个器件的接触部时，会占据较大的面积，例如，器件叠层数目的增加会导致接触部数目或所占面积增大等。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
根据本公开的一个方面，提供了一种竖直型存储器件，包括：在衬底上竖直延伸的栅堆叠，栅堆叠包括栅导体层和存储功能层；围绕栅堆叠的外周的有源区，有源区包括相对于衬底分别处于不同高度的第一源/漏区和第二源/漏区以及在竖直方向上处于第一源/漏区和第二源/漏区之间的第一沟道区，有源区还包括相对于衬底分别处于不同高度的第三源/漏区和第四源/漏区以及在竖直方向上处于第三源/漏区和第四源/漏区之间的第二沟道区，其中，存储功能层介于栅导体层与有源区之间，在栅堆叠与第一源/漏区、第一沟道区和第二源/漏区相交之处限定第一存储单元，在栅堆叠与第三源/漏区、第二沟道区和第四源/漏区相交之处限定第二存储单元；分别从第一源/漏区、第二源/漏区、第三源/漏区和第四源/漏区横向延伸的第一互连层、第二互连层、第三互连层和第四互连层；以及相对于衬底竖直延伸以穿过第一互连层、第二互连层、第三互连层和第四互连层的源极线接触部，其中，源极线接触部与第一互连层和第二互连层之一电连接，且与第三互连层和第四互连层之一电连接。
根据本公开的另一方面，提供了一种制造竖直型存储器件的方法，包括：在包括源极线接触区和器件区的衬底上设置多个器件层，每个器件层包括第一源/漏限定层、第一沟道限定层和第二源/漏限定层的叠层；形成相对于衬底竖直延伸以穿过各个器件层中的叠层的加工通道；在器件区的加工通道中形成栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层；在源极线接触区中，经由加工通道，使第一源/漏限定层相对于第二源/漏限定层在横向上凹入；在第一源/漏限定层的侧壁上形成侧壁隔离层，侧壁隔离层露出第二源/漏限定层的侧壁；以及在源极线接触区中的加工通道中形成源极线接触部。
根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。
根据本公开的实施例，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。另外，可以通过公共的源极线接触部来实现到源极线的电连接，可以节省面积并降低制造成本。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至14(b)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图15至22示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图23至26示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图27至38示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图39示意性示出了器件层的刻蚀；
图40示意性示出了根据本公开实施例的NOR型存储器件的等效电路图，
其中，图2(a)、34(a)是俯视图，图2(a)中示出了AA′线、BB′线的位置，
图1、2(b)、3至13、14(a)、15至33、34(b)、35至38是沿AA′线的截面图，
图14(b)是沿BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。
根据本公开的实施例，有源区可以通过衬底上第一源/漏限定层、第一沟道限定层和第二源/漏限定层的叠层来限定。源/漏区可以分别形成在第一源/漏限定层和第二源/漏限定层中，而沟道区可以形成在第一沟道限定层中。栅堆叠可以延伸穿过该叠层，从而有源区可以围绕栅堆叠的外周。在此，栅堆叠可以包括存储功能层如电荷捕获材料或铁电材料中至少之一，以便实现存储功能。这样，栅堆叠同与之相对的有源区相配合而限定存储单元。在此，存储单元可以是闪存(flash)单元。
可以设置多个栅堆叠以穿过该叠层，从而在这多个栅堆叠与该叠层相交之处限定多个存储单元。这些存储单元在该叠层所在的平面内排列成与该多个栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。
由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。具体地，可以在竖直方向上设置多个这样的叠层。栅堆叠可以竖直延伸，从而穿过这多个叠层。这样，对于单个栅堆叠而言，与竖直方向上叠置的这多个叠层相交而限定在竖直方向上叠置的多个存储单元。
在NOR(“或非”)型存储器件中，各存储单元可以连接到公共的源极线。鉴于这种配置，为节省布线，在竖直方向上，两个相邻的存储单元可以共用相同的源极线连接。例如，上述叠层可以进一步包括第二沟道限定层和第三源/漏限定层。这样，第一源/漏限定层、第一沟道限定层和第二源/漏限定层可以如上所述与栅堆叠相配合而限定第一存储单元，另外第二源/漏限定层、第二沟道限定层和第三源/漏限定层同样可以与栅堆叠相配合而限定第二存储单元。第一存储单元和第二存储单元彼此叠置，且共用相同的第二源/漏限定层，该第二源/漏限定层可以电连接到源极线。
上述叠层可以通过在衬底上外延生长而形成，并可以为单晶半导体材料。与形成彼此叠置的多个栅堆叠，再形成穿过这些栅堆叠的竖直有源区的常规工艺相比，更容易形成单晶的有源区(特别是沟道限定层)。另外，在生长时，可以对叠层中的各层分别进行原位掺杂，不同掺杂的层之间可以具有掺杂浓度界面。这样，可以更好地控制竖直方向上的掺杂分布。第一源/漏限定层、沟道限定层和第二源/漏限定层的叠层可以构成体(bulk)材料，且因此沟道区形成在体材料中。这种情况下，工艺较为简单。
根据本公开的实施例，竖直方向上不同高度处的存储单元可以共享公共的源极线接触部。源极线接触部可以竖直延伸，以穿过各器件层，并与各器件层中对应于源区的源/漏限定层电连接(例如，通过彼此接触)。
这种竖直型存储器件例如可以如下制造。具体地，可以在衬底上设置多个器件层，每个器件层包括第一源/漏限定层、第一沟道限定层和第二源/漏限定层(以及可选地，如上所述的第二沟道限定层和第三源/漏限定层)的叠层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的各层特别是沟道限定层的厚度。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。在此，该叠层中的各层可以包括相同的材料。这种情况下，所谓“层”可以通过它们之间的掺杂浓度界面来限定。
在至少一部分乃至全部相邻的器件层之间，可以形成牺牲层。这种牺牲层随后可以被替换为隔离层，以电隔离相邻的位线。牺牲层可以相对于器件层具有刻蚀选择性。
可以形成相对于衬底竖直延伸以穿过各个器件层中的叠层的加工通道。在加工通道中，可以露出牺牲层的侧壁，从而可以将之替换为隔离层。在加工通道中，可以形成栅堆叠。
另外，在源极线接触区中，可以在加工通道中形成源极线接触部。为避免源极线接触部与用作漏区的源/漏限定层之间的不希望的电连接，可以经由加工通道，使用作漏区的源/漏限定层相对于用作源区的源/漏限定层在横向上相对凹进，并中如此的凹进中形成侧壁隔离层。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至14(b)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。
在衬底1001上，可以如下所述形成存储器件，例如NOR型闪存(flash)。存储器件中的存储单元(cell)可以是n型器件或p型器件。在此，以n型存储单元为例进行描述，为此衬底1001中可以形成有p型阱。因此，以下的描述，特别是关于掺杂类型的描述，针对n型器件的形成。但是，本公开不限于此。
在衬底1001上，可以通过例如外延生长，形成用于限定隔离层的牺牲层10031、用于限定源/漏区的第一源/漏限定层10051、用于限定沟道区的第一沟道限定层10071、用于限定源/漏区的第二源/漏限定层10091、用于限定沟道区的第二沟道限定层10111以及用于限定源/漏区的第三源/漏限定层10131。第一源/漏限定层10051、第一沟道限定层10071、第二源/漏限定层10091、第二沟道限定层10111和第三源/漏限定层10131随后将限定器件的有源区，可以将它们称作“器件层”，图中标示为L1。
衬底1001上所生长的各层可以是单晶的半导体层。这些层由于分别生长或者掺杂，从而彼此之间可以具有晶体界面或掺杂浓度界面。
牺牲层10031随后可以被替换为用于将器件与衬底隔离的隔离层，其厚度可以对应于希望形成的隔离层的厚度，例如为约10nm-50nm。根据电路设计，也可以不设置牺牲层10031。第一源/漏限定层10051、第二源/漏限定层10091和第三源/漏限定层10131可以通过掺杂(例如，在生长时原位掺杂)而形成源/漏区，其厚度例如可以为约20nm-50nm。第一沟道限定层1007】和第二沟道限定层1011】可以限定栅长，其厚度可以对应于希望形成的栅长，例如为约15nm-100nm。
这些半导体层可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。考虑以下将牺牲层10031替换为隔离层的工艺，牺牲层10031可以相对于器件层具备刻蚀选择性。例如，牺牲层10031可以包括SiGe(Ge的原子百分比例如为约15％-30％)，器件层可以包括Si。在该示例中，器件层中的源/漏限定层和沟道限定层均包括Si。但是本公开不限于此。例如，器件层中彼此相邻的层之间也可以具备刻蚀选择性。
在生长第一源/漏限定层10051、第二源/漏限定层10091和第三源/漏限定层10131时，可以对它们进行原位掺杂，以便随后形成源/漏区。例如，对于n型器件，可以进行n型掺杂，掺杂浓度可以为例如约1E19-1E21cm-3另外，第一沟道限定层10071和第二沟道限定层10111可以并未有意掺杂，或者通过在生长时原位掺杂而被轻掺杂，以改善短沟道效应、调节器件阈值电压(Vt)等。例如，对于n型器件，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm-3。
为增加集成密度，可以设置多个器件层。例如，可以通过外延生长，在器件层L1上设置器件层L2，器件层之间通过用于限定隔离层的牺牲层10032间隔开。尽管图1中仅示出了两个器件层，但是本公开不限于此。根据电路设计，某些器件层之间也可以不设置隔离层。类似地，器件层L2可以具有第一源/漏限定层10052、第一沟道限定层10072、第二源/漏限定层10092、第二沟道限定层10112以及第三源/漏限定层10132。各器件层中相应的层可以具有相同或相似的厚度和/或材料，也可以具有不同的厚度和/或材料。在此，仅为方便描述起见，假设各器件层L1和L2具有相同的配置。
在衬底1001上形成的这些层上，可以设置硬掩模层1015，以方便构图。例如，硬掩模层1015可以包括氮化物(例如，氮化硅)，厚度为约50nm-200nm。
在硬掩模层1015与器件层L2之间，也可以设置用于限定隔离层的牺牲层10033。关于牺牲层10032和10033，可以参见以上关于牺牲层10031的描述。
以下，一方面，需要能到达牺牲层的加工通道，以便将牺牲层替换为隔离层；另一方面，需要限定用于形成栅的区域。根据本公开的实施例，这两者可以结合进行。具体地，可以利用加工通道来限定栅区域。
例如，如图2(a)和2(b)所示，可以在硬掩模层1015上形成光刻胶1017，并通过光刻将其构图为具有一系列开口，这些开口可以限定加工通道的位置。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，例如直径或边长为约20nm-500nm。在此，这些开口(特别是在器件区中)可以排列成阵列形式，例如沿图2(a)中纸面内水平方向和竖直方向的二维阵列。该阵列随后可以限定存储单元的阵列。尽管在图2(a)中将开口示出为以基本上一致的大小、大致均匀的密度形成在衬底(包括随后将制作存储单元的器件区以及随后将制作接触部的接触区，接触区可以进一步包括用于制作源极线接触部的源极线接触区以及用于制作位线接触部的位线接触区)上，但是本公开不限于此。开口的大小和/或密度可以改变，例如接触区中开口的密度可以小于器件区中开口的密度，以降低接触区中的电阻。
在图2(a)中，源极线接触区和位线接触区分处于器件区的相对两侧。但是，本公开不限于此。可以根据电路设计，改变它们的布局。
如图3所示，可以如此构图的光刻胶1017作为刻蚀掩模，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底1001上的各层，以便形成加工通道T。RIE可以沿大致竖直的方向(例如，垂直于衬底表面的方向)进行，并可以进行到衬底1001中。于是，在衬底1001上留下了一系列竖直的加工通道T。器件区中的加工通道T还限定了栅区域。之后，可以去除光刻胶1017。
当前，牺牲层的侧壁在加工通道T中露出。于是，可以经由露出的侧壁，将牺牲层替换为隔离层。考虑到替换时对器件层L1、L2的支撑功能，可以形成支撑层。
例如，如图4所示，可以通过例如淀积如化学气相淀积(CVD)等，在衬底1001上形成支撑材料层。支撑材料层可以大致共形的方式形成。考虑到刻蚀选择性，特别是相对于硬掩模层1015(在该示例中为氮化物)以及随后形成的隔离层(在该示例中为氧化物)，支撑材料层可以包括例如SiC。可以例如通过形成光刻胶1021，并配合光刻胶1021进行选择性刻蚀如RIE，去除部分加工通道T中的支撑材料层，而保留其余加工通道T中的支撑材料层。留下的支撑材料层形成支撑层1019。这样，一方面可以通过其中没有形成支撑层1019的加工通道来替换牺牲层，另一方面可以通过其他加工通道中的支撑层1019来支撑器件层L1、L2。之后，可以去除光刻胶1021。
其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道的排布可以通过光刻胶1021的构图来实现，并且为了工艺的一致性和均匀性，它们可以大致均匀地分布。如图4中所示，其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道可以交替排列。
然后，如图5所示，可以经由加工通道T，通过选择性刻蚀，去除牺牲层10031、10032和10033。由于支撑层1019的存在，可以保持器件层L1、L2不会坍塌。在由于牺牲层的去除而留下的空隙中，可以通过例如淀积(例如，原子层淀积(ALD)，以更好地控制膜厚)然后回蚀(例如，竖直方向的RIE)的工艺，填充电介质材料以形成隔离层10231、10232和10233。可以出于各种目的例如优化隔离的可靠性、漏电流或电容等，选择合适的电介质材料，例如氧化物、氮化物、SiC或其组合。在此，考虑到刻蚀选择性，隔离层10231、10232和10233可以包括氧化物(例如，氧化硅)。
之后，可以通过选择性刻蚀，去除支撑层1019。
在加工通道，特别是器件区的加工通道中，可以形成栅堆叠。在此，要形成存储器件，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如电荷捕获材料或铁电材料等。
如图6所示，可以例如通过淀积，依次形成存储功能层1025和栅导体层1027。存储功能层1025可以大致共形的方式形成，栅导体层1027可以填充加工通道T中形成存储功能层1025之后剩余的空隙。可以对形成的栅导体层1027和存储功能层1025进行平坦化处理如化学机械抛光(CMP，例如可以停止于硬掩模层1015)，从而栅导体层1027和存储功能层1025可以留于加工通道T中，形成栅堆叠。
存储功能层1025可以基于介电电荷捕获、铁电材料效应或带隙工程电荷存储(SONOS)等。例如，存储功能层1025可以包括电介质隧穿层(例如厚度为约1nm-5nm的氧化物，可通过氧化或ALD形成)-能带偏移层(例如厚度为约2nm-10nm的氮化物，可通过CVD或ALD形成)-隔离层(例如厚度为约2nm-6nm的氧化物，可通过氧化、CVD或ALD形成)。这种三层结构可导致捕获电子或空穴的能带结构。或者，存储功能层1025可以包括铁电材料层，例如厚度为约2nm-20nm的HfZr02。
栅导体层1027可以包括例如(掺杂的，例如在n型器件的情况下p型掺杂)多晶硅或金属栅材料。
如图6所示，具有存储功能层的栅堆叠(1025/1027)被有源区围绕。栅堆叠与有源区(源/漏限定层、沟道限定层和源/漏限定层的叠层)相配合，限定存储单元，如图6中的虚线圈所示。沟道限定层中形成的沟道区可以连接相对两端源/漏限定层中形成的源/漏区，沟道区可以受栅堆叠的控制。
栅堆叠在竖直方向上呈柱状延伸，与多个器件层相交迭，从而可以限定在竖直方向上彼此叠置的多个存储单元。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述加工通道T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。
在本实施例中，单个栅堆叠柱在单个器件层中可以限定两个存储单元，如图6中器件层L1中的两个虚线圈所示。在NOR型存储器件中，这两个存储单元可以共用相同的源/漏限定层(中间的第二源/漏限定层10091或10092)，并电连接到源极线。另外，这两个存储单元分别通过上下两侧的源/漏限定层(第一源/漏限定层10051或10052以及第三源/漏限定层10131或10132)电连接到位线。
这样，就完成了(器件区中)存储单元的制作。然后，可以(在接触区中)制作各种电接触部以实现所需的电连接。
以下，讨论源极线接触区中源极线接触部的形成。
在NOR型存储器件中，每一个存储单元的一个源/漏区(即，源区)可以电连接到公共的源极线，而另一个源/漏区(即，漏区)可以连接到位线。注意到，加工通道在竖直方向上贯穿各器件层并因此可以到达各器件层中的每一个源/漏限定层(源/漏区形成于其中)。因此，可以在(源极线接触区中的)加工通道中制作能够到达各器件层中的源区的源极线接触部，以减少源极线连接的数目，并从而节省面积。
当前，加工通道中形成有栅堆叠。对于源极线接触区中的加工通道，可以去除其中的栅堆叠。例如，如图7所示，可以在硬掩模层1015上形成遮蔽层1002，并将其构图为露出源极线接触区，而遮蔽其余区域如器件区和位线接触区。考虑到刻蚀选择性，遮蔽层1002可以包括氮化物。然后，可以通过选择性刻蚀，去除源极线接触区中的栅堆叠，从而加工通道再次露出。
当前，各器件层中的第一源/漏限定层和第三源/漏限定层(对应于漏区，将电连接到位线)与第二源/漏限定层(对应于源区，将电连接到公共的源极线)在露出的加工通道中具有实质上共面的侧壁。为使随后在加工通道中形成的源极线接触部在与第二源/漏限定层相接触的同时避免接触到第一源/漏限定层和第三源/漏限定层，可以使第一源/漏限定层和第三源/漏限定层在横向上相对于第二源/漏限定层凹进。在第一源/漏限定层和第三源/漏限定层相对于第二源/漏限定层具有刻蚀选择性的情况下，可以经由加工通道，对第一源/漏限定层和第三源/漏限定层进行选择性刻蚀，来实现这种横向上的相对凹进。
在该示例中，器件层中的各源/漏限定层包括相同的材料以及基本相同的掺杂，故而仅通过经由加工通道的横向刻蚀难以实现这种横向上的相对凹进。为了使第一源/漏限定层和第三源/漏限定层被刻蚀得多于第二源/漏限定层，可以使第一源/漏限定层和第三源/漏限定层暴露得更多。
例如，如图7所示，可以经由加工通道，通过选择性刻蚀，使隔离层10231、10232和10233在横向上凹进一定深度。这样，第一源/漏限定层和第三源/漏限定层不仅侧壁在加工通道中露出，而且第一源/漏限定层的下表面以及第三源/漏限定层的上表面也被部分露出。与此不同，第二源/漏限定层仅侧壁在加工通道中露出。从而即使在相同的刻蚀配方下，第一源/漏限定层和第三源/漏限定层也可以被刻蚀得快于第二源/漏限定层。隔离层10231、10232和10233在横向上的凹进深度可以不小于例如大致等于各源/漏限定层的厚度，，以避免对于第一源/漏限定层和第三源/漏限定层，横向上的刻蚀相对于从上表面或下表面的刻蚀占主导，这不利于形成上述横向上的相对凹进。
然后，如图8所示，可以选择性刻蚀第一源/漏限定层和第三源/漏限定层。如上所述，在该示例中，在刻蚀时第二源/漏限定层也会被刻蚀。但是，由于第一源/漏限定层和第三源/漏限定层遭受刻蚀配方的面积大于第二源/漏限定层遭受刻蚀配方的面积，因此第一源/漏限定层和第三源/漏限定层的刻蚀速度可以大于第二源/漏限定层的刻蚀速度，并因此可以形成上述横向上的相对凹进。图39示意性示出了这种刻蚀过程。具体地，图中的箭头示出了刻蚀进行方向，图中的虚线示意性示出了随着时间进行的刻蚀面。为确保第一源/漏限定层和第三源/漏限定层在横向上的相对凹进，刻蚀在竖直方向上应到达甚至进入沟道限定层中。在此，仅为图示方便，将刻蚀后的各个表面示出为平直，且两个表面之间基本上正交。但是，本公开不限于此。
另外，可以通过选择性刻蚀，使隔离层10231、10232和10233在横向上进一步凹进到它们的侧壁在横向上不超出与之相邻的第一源/漏限定层和第三源/漏限定层的侧壁，以避免影响后继形成用于覆盖第一源/漏限定层和第三源/漏限定层的侧壁的侧壁隔离层。
接下来，可以形成侧壁隔离层。
例如，如图9所示，可以通过淀积(例如，CVD)然后回蚀(例如，竖直方向的RIE)，在源极线接触区的加工通道中，在硬掩模层1015下方由于上述刻蚀而导致的凹进中，形成隔离材料层1004。在回蚀时，可以硬掩模层1015作为刻蚀掩模。于是，隔离材料层1004的侧壁可以与硬掩模层1015中开口的侧壁实质上共面。隔离材料层1004可以包括电介质材料如SiC。
如图10所示，可以对隔离材料层1004进一步回蚀一定深度，特别是经由加工通道在横向上回蚀。控制回蚀深度，使得留下的隔离材料层1004′可以覆盖第一源/漏限定层和第三源/漏限定层的的侧壁，但露出第二源/漏限定层的侧壁。留下的隔离材料层1004′可以成为侧壁隔离层。
然后，可以向加工通道中填充导电材料，例如金属如钨(W)，来形成源极线接触部1006。导电材料的填充可以通过淀积，然后平坦化如CMP(可以停止于遮蔽层1002)，并回蚀来实现。在填充导电材料之前，可以在加工通道的侧壁和底面上形成扩散阻挡层，例如导电氮化物。于是，源极线接触部1006可以与第二源/漏限定层(限定源区)相接触并因此电连接。为降低接触电阻，在形成源极线接触部1006之前，可以经由加工通道进行硅化处理，以在第二源/漏限定层的侧壁上形成硅化物。
在该示例中，源极线接触部1006还与沟道限定层(限定沟道区)相接触并因此电连接。但是，本公开不限于此。例如，如图11所示，在以上结合图8和39描述的刻蚀中，刻蚀在竖直方向上可以进行到第二源/漏限定层中。于是，除了第一源/漏限定层和第三源/漏限定层之外，第一沟道限定层和第二沟道限定层也可以相对于第二源/漏限定层在横向上凹进。可以按照以上结合图9和10描述的工艺形成侧墙隔离层1004″，其可以覆盖第一源/漏限定层和第三源/漏限定层以及第一沟道限定层和第二沟道限定层的侧壁，而露出第二源/漏限定层的侧壁。然后，可以如上所述形成源极线接触部1006′，其可以接触第二源/漏限定层(限定源区)相接触并因此电连接，而与沟道限定层隔离。
在以下，为方便起见，以图10的情形为例进行描述。但是，以下描述同样适用于图11的情形。
在图10的情形中，源极线接触部1006可以向沟道限定层施加体偏置。如上所述，沟道限定层可以轻掺杂或者甚至并未有意掺杂。为降低源极线接触部1006与沟道限定层之间的接触电阻或者肖特基效应，可以在沟道限定层中形成相对高掺杂的区域。
为此，在如以上结合图10所述形成侧壁隔离层1004′之后，如图12所示，可以按照以上结合图9和10描述的工艺形成固相掺杂剂源层1008，其可以覆盖侧壁隔离层1004′，而露出第二源/漏限定层的侧壁。固相掺杂剂源层1008包含掺杂剂，例如含掺杂剂的氧化物，如磷(P)含量为约0.1％-10％的磷硅玻璃(PSG)(对于n型存储单元)，或者硼(B)含量为约0.1％-10％的硼硅玻璃(BSG)(对于p型存储单元)。可以进行退火处理，以将固相掺杂剂源层中的掺杂剂驱入与之相邻的沟道限定层中。例如，掺杂剂的扩散深度可以为约3nm-50nm，优选为约5nm-20nm，以避免影响到导电类型与之相反的第二源/漏限定层(这也是为何不将固相掺杂剂源层1008形成在第二源/漏限定层的侧壁上的原因)。这样，在第一沟道限定层的下表面以及第二沟道限定层的上表面处形成了相对于它们的其余至少一部分的掺杂浓度高的高掺杂区1010。之后，可以通过选择性刻蚀，去除固相掺杂剂源层1008。
然后，如图13所示，可以按上述工艺形成源极线接触部1006。在此，源极线接触部1006可以经由高掺杂区1010与沟道限定层相接触并因此电连接。
以下，讨论位线接触区中位线接触部的形成。
如图14(a)和14(b)所示，在位线接触区中可以形成阶梯结构，以便于实现到不同高度的各个第一源/漏限定层和第三源/漏限定层的位线接触部。本领域存在多种方式来形成这样的阶梯结构，在此不再赘述。这种阶梯结构使得对于需要位线接触部的各个第一源/漏限定层和第三源/漏限定层，其相对于上方的层，端部相对突出，以限定到该层的位线接触部的着落焊盘。
可以通过淀积氧化物并平坦化如CMP，来形成层间电介质层1037。在此，由于均为氧化物，将之前的隔离层均示出为与层间电介质层1037一体。可以在层间电介质层1037中形成接触部1039、1040、1041。具体地，接触部1039形成在器件区中，电连接到栅堆叠中的栅导体层1027；接触部1041形成在源极线接触区中，电连接到源极线接触部1006；接触部1041形成在接触区中，电连接到各第一源/漏限定层和第三源/漏限定层。接触区中的接触部1041可以避开接触区中残留的栅堆叠。这些接触部可以通过在层间电介质层1037中刻蚀孔洞，并在其中填充导电材料如金属来形成。
在此，接触部1039可以电连接到字线。通过字线，经由接触部1039，可以向栅导体层1027施加栅控制信号。对于同一器件层中彼此叠置的两个存储单元，位于中间的源/漏限定层，即第二源/漏限定层10091、10092，由这两个存储单元共享，并可以经由源极线接触部1006以及接触部1040而电连接到源极线；位于上下两端的源/漏限定层，即第一源/漏限定层10051、10052和第三源/漏限定层10131、10132，可以经由接触部1041而分别电连接到位线。这样，可以得到NOR型配置。
在此，一个栅堆叠与一个器件层相交而形成两个存储单元，可以方便源极线连接。但是，本公开不限于此。例如，一个栅堆叠与一个器件层相交可以仅形成单个存储单元。这种情况下，器件层中可以仅设置第一源/漏限定层、第一沟道限定层和第二源/漏限定层，而无需设置第二沟道限定层和第三源/漏限定层。
图40示意性示出了根据本公开实施例的NOR型存储器件的等效电路图。
在图40的示例中，示意性示出了三条字线WLl、WL2、WL3以及八条位线BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8。但是，位线和字线的具体数目不限于此。在位线与字线交叉之处，设置有存储单元MC。图40中还示出了四条源极线SL1、SL2、SL3、SL4。如上所述，竖直方向上每两层相邻的存储单元可以共用相同的源极线连接。另外，各条源极线可以彼此连接，例如通过上述源极线接触部，从而各存储单元MC可以连接到公共的源极线。另外，图40中还以虚线示意性示出了可选的到各存储单元的体连接。如上所述，各存储单元的体连接可以电连接到该存储单元的源极线连接。
在此，仅为图示方便起见，示出了存储单元MC的二维阵列。可以在与此二维阵列相交的方向上(例如，图中垂直于纸面的方向)，设置多个这样的二维阵列，从而得到三维阵列。
图40中字线WL1至WL3的延伸方向可以对应于栅堆叠的延伸方向，即，前述实施例中相对于衬底的竖直方向。在该方向上，相邻的位线之间彼此隔离。这也是在上述实施例中，在竖直方向上相邻的器件层之间设置隔离层的原因。
在上述实施例中，通过在生长时原位掺杂来限定源/漏区以及可选地沟道区中的掺杂。但是，本公开不限于此。为抑制原位掺杂可能导致的交叉污染，可以采用固相掺杂剂源层来实现陡峭的高源/漏掺杂。
图15至22示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。在以下，将主要描述与上述实施例之间的不同之处，关于以下并未描述或没有详细描述之处，可以参见以上的说明。
如图15所示，在衬底1001上，可以通过例如外延生长，形成用于限定隔离层的牺牲层20031以及用于限定存储单元的有源区的器件层20051。如上所述，牺牲层20031可以相对于器件层20051具备刻蚀选择性。例如，牺牲层20031可以包括SiGe(Ge的原子百分比例如为约15％-30％)，器件层20051可以包括Si。器件层20051随后限定存储单元的有源区，例如可以包括Si，厚度例如可以为约40nm-200nm。
在生长器件层20051时，可以对其进行原位掺杂。例如，对于n型器件，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm-3。这种掺杂可以限定随后形成的沟道区中的掺杂特性，以例如调节器件阈值电压(Vt)、改善短沟道效应等。在此，在竖直方向上，掺杂浓度可以具有非均匀的分布，以优化器件性能。例如，在与漏区(之后连接到位线)接近的区域中浓度相对较高以减少短沟道效应，而在与源区(之后连接到源极线)接近的区域中浓度相对较低以降低沟道电阻。这可以通过在生长的不同阶段引入不同剂量的掺杂剂来实现。
同样，可以设置多个器件层。例如，可以通过外延生长，在器件层20051上设置器件层20052、20053、20054，器件层之间通过用于限定隔离层的牺牲层20032、20033、20034间隔开。尽管图15中仅示出了四个器件层，但是本公开不限于此。根据电路设计，某些器件层之间也可以不设置隔离层。器件层20052、20053、20054可以具有与器件层20051相同或相似的厚度和/或材料，也可以具有不同的厚度和/或材料。在此，仅为方便描述起见，假设各器件层具有相同的配置。
在器件层之上，可以形成牺牲层20035和硬掩模层1015。
在此，以竖直方向上每两个相邻的器件层为一组，来不同地设置牺牲层的厚度。具体地，对于一组的两个器件层而言，这两个器件层之间的牺牲层(例如，作为一组的器件层20051与20052之间的牺牲层20032、作为一组的器件层20053与20054之间的牺牲层20034)的厚度可以小于该组的上下两侧的牺牲层(例如，器件层20051与20052的组下侧的牺牲层20031、器件层20051与20052的组上侧也即器件层20053与20054的组下侧的牺牲层20033、器件层20053与20054的组上侧的牺牲层20035)的厚度，较厚者优选地超出较薄者5nm以上。较厚的牺牲层20031、20033、20035的厚度例如为约10nm-50nm。
然后，可以如上所述，形成加工通道T，并在部分加工通道中形成支撑层1019。在存在支撑层1019的情况下，可以将各牺牲层20031、20032、20033、20034、20035替换为隔离层20231、20232、20233、20234、20235，如图16所示。
根据本公开的实施例，为实现源/漏掺杂，隔离层20231至20235中可以包含掺杂剂(对于n型存储单元为n型掺杂剂，对于p型存储单元为p型掺杂剂)。于是，隔离层20231至20235可以成为固相掺杂剂源层。例如，隔离层20231至20235可以包括磷(P)含量为约0.1％-10％的磷硅玻璃(PSG)(对于n型存储单元)，或者硼(B)含量为约0.1％-10％的硼硅玻璃(BSG)(对于p型存储单元)。
之后，可以通过选择性刻蚀，去除支撑层1019。
如图17所示，可以在加工通道中形成包括存储功能层1025和栅导体层1027的栅堆叠。
可以进行退火处理，以将固相掺杂剂源层中的掺杂剂驱入器件层中。对于器件层20051至20054中的每一个而言，其上下两端的隔离层中的掺杂剂分别从上下两端进入其中，从而可以在其上下两端形成高掺杂区20071、20091；20072、20092；20073、20093；20074、20094(例如，约1E19-1E21cm-3的n型掺杂)，从而限定源/漏区。在此，可以控制掺杂剂从隔离层向器件层中的扩散深度(例如，为约10nm-50nm)，使各器件层在竖直方向上的中部可以保持相对低掺杂，例如基本保持生长时原位掺杂导致的掺杂极性(例如，p型掺杂)和掺杂浓度(例如，1E17-1E19cm-3)，并可以限定沟道区。
原位掺杂所能实现的掺杂浓度一般低于1E20cm-3。根据本公开的实施例，通过从固相掺杂剂源层的扩散来进行源/漏掺杂，这可以实现高掺杂，例如最高掺杂浓度可以高于1E20cm-3，甚至高达约7E20-3E21cm-3。另外，由于扩散特性，源/漏区中可以具有在竖直方向上从靠近固相掺杂剂源层一侧向着靠近沟道区一侧下降的掺杂浓度分布。
这种扩散掺杂可以实现陡峭的掺杂浓度分布。例如，在源/漏区与沟道区之间，可以具有陡峭的掺杂浓度突变，例如小于约5nm/dec-20nm/dec(即，掺杂浓度至少一个数量级的下降在小于约5nm-20mm的范围内发生)。竖直方向上的这种突变区可以称为“界面层”。
由于从各隔离层以大致相同的扩散特性向器件层中扩散，每一源/漏区20071、20091；20072、20092；20073、20093；20074、20094可以在横向上可以实质上共面。类似地，每一沟道区可以在横向上实质上共面。另外，如上所述，沟道区可以具有竖直方向上的非均匀分布，在靠近一侧的源/漏区(漏区)处掺杂浓度相对较高，而在靠近另一侧的源/漏区(源区)处掺杂浓度相对较低。
如图17所示，具有存储功能层的栅堆叠(1025/1027)被器件层围绕。栅堆叠与器件层相配合，限定存储单元，如图17中的虚线圈所示。沟道区可以连接相对两侧的源/漏区，沟道区可以受栅堆叠的控制。单个存储单元中上下两端的源/漏区之一用作源区，可以电连接到源极线；另一个用作漏区，可以电连接到位线。对于每两个竖直相邻的存储单元，下方存储单元的上端的源/漏区和上方存储单元的下端的源/漏区可以用作源区，从而它们可以共用相同的源极线连接。
在该实施例中，先形成栅堆叠再进行扩散掺杂。但是，本公开不限于此。例如，可以先进行扩散掺杂，再形成栅堆叠。而且，在扩散掺杂之后，可以利用其它材料来替换固相掺杂剂源层。例如，可以利用其它电介质材料特别是不有意包含掺杂剂的电介质材料来替换固相掺杂剂源层，以改进隔离性能。或者，每一组内器件层之间的固相掺杂剂源层(例如，作为一组的器件层20051与20052之间的固相掺杂剂源层20232、作为一组的器件层20053与20054之间的固相掺杂剂源层20234)可以被导电材料如金属或掺杂半导体层替换，以降低(到源极线的)互连电阻；而各组上下侧的固相掺杂剂源层(例如，例如，器件层20051与20052的组下侧的固相掺杂剂源层20231、器件层20051与20052的组上侧也即器件层20053与20054的组下侧的固相掺杂剂源层20233、器件层20053与20054的组上侧的固相掺杂剂源层20235)可以被电介质材料替换，以实现位线之间的隔离。在替换固相掺杂剂源层的情况下，在源/漏区背对沟道区的一侧，也可以形成如上所述的掺杂浓度突变的“界面层”。
接下来，可以在源极线接触区中制作源极线接触部。
如上所述，要实现源极线接触部的正确电连接，各器件层中的漏区应相对于源区在横向上凹进。在此，各器件层中与较薄的隔离层20232、20234相邻的源/漏区可以作为源区，与较厚的隔离层20231、20233、20235相邻的源/漏区可以作为漏区。为实现这种凹进，如上所述，可以使各器件层中的漏区的更多表面露出。这可以通过使加厚的隔离层20231、20233、20235在横向上相对凹进来实现。
例如，如图18所示，可以在源极线接触区中去除栅堆叠，以露出加工通道。可以经由加工通道，通过选择性刻蚀，使较厚的隔离层20231、20233、20235在横向上凹进一定深度。当然，在此较薄的隔离层20232、20234也会同样凹入。可以控制隔离层20231至20235的凹进深度大于较薄的隔离层20232、20234的厚度。
可以在较薄的隔离层20232、20234形成的凹入中，形成填充插塞。例如，如图19所示，可以通过淀积，以大致共形的方式，形成插塞材料层2020。可以控制插塞材料层2020的淀积厚度，使其大于较薄的隔离层20232、20234的一半厚度(从而可以完全填满较薄的隔离层20232、20234形成的凹入)，而小于较厚的隔离层20231、20233、20235的一半厚度(从而可以保持较厚的隔离层20231、20233、20235形成的凹入未被完全填满)。为很好地控制淀积厚度，可以采用ALD。考虑到刻蚀选择性，插塞材料层2020可以包括例如SiC。
然后，如图20所示，可以通过选择性刻蚀，去除一定厚度的插塞材料层2020。例如，去除厚度可以基本等于或略大于插塞材料层2020的淀积厚度。于是，插塞材料层2020可以从较厚的隔离层20231、20233、20235形成的凹入中去除，而留于较薄的隔离层20232、20234形成的凹入中，形成填充插塞2020′。为很好地控制去除厚度，可以采用ALE。
还可以如图21所示，通过选择性刻蚀，使较厚的隔离层20231、20233、20235在横向上进一步凹进，以便更好地实现漏区相对于源区的横向凹进。由于填充插塞2020′的存在，可以避免较薄的隔离层20232、20234在横向上进一步凹进。
然后，如图22所示，可以选择性刻蚀器件层。由于在各器件层中，相对于源区，漏区的更多表面露出，因此如上所述，可以使得漏区在横向上相对于源区凹进。在图22的示例中，这种刻蚀进行到沟道区中，因此随后形成的源极线接触部也可以接触沟道区。如上所述，这种刻蚀也可以进行到源区中，从而随后形成的源极线接触部可以仅接触源区。
之后，可以通过选择性刻蚀去除填充插塞2020′，并可以进一步选择性刻蚀各隔离层，使它们在横向上进一步凹进，以免其突出而影响侧壁隔离层的形成。
在源极线接触区中如此处理的加工通道中，可以如上所述形成源极线接触部。另外，在位线接触区中，可以如上所述形成位线接触部。在此不再赘述。
在以上实施例中，与源区相邻的隔离层较薄，而与漏区相邻的隔离层较厚。但是，本公开不限于此。例如，与源区相邻的隔离层可以较厚，而与漏区相邻的隔离层可以较薄。
图23至26示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。在以下，将主要描述与上述实施例之间的不同之处，关于以下并未描述或没有详细描述之处，可以参见以上的说明。
如图23所示，在衬底1001上，可以通过例如外延生长，形成用于限定隔离层的牺牲层30031、30032、30033、30034、30035以及用于限定存储单元的有源区的器件层30051、30052、30053、30054。这些牺牲层和器件层可以与以上结合图15描述的牺牲层和器件层相同，除了牺牲层30031、30032、30033、30034、30035的厚度设置不同。具体地，在本实施例中，牺牲层30031、30033、30035较薄，而牺牲层30032、30034较厚。较厚的牺牲层例如比较薄的牺牲层在厚度上超出5nm以上。
然后，可以按照上述实施例来制作存储器件。如图24所示，在源极线接触区中，可以按照以上形成填充插塞的方式，来形成填充插塞3022。但是，在此填充插塞3022形成在较薄的隔离层30231、30233、30235的侧壁上。考虑到刻蚀选择性，填充插塞3022可以包括SiGe(例如，Ge的原子百分比为约15％-45％)。
然后，如图25所示，可以通过淀积然后回蚀如竖直方向的RIE，来形成另外的填充插塞3020。在此，填充插塞3020可以形成在较厚的隔离层30232、30234的侧壁上。例如，填充插塞3020可以包括SiC。之后，可以去除填充插塞3022，以露出较薄的隔离层30231、30233、30235，并可以通过选择性刻蚀使其在横向上凹进。
图25的结构与以上结合图21描述的结构类似。可以如上所述刻蚀器件层，以实现漏区相对于源区在横向上的凹进，如图26所示。然后，可以如上所述制作源极线接触部以及位线接触部。
在以上实施例中，有源区由器件层限定，如同体材料，且因此沟道区形成在体材料中。这种情况下，工艺较为简单。但是，本公开不限于此。
图27至38示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。在以下，将主要描述与上述实施例之间的不同之处，关于以下并未描述或没有详细描述之处，可以参见以上的说明。
如图27所示，可以在衬底1001上设置器件层。该实施例中器件层的设置与以上图1所示的器件层设置相同，除了沟道限定层相对于源/漏限定层具备刻蚀选择性之外。因此，这些器件层沿用图1的附图标记。例如，第一沟道限定层10071和第二沟道限定层10111可以包括SiGe(Ge的原子百分比例如为约15％-30％)，第一源/漏限定层10051、第二源/漏限定层10091和第三源/漏限定层10131可以包括Si。另外，考虑到以下工艺，牺牲层10031、10032和10033的厚度可以不同于，例如小于，沟道限定层10071、10111、10072和10112的厚度。
在如以上结合图2(a)至4所述形成支撑层1019之后，可以经由加工通道来替换牺牲层。但是，在本示例中，牺牲层与沟道限定层均包括SiGe。这种情况下，替换隔离层的操作可能影响到沟道限定层。可以形成自对准于沟道限定层的保护插塞，来避免沟道限定层受到替换隔离层的操作的影响。需要指出的是，在牺牲层与沟道限定层彼此之间具有刻蚀选择性的情况下，可以省略形成保护插塞的操作。
例如，如图27所示，可以通过选择性刻蚀，使沟道限定层10071、10111、10072和10112在横向上(相对于上下的源/漏限定层)相对凹入。为很好地控制刻蚀深度，可以采用ALE。于是，形成了自对准于沟道限定层的保护间隙。之后，可以在保护间隙中形成保护插塞。在此，同样地牺牲层10031至10033也会相对凹入，从而形成隔离间隙。
为避免保护插塞也形成在隔离间隙中从而妨碍替换牺牲层，可以在隔离间隙中形成填充插塞。例如，可以通过淀积，形成插塞材料层4022。插塞材料层4022的淀积厚度可以大于隔离间隙的厚度(即，牺牲层的厚度)的一半，但小于保护间隙的厚度(即，沟道限定层)的一半。另外，由于加工通道的尺寸相对较大，插塞材料层4022可以并未填满加工通道。为很好地控制淀积厚度，可以采用ALD。考虑到刻蚀选择性，插塞材料层4022可以包括例如氧化物。
之后，如图28所示，可以通过选择性刻蚀，去除一定厚度的插塞材料层4022。例如，去除厚度可以基本等于或略大于插塞材料层4022的淀积厚度。于是，插塞材料层4022以从保护间隙中去除，而留于隔离间隙中，形成填充插塞4022′。为很好地控制去除厚度，可以采用ALE。
接下来，可以在保护间隙中形成保护插塞4026，如图29所示。例如，可以通过淀积然后沿竖直方向进行RIE来形成保护插塞4026。考虑到刻蚀选择性(相对于填充插塞4022′、硬掩模层1015)，保护插塞4026可以包括例如SiC(在后继工艺中可以与同样为SiC的支撑层1019被一同去除；当然保护插塞4026也可以包括不同于支撑层1019的材料，这种情况下其在后继步骤中可以通过单独的刻蚀来去除)。在为形成保护插塞4026而进行刻蚀时，可以利用光刻胶4024来覆盖支撑层1019，以避免支撑层1019被去除。之后，可以去除光刻胶4024。
然后，如图30所示，可以经由加工通道T，通过选择性刻蚀去除填充插塞4022′以露出牺牲层10031、10032和10033，并通过选择性刻蚀去除露出的牺牲层10031、10032和10033，以将其替换为隔离层10231、10232和10233。
在以上示例中，为形成保护插塞4026，先形成了填充插塞4022′。但是，本公开不限于此。例如，可以使沟道限定层的厚度小于牺牲层的厚度。这种情况下，可以按照形成填充插塞4022′的方式，在自对准于沟道限定层的保护间隙中形成保护插塞，而可以保留隔离间隙的空间。牺牲层可以通过隔离间隙露出，并因此可以被替换。
由于之前为了形成自对准的保护插塞4026而使沟道限定层相对凹进，考虑到后继的半导体层生长工艺以及生长的半导体层之间的隔离，可以通过选择性刻蚀，使源/漏限定层也在横向上凹进一定程度。源/漏限定层的横向凹进程度可以与沟道限定层的横向凹进程度基本上相同，从而它们可以具有基本共面的侧壁。随后，可以在这样实质上平坦的侧壁上生长半导体层。
之后，可以通过选择性刻蚀，去除支撑层1019。在去除支撑层1019的同时，保护插塞4026也可以被去除。
在之前并未形成有支撑层1019的加工通道中，当前器件层的侧壁由于上述处理而相对于硬掩模层1015中的开口的侧壁在横向上凹进一定程度。而在之前形成有支撑层1019的加工通道中，当前器件层的侧壁与硬掩模层1015中的开口的侧壁保持一致。考虑随后生长的半导体层之间的隔离，同样可以使器件层的侧壁在之前形成有支撑层1019的加工通道中也在横向上凹进一定程度。器件层的侧壁在各加工通道中的横向凹进程度可以基本上一致。例如，如图31所示，可以形成光刻胶4028，并将其构图为覆盖之前并未形成有支撑层1019的加工通道，而露出之前形成有支撑层1019的加工通道。通过露出的这些加工通道，可以通过选择性刻蚀，使器件层相对凹进。对器件层中沟道限定层的选择性刻蚀和源/漏限定层的选择性刻蚀可以分别进行，它们的刻蚀深度可以基本相同。之后，可以去除光刻胶4028。
然后，如图32所示，可以通过例如选择性外延生长，在各器件层L1、L2的侧壁上分别形成半导体层4030。半导体层4030可以形成为绕加工通道的环形纳米片，并可以包括各种合适的半导体材料如Si。可以选择半导体层4030的材料和/或厚度，以改进器件性能。例如，半导体层4030可以包括Ge、IV-IV族化合物半导体如SiGe、III-V族化合物半导体等，以改进载流子迁移率或者降低漏电流。竖直方向上相邻的半导体层4030之间可以通过隔离层彼此隔离。
可以进行退火处理，以将源/漏限定层中的掺杂剂驱入半导体层4030中，从而在半导体层4030在高度上与源/漏限定层相对应的部分中形成源/漏区。在此，由于半导体层4030相对较薄，可以通过控制工艺参数如退火时间，使得半导体层4030中的掺杂分布主要受源自器件层的横向扩散影响，而基本不受竖直方向上的扩散影响或者受竖直方向上的扩散影响很小。沟道限定层在生长时也可以被原位掺杂，从而在退火处理时半导体层4030在高度上与沟道限定层相对应的部分中可以形成一定的掺杂分布，以限定沟道区的掺杂特性。或者，半导体层4030在生长时可以被原位掺杂，以限定沟道区的掺杂特性。沟道区的掺杂可以便改进器件性能如改善短沟道效应、调节阈值电压(Vt)等。
如图33所示，可以在加工通道中形成包括存储功能层1025和栅导体层1027的栅堆叠。
可以将沟道限定层去除，这样沟道区可以完全形成于半导体层4030中。于是，可以得到纳米片器件。
为去除沟道限定层，需要形成到各沟道限定层的(另外的)加工通道(之前的加工通道已被栅堆叠占据)。例如，如图34(a)和34(b)所示，可以在硬掩模层1015上形成掩模层4032如氮化物，并将其构图为露出需要形成加工通道的区域。加工通道可以形成在未设置栅堆叠之处。在图34(a)和34(b)的示例中，可以沿第一方向(图34(a)中纸面内的竖直方向)每隔若干个存储单元(图34(a)的示例中，三个)设置一个沿与第一方向交叉(例如，垂直)的第二方向(图34(a)中纸面内的水平方向)延伸的加工通道。可以光刻胶4032作为刻蚀掩模，通过各向异性刻蚀如竖直方向上的RIE，刻蚀之下的各层。刻蚀可以进行到衬底1001中，从而限定了加工通道，各沟道限定层在加工通道中露出。可以经由加工通道，通过选择性刻蚀，去除各沟道限定层。
如图35所示，可以通过淀积，在由于沟道限定层的去除而留下的空隙(以及加工通道)中填充电介质4034如氧化物，以实现结构支撑以及电隔离。可以对淀积的电介质4034进行平坦化处理如CMP。
如图35所示，具有存储功能层的栅堆叠(1025/1027)被半导体层4030围绕。栅堆叠与半导体层4030相配合，限定存储单元，如图35中的虚线圈所示。如上所述，半导体层4030在上下两端与源/漏限定层相对应的部分中形成源/漏区，而在中部与沟道限定层相对应的部分中形成沟道区。沟道区可以连接相对两端的源/漏区，沟道区可以受栅堆叠的控制。
栅堆叠在竖直方向上呈柱状延伸，与多个半导体层相交迭，从而可以限定在竖直方向上彼此叠置的多个存储单元。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述加工通道T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。
在本实施例中，单个栅堆叠柱在单个器件层中可以限定两个存储单元，如图35中器件层L1中的两个虚线圈所示。在NOR型存储器件中，这两个存储单元可以共用相同的源/漏区(半导体层4030中在高度上与中间的第二源/漏限定层10091或10092相对应的部分)，并可以通过第二源/漏限定层10091或10092电连接到源极线。另外，这两个存储单元的另外的源/漏区(半导体层4030中在高度上与第一源/漏限定层10051或10052以及第三源/漏限定层10131或10132相对应的部分)可以分别通过相应源/漏限定层电连接到不同的位线。也即，源/漏限定层可以用作将存储单元的源/漏区电连接到位线或源极线的互连结构。沟道区形成于呈环形纳米片形式的半导体层4030中，因此该器件可以成为纳米片或纳米线器件，于是可以实现良好的短沟道效应控制和功耗降低。
接下来，可以制作源极线接触部。
例如，如图36所示，在源极线接触区中，可以去除栅堆叠，以露出加工通道。可以经由加工通道，通过选择性刻蚀，使隔离层10231、10232和10233在横向上凹进一定深度。这可以参见以上结合图7的描述。
之后，可以选择性刻蚀半导体层4030以及第一源/漏限定层至第三源/漏限定层。如以上结合图8和39所述，可以实现第一源/漏限定层和第三源/漏限定层在横向上相对于第二源/漏限定层凹进，如图37所示。在如此处理的加工通道中，可以形成侧壁隔离层1004′和源极线接触部1006，如图38所示。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备或移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (33)

1.一种NOR型存储器件，包括：
在衬底上竖直延伸的栅堆叠，所述栅堆叠包括栅导体层和存储功能层；
围绕所述栅堆叠的外周的有源区，所述有源区包括相对于所述衬底分别处于不同高度的第一源/漏区和第二源/漏区以及在竖直方向上处于所述第一源/漏区和所述第二源/漏区之间的第一沟道区，所述有源区还包括相对于所述衬底分别处于不同高度的第三源/漏区和第四源/漏区以及在竖直方向上处于所述第三源/漏区和所述第四源/漏区之间的第二沟道区，其中，所述存储功能层介于所述栅导体层与所述有源区之间，在所述栅堆叠与所述第一源/漏区、所述第一沟道区和所述第二源/漏区相交之处限定第一存储单元，在所述栅堆叠与所述第三源/漏区、所述第二沟道区和所述第四源/漏区相交之处限定第二存储单元；
分别从所述第一源/漏区、所述第二源/漏区、所述第三源/漏区和所述第四源/漏区横向延伸的第一互连层、第二互连层、第三互连层和第四互连层；以及
相对于所述衬底竖直延伸以穿过所述第一互连层、所述第二互连层、所述第三互连层和所述第四互连层的源极线接触部，
其中，所述源极线接触部与所述第一互连层和所述第二互连层之一电连接，且与所述第三互连层和所述第四互连层之一电连接。
2.根据权利要求1所述的NOR型存储器件，
其中，所述第一存储单元与所述第二存储单元在竖直方向上相邻，所述第二互连层与所述第三互连层在竖直方向上相邻，
其中在所述源极线接触部处，所述第一互连层和所述第四互连层相对于所述第二互连层和所述第三互连层在横向上凹进，
其中，所述源极线接触部与所述第二互连层和所述第三互连相接触，
其中，所述NOR型存储器件还包括设置于所述源极线接触部与所述第一互连层和所述第四互连层各自的侧壁之间的侧壁隔离层。
3.根据权利要求2所述的NOR型存储器件，
其中，所述有源区形成在器件层中，所述器件层具有竖直方向上的掺杂分布，以限定所述第一源/漏区、所述第一沟道区、所述第二源/漏区、所述第三源/漏区、所述第二沟道区和所述第四源/漏区，
其中，所述器件层横向延伸而形成所述第一互连层、所述第二互连层、所述第三互连层和所述第四互连层，
其中，所述第二源/漏区和所述第三源/漏区一体，所述第二互连层和所述第三互连层一体。
4.根据权利要求3所述的NOR型存储器件，包括：
多个所述有源区；以及
介于在竖直方向上相邻的所述有源区之间的隔离层。
5.根据权利要求3所述的NOR型器件，其中，所述源极线接触部还与所述器件层中与所述第一沟道区和所述第二沟道区相对应的区域相接触。
6.根据权利要求5所述的NOR型器件，还包括：所述器件层与所述第一沟道区和所述第二沟道区相对应的区域中的一部分的横向表面上的高掺杂区，所述高掺杂区与所述侧壁隔离层相邻，且相比于所述器件层与所述第一沟道区和所述第二沟道区相对应的区域中的至少其余一部分的掺杂浓度高。
7.根据权利要求2所述的NOR型存储器件，
其中，所述有源区分别形成在竖直方向上相邻的第一器件层和第二器件层中，所述第一器件层具有竖直方向上的掺杂分布，以限定所述第一源/漏区、所述第一沟道区和所述第二源/漏区，所述第二器件层具有竖直方向上的掺杂分布，以限定所述第三源/漏区、所述第二沟道区和所述第四源/漏区，
其中，所述第一器件层横向延伸而形成所述第一互连层和所述第二互连层，所述第二器件层横向延伸而形成所述第三互连层和所述第四互连层。
8.根据权利要求7所述的NOR型存储器件，还包括：
介于所述第一器件层与所述第二器件层之间的第一隔离层；以及
设于所述第一器件层与所述第一隔离层相对的另一侧以及所述第二器件层与所述第一隔离层相对的另一侧的第二隔离层，
其中，所述第一隔离层与所述第二隔离层具有不同的厚度。
9.根据权利要求8所述的NOR型存储器件，其中，所述第一隔离层和所述第二隔离层中含有与所述第一源/漏区、所述第二源/漏区、所述第三源/漏区和所述第四源/漏区相同的掺杂剂。
10.根据权利要求7所述的NOR型存储器件，还包括：
介于所述第一器件层与所述第二器件层之间的导电层；以及
设于所述第一器件层与所述导电层相对的另一侧以及所述第二器件层与所述导电层相对的另一侧的隔离层。
11.根据权利要求7所述的NOR型器件，其中，所述源极线接触部还与所述第一器件层中与所述第一沟道区相对应的区域以及所述第二器件层中与所述第二沟道区相对应的区域相接触。
12.根据权利要求11所述的NOR型器件，还包括：
所述第一器件层中与所述第一沟道区相对应的区域中的一部分的横向表面上的高掺杂区，所述高掺杂区与所述侧壁隔离层相邻，且相比于所述第一器件层与所述第一沟道区相对应的区域中的至少其余一部分的掺杂浓度高；以及
所述第二器件层中与所述第二沟道区相对应的区域中的一部分的横向表面上的高掺杂区，所述高掺杂区与所述侧壁隔离层相邻，且相比于所述第二器件层与所述第二沟道区相对应的区域中的至少其余一部分的掺杂浓度高。
13.根据权利要求2所述的NOR型存储器件，
其中，所述有源区形成于沿所述栅堆叠的侧壁延伸的半导体层中，所述半导体层具有竖直方向上的掺杂分布，以限定所述第一源/漏区、所述第一沟道区、所述第二源/漏区、所述第三源/漏区、所述第二沟道区和所述第四源/漏区，
其中，所述第二源/漏区和所述第三源/漏区一体，所述第二互连层和所述第三互连层一体，
其中，所述第一互连层、一体的所述第二互连层和所述第三互连层以及所述第四互连层横向延伸，并围绕所述半导体层。
14.根据权利要求13所述的NOR型存储器件，还包括所述第一互连层、一体的所述第二互连层和所述第三互连层以及所述第四互连层之间的电介质。
15.根据权利要求1或2所述的NOR型存储器件，包括：
多个所述有源区，
其中，所述源极线接触部电连接到与所述多个有源区相对应的多个存储单元。
16.根据权利要求1或2所述的NOR型存储器件，其中，所述存储功能层包括电荷捕获材料或铁电材料中至少之一。
17.根据权利要求1或2所述的NOR型存储器件，其中，所述有源区包括单晶半导体材料。
18.根据权利要求1或2所述的NOR型存储器件，其中，所述存储功能层形成在所述栅导体层的底面和侧壁上。
19.一种制造NOR型存储器件的方法，包括：
在包括源极线接触区和器件区的衬底上设置多个器件层，每个所述器件层包括第一源/漏限定层、第一沟道限定层和第二源/漏限定层的叠层；
形成相对于所述衬底竖直延伸以穿过各个所述器件层中的所述叠层的加工通道；
在所述器件区的加工通道中形成栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述叠层之间的存储功能层；
在所述源极线接触区中，经由所述加工通道，使所述第一源/漏限定层相对于所述第二源/漏限定层在横向上凹入；
在所述第一源/漏限定层的侧壁上形成侧壁隔离层，所述侧壁隔离层露出所述第二源/漏限定层的侧壁；以及
在所述源极线接触区中的加工通道中形成源极线接触部。
20.根据权利要求19所述的方法，其中，所述叠层还包括第二沟道限定层和第三源/漏限定层。
21.根据权利要求19或20所述的方法，其中，所述叠层通过外延生长形成。
22.根据权利要求21所述的方法，其中，所述叠层中的至少各源/漏限定层在外延生长时原位掺杂。
23.根据权利要求20所述的方法，还包括：
通过经由所述加工通道进行刻蚀，使所述器件层在所述加工通道中露出的侧壁在横向上凹进一定深度；以及
通过所述加工通道，在各个所述器件层在所述加工通道中露出的侧壁上外延生长半导体层。
24.根据权利要求19所述的方法，还包括：
在相邻的器件层之间形成牺牲层，其中，以竖直方向上相邻的每两个器件层为一组，同一组内两个器件层之间的牺牲层的厚度不同于相邻组之间的牺牲层的厚度，
其中，在设置所述多个器件层之后，该方法还包括将所述牺牲层替换为隔离层，
其中，使所述第一源/漏限定层相对于所述第二源/漏限定层在横向上凹入包括：
在所述源极线接触区中，经由所述加工通道，通过选择性刻蚀，使所述隔离层在横向上凹进；
在所述源极线接触区中，经由所述加工通道，在各组内两个器件层之间的隔离层的侧壁上形成填充插塞；
在所述源极线接触区中，经由所述加工通道，通过选择性刻蚀，进一步使各组之间的隔离层在横向上进一步凹进；以及
在所述源极线接触区中，经由所述加工通道，对所述器件层进行选择性刻蚀。
25.根据权利要求24所述的方法，
其中，同一组内两个器件层之间的牺牲层的厚度小于相邻组之间的牺牲层的厚度，
其中，形成填充插塞包括：
以大致共形的方式，淀积插塞材料层，所述插塞材料层的淀积厚度大于同一组内两个器件层之间的隔离层的一半厚度，但小于相邻组之间的隔离层的一半厚度；
选择性刻蚀一定厚度的所述插塞材料层，使其覆盖各组内两个器件层之间的隔离层的侧壁，而暴露各组之间的隔离层的侧壁，得到所述填充插塞。
26.根据权利要求24所述的方法，
其中，同一组内两个器件层之间的牺牲层的厚度大于相邻组之间的牺牲层的厚度，
其中，形成填充插塞包括：
以大致共形的方式，淀积第一插塞材料层，所述第一插塞材料层的淀积厚度大于相邻组之间的隔离层的一半厚度，但小于同一组内两个器件层之间的隔离层的一半厚度；
选择性刻蚀一定厚度的所述第一插塞材料层，使其覆盖各组之间的隔离层的侧壁，而暴露各组内两个器件层之间的隔离层的侧壁；
通过淀积然后回蚀第二插塞材料层，形成填充插塞，所述填充插塞覆盖各组内两个器件层之间的隔离层的侧壁，而暴露所述第一插塞材料层；
通过选择性刻蚀，去除所述第一插塞材料层。
27.根据权利要求20所述的方法，还包括：
在相邻的器件层之间形成牺牲层，
其中，在设置所述多个器件层之后，该方法还包括将所述牺牲层替换为隔离层，
其中，使所述第一源/漏限定层相对于所述第二源/漏限定层在横向上凹入包括：
在所述源极线接触区中，经由所述加工通道，通过选择性刻蚀，使所述隔离层在横向上凹进；以及
在所述源极线接触区中，经由所述加工通道，对所述器件层进行选择性刻蚀。
28.根据权利要求23所述的方法，还包括：
在相邻的器件层之间形成牺牲层，
其中，在设置所述多个器件层之后，该方法还包括将所述牺牲层替换为隔离层，
其中，使所述第一源/漏限定层相对于所述第二源/漏限定层在横向上凹入包括：
在所述源极线接触区中，经由所述加工通道，通过选择性刻蚀，去除所述半导体层；
在所述源极线接触区中，经由所述加工通道，通过选择性刻蚀，使所述隔离层在横向上凹进；以及
在所述源极线接触区中，经由所述加工通道，对所述器件层进行选择性刻蚀。
29.根据权利要求23所述的方法，还包括：
通过选择性刻蚀，去除所述器件层中的各沟道限定层；以及
在由于沟道限定层的去除而留下的间隙中填充电介质。
30.根据权利要求19所述的方法，还包括：
在所述第一沟道限定层的横向表面被所述侧壁隔离层露出的部分中形成相对于所述第一沟道限定层的其余至少一部分中的掺杂浓度高的高掺杂区。
31.根据权利要求30所述的方法，其中，形成所述高掺杂区包括：
在所述侧壁隔离层的侧壁上，形成固相掺杂剂源层；
通过退火，将掺杂剂从所述固相掺杂剂源层驱入到所述第一沟道限定层的横向表面被所述侧壁隔离层露出的所述部分中。
32.一种电子设备，包括如权利要求1至18中任一项所述的NOR型存储器件。
33.根据权利要求32所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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