CN111937147A

CN111937147A - 三维垂直nor闪速薄膜晶体管串

Info

Publication number: CN111937147A
Application number: CN201980024463.2A
Authority: CN
Inventors: E.哈拉里; T.严
Original assignee: Sunrise Memory Corp
Current assignee: Sunrise Memory Corp
Priority date: 2018-02-02
Filing date: 2019-01-18
Publication date: 2020-11-13
Also published as: KR20200112976A; KR102626137B1; KR102448489B1; KR20220133333A; JP2022172352A; JP7141462B2; WO2019152226A1; JP2021512494A

Abstract

一种存储器结构，包括：半导体衬底上方形成的多晶硅的有源列，每个有源列包括一个或多个垂直NOR串，其中每一个NOR串具有共享局部源极线和局部位线的薄膜存储晶体管，局部位线由分段全局位线的一段连接到半导体衬底中提供的感测放大器。

Description

三维垂直NOR闪速薄膜晶体管串

发明背景

1.技术领域

本发明涉及高密度的存储器结构。特别是，本发明涉及由用水平字线互连的薄膜存储元件(诸如形成在垂直条中的薄膜存储晶体管)形成的高密度的存储器结构。

2.相关技术的讨论

在本公开中，描述了存储器电路结构。使用常规的制造过程，这些结构可以制造在平坦的半导体衬底(例如，硅晶片)上。为了便于清楚说明本说明，术语“垂直”是指垂直于半导体衬底的表面的方向，并且术语“水平”是指平行于半导体衬底的表面的任何方向。

在现有技术中，已知许多高密度的非易失性存储器结构，诸如“三维垂直NAND串”。这些高密度存储器结构中的许多结构都使用由沉积的薄膜(例如，多晶硅薄膜)构成的薄膜存储晶体管来形成，并且组织成“存储器串”的阵列。一种类型的存储器串被称为NAND存储器串或简称为“NAND串”。一个NAND串包括许多串联的薄膜存储晶体管(TFT)。读取或编程任何串联TFT的内容需要激活该串中的所有串联TFT。薄膜NAND晶体管的电导率低于单晶硅中形成的NAND晶体管，因此，需要通过一长串NAND TFT传导的低读取电流导致相对较慢的读取存取速度(即，较长的延迟)。

另一种类型的高密度存储器结构被称为NOR存储器串或“NOR串”。NOR串包括多个存储晶体管，每个存储晶体管都连接到共享源极区域和共享漏极区域。因此，NOR串中的晶体管是并联的，使得NOR串中的读取电流与通过NAND串的读取电流相比传导小得多的电阻。为读取或编程NOR串中的存储晶体管，只需激活该存储晶体管(即“导通”或传导)，NOR串中的所有其他存储晶体管可以保持休眠(即“断开”或不传导)。因此，NOR串允许更快地感测要读取的激活的存储晶体管。常规NOR晶体管是通过沟道热电子注入技术进行编程的，其中当将适当的电压应用到控制栅极上时，电子通过源极区域与漏极区域之间的电压差在沟道区域中加速并且电子被注入到控制栅极与沟道区域之间的电荷俘获层中。沟道热电子注入编程需要相对较大的电子电流流过沟道区域，从而限制了可以并行编程的晶体管的数目。不同于通过热电子注入进行编程的晶体管，在通过Fowler-Nordheim隧穿或通过直接隧穿进行编程的晶体管中，电子是通过高电场从沟道区域注入到电荷俘获层的，该高电场应用在控制栅极与源极和漏极区域之间。Fowler-Nordheim隧穿和直接隧穿的效率比沟道热电子注入的效率高了几个数量级，而允许大量的并行编程；然而，这样的隧穿更易于受到程序干扰条件的影响。

于2011年3月11日提交并2014年1月14日发布的H.T Lue的题为“三维NOR阵列的存储器架构(Memory Architecture of 3D NOR Array)”的美国专利8,630,114中公开了三维NOR存储器阵列。

于2015年9月21日提交并于2016年3月24日公开的Haibing Peng的题为“三维非易失性NOR型闪速存储器(Three-Dimensional Non-Volatile NOR-type Flash Memory)”的美国专利申请出版物US2016/0086970 A1公开了包括由基本NOR存储器组的阵列构成的非易失性NOR闪速存储器装置，该基本NOR存储器组的阵列中，单独存储单元沿平行于半导体衬底的水平方向堆叠，其中源极和漏极电极由位于导电沟道一侧或两个相对侧的所有场效应晶体管共享。

三维垂直存储器结构例如在于2013年1月30日提交并于2014年11月4日发布的Alsmeier等人的题为“紧凑三维垂直NAND及其制造方法(Compact Three-DimensionalVertical NAND and Methods of Making Thereof)”的美国专利8,878,278(“Alsmeier”)中公开。Alsmeier公开了各种类型的高密度NAND存储器结构，诸如“TB单元阵列晶体管”(TCAT)NAND阵列(图1A)，“管状比特成本可扩展”(P-BiCS)闪速存储器(图1B)和“垂直NAND”存储器串结构。同样，于2002年12月31日提交并于2006年2月28日发布的Walker等人的题为“制造合并串联晶体管串的可编程存储器阵列结构的方法(Method for FabricatingProgrammable Memory Array Structures Incorporating Series-ConnectedTransistor Strings)”的美国专利7,005,350(“Walker I”)也公开了许多三维高密度NAND存储器结构。

于2005年8月3日提交和2009年11月3日发布的Walker的题为“双栅极装置和方法(Dual-Gate Device and Method)”的美国专利7,612,411(“Walker II”)公开了一种“双栅极”存储器结构，其中公共有源区域在公共有源区域的相对侧上形成的两个NAND串中用作单独控制的存储元件。

于2011年3月11日提交并于2014年1月14日发布的H.T Lue的题为“三维NOR阵列的存储器架构(Memory Architecture of 3D NOR Array)”的美国专利8,630,114中公开了三维NOR存储器阵列。

在2009年VLSI研讨会技术数字的技术论文集的第188-189页出版的W.Kim等人的文献“多层垂直栅极NAND闪存克服了TB密度存储的堆叠限制(Multi-layered Verticalgate NAND Flash Overcoming Stacking Limit for Terabit Density Storage)”(“Kim”)中，公开了一种三维存储结构，其包括受垂直多晶硅栅极控制的水平NAND串。在2010年VLSI研讨会技术数字的技术论文集的第131-132页出版的H.T.Lue等人的文献“使用无结埋入式沟道BE-SONOS装置的高度可扩展的8层三维垂直栅极(VG)TFT NAND闪存(AHighly Scalable 8-Layer 3D Vertical-gate(VG)TFT NAND Flash Using Junction-Free Buried Channel BE-SONOS Device)”中，公开了另一种三维存储结构，其还包括具有垂直多晶硅栅极的水平NAND串。

图1a示出了现有技术中的三维垂直NAND串111和112。图1b示出了现有技术中的三维垂直NAND串的基本电路表示140。具体而言，图1a的垂直NAND串111和112及其电路表示150基本上都是常规水平NAND串——并不是各自沿着衬底的表面串联32个或更多个晶体管——而是旋转90度，以便垂直于衬底。垂直NAND串111和112是以串配置串联连接的薄膜晶体管(TFT)，该串配置从衬底上像摩天大楼一样升起，其中每一个TFT都有存储元件并且控制栅极由字线导体的相邻堆叠体中的一个字线导体提供。如图1b所示，在垂直NAND串的最简单实现方式中，TFT 15和16是NAND串150的第一个和最后一个存储器晶体管，分别由分立的字线WL0和WL31控制。由信号BLS激活的位线选择晶体管11以及由信号SS激活的地选择晶体管12用于在读取、编程、编程禁止和擦除操作期间将垂直NAND串150中的定址的TFT连接到端子14处对应全局位线GBL和端子13处的全局源极线(接地)GSL。读取或编程任何一个TFT(例如TFT 17)的内容需要激活垂直NAND串150中的所有32个TFT，这会使每一个TFT暴露于读取干扰和编程干扰的条件。这样的条件将垂直NAND串中可提供的TFT的数目限制为不超过64或128个TFT。此外，与单晶硅衬底上形成的常规NAND串相比，其上形成的垂直NAND串的多晶硅薄膜具有更低的沟道迁移率——以及因此更高的电阻率，从而导致读取电流相对于常规NAND串的读取电流更低。

题为“垂直结构半导体存储装置及其制造方法(Vertical StructureSemiconductor Memory Devices And Methods OF Manufacturing The Same)”的美国专利申请公开2011/0298013(“Hwang”)公开了三维垂直NAND串。在其图4D中，Hwang示出了一个由周围环绕堆叠的字线150定址的三维垂直NAND串的块(文中再现为图1c)。

于1996年7月23日提交并于1998年6月16日发布的Eitan的题为“利用不对称电荷俘获的存储单元(Memory Cell utilizing asymmetrical charge trapping)”的美国专利5,768,192公开了本发明的实施例中采用的类型的NROM型存储器晶体管操作。

于2010年10月11日提交并于2011年9月27日发布的Zvi Or-Bach等人的题为“半导体装置和结构(Semiconductor Device and Structure)”的美国专利8,026,521公开了层转移的单晶硅的第一层和第二层，其中第一层和第二层包括水平取向的晶体管。在该结构中，水平取向的晶体管的第二层覆盖水平取向的晶体管的第一层，水平取向的晶体管的每一组具有侧栅极。

具有常规非易失性存储器晶体管结构但保持时间短的晶体管可以被称为“准易失性”。在该情景下，常规非易失性存储器的数据保持时间超过数十年。H.C.Wann和C.Hu于1995年11月在《IEEE电子器件快报》第16卷第11期第491-493页上发表的文献“动态存储器应用的单晶器件结构中的高耐久性超薄隧穿氧化物(High-Endurance Ultra-Thin TunnelOxide in Monos Device Structure for Dynamic Memory Application)”中公开了单晶硅衬底上的平面准易失性存储器晶体管。在上面提及的H.T Lue的美国专利8，630，114中公开了一种具有准易失性存储器的准易失性三维NOR阵列。

T.Tanaka等人在2016年IEEE国际固态电路会议的《技术论文的摘要》第142-144页中发表的文章“一种768Gb、3b/单元的三维浮置栅极NAND闪速存储器(A 768Gb 3b/cell3D-Floating-Gate NAND Flash Memory)”公开了将CMOS逻辑电路放置在三维NAND存储器阵列底下的方法。

发明内容

根据本发明的一个实施例，一种高密度存储器结构被称为三维垂直NOR闪速存储器串(“多栅极垂直NOR串”，或简称为“垂直NOR串”)。垂直NOR串包括多个并联的薄膜晶体管(“TFT”)，该多个薄膜晶体管具有各自总体上沿垂直方向延伸的共享源极区域和共享漏极区域。此外，垂直NOR串包括多个水平控制栅极，每一个水平控制栅极控制垂直NOR串中的相应一个的TFT。当垂直NOR串中的TFT是并联的时，垂直NOR串中的读取电流与通过大量TFT的NAND串的读取电流相比传导小得多的电阻。为了读取或编程垂直NOR串中的任何一个TFT，仅需要激活该TFT，垂直NOR串中的所有其他TFT可以保持不传导。因此，垂直NOR串可以包括更多个TFT(例如，数百个或更多个)，同时允许更快地感测和使编程扰动或读取扰动条件最小化。

在一个实施例中，垂直NOR串的共享漏极区域连接到全局位线(“电压V_bl”)，并且垂直NOR串的共享源极区域连接到全局源极线(“电压V_ss”)。替代地，在第二实施例中，仅共享漏极区域连接到偏置到供应电压的全局位线，而将共享源极区域预充电到由共享源极区域中的电荷量确定的电压。为了执行预充电，可以提供一个或多个专用的TFT以预充电共享源极区域的寄生电容C。

根据本发明的一个实施例，多栅极NOR闪存薄膜晶体管串阵列(“多栅极NOR串阵列”)被组织为垂直NOR串的阵列，每一个垂直NOR串垂直于硅衬底的表面延伸。每一个多栅极NOR串阵列均包括成行排列的多个垂直有源列，每一行沿第一水平方向延伸，其中每一个有源列具有第一电导率的两个垂直重掺杂的多晶硅区域，这些多晶硅区域被未掺杂或轻掺杂为第二电导率的一个或多个垂直多晶硅区域分隔开。重掺杂的区域分别形成共享源极或漏极区域，并且结合水平导体的一个或多个堆叠体(每一个堆叠体都与第一水平方向正交地延伸)，轻掺杂的区域各自形成多沟道区域。电荷俘获材料形成多个存储元件，至少覆盖了有源列中TFT的沟道区域。每一个堆叠体中的水平导电线彼此电隔离，并且在有源列的存储元件和沟道区域上方形成控制栅极。以此方式，多栅极NOR串阵列形成存储TFT的三维阵列。

在一个实施例中，在半导体衬底中形成支持电路，以支持在支持电路和半导体衬底上方形成的多个多栅极NOR串阵列。支持电路可以包括地址编码器、地址解码器、感测放大器、输入/输出驱动器、移位寄存器、锁存器、参考单元、电源线、偏置电压和参考电压发生器、反相器、NAND、NOR、异或及其他逻辑门、其他存储器元件、定序器和状态机及其他。可以组织多栅极NOR串阵列作为电路的多个块，其中每一个块具有多个多栅极NOR串阵列。

根据本发明的实施例，可以通过在相同或另一个多栅极垂直NOR串阵列中提供一个或多个电可编程的参考垂直NOR串，来补偿垂直NOR串内的TFT的阈值电压的变化。通过将正在读取的TFT的结果与同时在可编程参考垂直NOR串上读取的TFT的结果进行比较，可以在读取操作期间实质上中和垂直NOR串固有的背景漏电流。在某些实施例中，将垂直NOR串的每一个TFT成形，以便放大每一个控制栅极及其对应的沟道区域之间的电容耦合，从而在编程期间增强从沟道区域到电荷俘获材料(即，存储单元)中的隧穿，以及在擦除期间减少从控制栅极到电荷俘获材料的电荷注入。这种有利的电容耦合对于在垂直NOR串的每一个TFT中存储多于一个的位是特别有用的。在另一个实施例中，尽管在较低的保持时间下需要刷新存储的数据，但是每一个TFT的电荷俘获材料的结构可以被修改以提供高的写入/擦除周期耐久度。然而，由于预期垂直NOR串阵列所需的刷新比常规动态随机存取存储器(DRAM)中的刷新少得多，因此本发明的多栅极NOR串阵列可以操作在某些DRAM应用中。垂直NOR串的这种用途允许与常规的DRAM相比较每个位的成本的优值(figure ofmerit)实质上更低，并且与常规的NAND串阵列相比较读取等待时间(read-latency)实质上更短。

在另一个实施例中，可以将垂直NOR串作为NROM/镜像位TFT串进行编码、擦除和读取。

将TFT组织为垂直NOR串——而不是现有技术的垂直NAND串——会导致(i)减少读取等待时间，该读取等待时间可以接近动态随机存取存储器(DRAM)阵列的读取等待时间，(ii)降低对与长NAND闪存串相关联的读取干扰和编程干扰条件的灵敏度，并且(iii)与NAND闪存串相比较，降低每个位的成本。

根据本发明的替代实施例，存储器结构中的每个有源列包括一个或多个垂直NOR串，其中每一个NOR串具有共享局部源极线和局部位线的薄膜存储晶体管，局部位线由分段全局位线的一段连接到半导体衬底中提供的感测放大器。为了显着减少读取等待时间，提供多个较短的全局位线段，而不是跨过较大距离(例如，在芯片的一半长度至整个长度之间)的全局位线。每一个这样的全局段通过段连接器将一个或多个邻近局部位置线连接到半导体衬底中提供的段感测放大器。在局部源极线被预充电到虚设地电压(例如，V_ss)的实施例中，通过提供短的全局源极线段连接器来实质上提高虚设地的寄生电容，该连接器将邻近局部源极线的组连接到一个局部源极线段中。段中包括的局部源极线的数目确定了组合寄生电容(C)。

通过考虑下面的详细描述并结合附图，更好地理解本发明。

附图说明

图1a示出了现有技术中的三维垂直NAND串111和112。

图1b示出了现有技术中的三维垂直NAND串的基本电路表示140。

图1c示出了由周围环绕的堆叠的字线150定址的三维垂直NAND串的块的三维表示。

图2示出了根据本发明的一个实施例的概念化的存储器结构100，其图示存储器单元的三维组织；在垂直NOR串中提供存储器单元，其中每个垂直NOR串的存储器单元各自受多个水平字线中的一个控制。

图3a以ZY平面示出了根据本发明的一个实施例的有源列中形成的垂直NOR串300的基本电路表示；垂直NOR串300表示非易失性存储装置TFT的三维布置，其中每一个TFT共享局部源极线(LSL)355和局部位线(LBL)354，其分别由全局位线(GBL)314和全局源极线(GSL)313定址。

图3b以ZY平面示出了根据本发明的一个实施例的有源列中形成的垂直NOR串305的基本电路表示；垂直NOR串305表示非易失性存储装置TFT的三维布置，包括用于对共享局部源极线355设置电压(“V_ss”)的专用预充电TFT 370，该垂直NOR串305具有寄生电容C。

图3c示出了动态非易失性存储晶体管317的基本电路表示，具有一个或多个编程的阈值电压并且连接到寄生电容器360；当控制栅极323p提升到超过阈值电压的电压时，将电容器360预充电以临时保持源极端子355上的虚设电压V_ss，以便允许晶体管317的阈值电压通过电压V_ss的放电来动态检测。

图3d示出了图3a的实施例中垂直NOR存储器阵列电路架构的变型，其中全局位线(GBL)314替换为位线段MSBL₁、MSBL₂、...，每一个位线段连接多个邻近局部垂直位线374-1、374-2、...；段继而通过段选择薄膜晶体管586-1、...、586-n被连接到区域位线段SGBL₁、SGBL₂、...，该区域位线段各自与多个位线段相关联并且由电介质393与感测放大器和它们下方的硅衬底310中的其他电路隔离开。

图3e示出了图3d的实施例中电路架构的变型，其中全局源极选择线313通过源极选择晶体管SLS₁访问邻近垂直局部源极线375-1、375-2、...的组，该邻近垂直局部源极线与源极线段MSSL₁相关联。

图3f示出了图3e的实施例中电路架构的变型，其中全局源极线313被消除并且替换为连接垂直局部源极线375-1、375-2、...的局部源极线段MSSL₁，该垂直局部源极线375-1、375-2、...通过预充电晶体管(例如预充电晶体管370)被充电并且保持在虚设地电压Vss。

图3g示出了图3f的实施例中电路架构的变型，其中区域位线段SGBL₁、SGBL₂、...与位线段MSBL₁、MSBL₂、...合并并且通过通孔322连接到段选择晶体管315-1、315-2...，该段选择晶体管315-1、315-2...位于衬底中(从而替换图3d的段选择薄膜晶体管586-1、586-2)。

图3h示出了图3g中实施例的电路架构，其中两个邻近位线段MSBL₁、MSBL₂具有它们的局部源极线段MSSL₁、MSSL₂，该局部源极线段通过在两个位线段之间的标记BL0的空间中形成的专用有源垂直列381从衬底连接。

图3i和3i-1(3i和3i-1的关键)是以XY平面示出图3h的实施例的俯视图，其中源极段MSSL₁中每一个垂直局部源极线保持在通过列381供应的电压Vss或Vbl处。

图4a是以ZY平面示出根据本发明的一个实施例的并排有源列431和432的横截面，其中的每一个有源列可以形成垂直NOR串，其具有图3a或图3b图示的基本电路表示。

图4a-1是图4a的垂直NOR串的俯视图，其中垂直局部源极线或漏极线的电导率通过在局部源极线或漏极线的柱的芯中包括金属材料420(M)来提高。

图4b是以ZX平面示出根据本发明的一个实施例的有源列430R、430L、431R和431L，电荷俘获层432和434，以及字线423p-L和423p-R的横截面。

图4c以ZX平面示出了根据本发明的一个实施例的垂直NOR串对491和492的基本电路表示。

图5a是以ZY平面示出根据本发明的一个实施例的有源列531的垂直NOR串连接到全局位线514-1(GBL₁)、全局源极线507(GSL₁)、和公共体偏置源极506(V_bb)的横截面。

图5b是示出根据本发明的一个实施例的体区域556(提供P^-沟道材料)连接到导电柱591的ZY平面中的横截面，导电柱591由P⁺多晶硅形成在电介质层592中，例如到有源列581上方提供且平行于字线延伸的导体590；导体590通过位于通过电介质隔离体509的开口中的通孔593从衬底505中的电压源594接收体偏置电压V_bb。

图6a是以XY平面示出根据本发明的一个实施例的垂直NOR串对491中的垂直NOR串451a的TFT 685(T_L)和垂直NOR串451b的TFT 684(T_R)的横截面，如结合图4c讨论的；图6a中，全局位线614-1访问局部位线LBL-1中的交替局部位线，并且晶体管沟道656L的预定曲率675在编程期间在每一个控制栅极和对应沟道之间放大电容耦接。

图6b是以XY平面示出根据本发明的一个实施例的垂直NOR串对491中的垂直NOR串451a的TFT 685(T_L)与垂直NOR串451b的TFT 684(T_R)一起共享有源区域的横截面，如结合图4c讨论的；图6b中，全局位线614-1访问局部位线654(LBL-1)中的交替的(奇数的)局部位线，全局位线614-2定址局部位线657-2(LBL-2)中的交替的(偶数的)局部位线，局部源极线LSL-1和LSL-2被预充电以提供虚设供应电压V_ss。

图6c是以XY平面示出根据本发明的一个实施例的专用字线堆叠体623p的横截面，每一个堆叠体具有各自围绕(“周围环绕”)垂直NOR串的TFT的字线，以及局部垂直柱位线654(沿着Z方向延伸)和局部垂直柱源极线655(沿着Z方向延伸)，其分别由全局水平位线614和全局水平源极线615访问；图6c中，相邻字线堆叠体623p由气隙610或另一个电介质隔离体隔离开。

图6d是以XY平面示出根据本发明的实施例的交错紧密分组的垂直NOR串的横截面，类似于图6c，该垂直NOR串共享字线堆叠体623p并且具有各自提供预充电的虚设V_ss供应电压的预充电的寄生电容器660。

图6e以XY平面示出了提供有源列的相邻行中体区域656(L+R)之间共享的体偏置电压V_bb(例如，通过导体690-1和690-2)，使用图6b中所示实施例的布局。

图6f图示了结合本发明的位线分段方案的用于在一个平面上(即，以一个阶梯状台阶)连接局部字线的全局字线的实现方式。

图6g图示了根据本发明的一个实施例的垂直NOR串存储器阵列的一个实现方式，其避免当存储晶体管的层数在垂直方向上加倍时，由字线阶梯状台阶占据的硅面积加倍。

图7a、7b、7c和7d是根据本发明的一个实施例的多栅极NOR串阵列的制造过程中形成的中间结构的横截面。

图7d-1以XY平面示出了局部源极线或局部位线的垂直柱的芯处包括导电材料720(M)。

图8a是实施例的读取操作的示意性表示，该实施例中，垂直NOR串的局部源极线(LSL)是被硬连线的；图8a中，“WLs”表示选择的字线上的电压，并且在读取操作期间垂直NOR串中所有未选择的字线(“WL_NS”)设置为0V。

图8b是实施例的读取操作的示意性表示，该实施例中，局部源极线浮置在预充电虚设电压V_ss处；图8b中，“WL_CHG”表示预充电晶体管上的栅极电压(例如，图3c中的预充电晶体管317或370)。

具体实施方式

图2示出了示出了概念化的存储器结构100，其图示在垂直NOR串中提供的存储器单元(或存储元件)的三维组织。在概念化的存储器结构100中，根据本发明的一个实施例，每一个垂直NOR串包括各由对应水平字线控制的存储器单元。在概念化的存储器结构100中，每一个存储器单元形成在“垂直地”(即沿着垂直于衬底层101的表面的方向)提供的沉积的薄膜中。衬底层101例如可以是本领域普通技术人员熟悉的、用于制造集成电路的常规硅晶片。在详细的描述中，笛卡尔坐标系(诸如图2指示)仅适用便于讨论的目的。在该坐标系下，衬底层101的表面被认为是与XY平面平行的平面。因此，如本描述中所用的，术语“水平”是指平行于XY平面的任何方向，而“垂直”是指Z方向。

图2中，Z方向上每个垂直列表示垂直NOR串(例如，垂直NOR串121)中的存储元件或TFT。垂直NOR串以规律的方式成行布置，每一行沿着X方向延伸。(当然，还可以理解为替代地与各自沿着Y方向延伸的行的布置相同的布置)。垂直NOR串的存储元件共享垂直局部源极线和垂直局部位线(未示出)。水平字线(例如，WL 123)的堆叠体沿着Y方向延伸，其中每一个字线用作垂直NOR串沿着Y方向与字线相邻的对应TFT的控制栅极。全局源极线(例如，GSL 122)和全局位线(例如，GBL 124)是沿着X方向上提供的，总体上在概念化的存储器结构100的底部下方或顶部上延伸。替代地，信号线GSL 122和GBL 124二者都可以在概念化的存储器结构100下方布线(或在存储器结构顶部上布线)，这些信号线的每一个可以由存取晶体管(未示出)选择性连接到单独垂直NOR串的局部源极线和局部位线。不同于现有技术的垂直NAND串，本发明的垂直NOR串中，写入或读取其存储元件中的任何一个不涉及激活垂直NOR串中其他存储元件。如图2所示，仅出于说明的目的，概念化的存储器块100是包括垂直NOR串的4×5布置的多栅极垂直NOR串阵列，其中每一个NOR串典型地具有32个或更多个存储元件和存取选择晶体管。作为概念化结构，存储器块100仅提取本发明的存储器结构的某些突出特性。虽然图2示出垂直NOR串的4×5布置，其中每个垂直NOR串具有多个存储元件，但是本发明的存储器结构可以在沿着X方向和Y方向的任一方向的每一行中具有任意数目的垂直NOR串，并且在每一个垂直NOR串中具有任意数目的存储元件。例如，可以存在沿着X方向和Y方向的二者成行排列的数千个垂直NOR串，其中每一个NOR串例如具有2、4、8、16、32、64、128或更多个存储元件。

图2的每一个垂直NOR串(例如，垂直NOR串121)中的存储元件的数目对应于将控制栅极提供到垂直NOR串的字线的数目(例如，WL 123)。字线形成为各自沿着Y方向延伸的又窄又长的金属条。字线被上下叠置并且由其间的电介质隔离层彼此电学隔离。每一个堆叠体中的多个字线可以是任意数目的，但是优选是2的整数幂(即2ⁿ，其中n是整数)。为字线的数目选择2的幂遵循常规存储器设计中的习惯做法。习惯地，通过对二进制地址解码存取存储器的每一个可定址的单元。该惯例是偏好的问题，并且不需要遵循。例如，在本发明的范围内，概念化的存储器结构100可以沿着X方向和Y方向中的每一行具有M个垂直NOR串，其中M是不必为2ⁿ(对于任意整数n)的数。在下面要描述的一些实施例中，两个垂直NOR串可以共享垂直局部源极线和垂直局部位线，但是它们的相应存储元件是由两个分开的字线堆叠体控制的。这有效地使垂直NOR串的存储密度加倍。

由于仅提供图2的概念化的存储器结构100以图示存储器单元的组织，因此在X方向、Y方向和Z方向中的任何方向中不是按指定比例绘制的。

图3a以ZY平面示出了根据本发明的一个实施例的有源列中形成的垂直NOR串300的基本电路表示；垂直NOR串300表示非易失性存储装置TFT的三维布置，其中每一个TFT共享局部源极线355和局部位线354。在该详细的描述中，术语“有源区域”、“有源列”或“有源条”是指其上可以形成有源器件(例如晶体管或二极管)的一个或多个半导体材料的区域、列或条。如图3a所示，垂直NOR串300沿着Z方向延伸，其中TFT 316和317平行地连接在垂直局部源极线355与垂直局部漏极或位线354之间。位线354与源极线355间隔开，其中其间的区域(即，体区域356)为垂直NOR串中的TFT提供沟道区域。存储元件形成在沟道区域356与每一个水平字线323p之间的相交处，其中p是字线堆叠体的字线的索引；在该示例中，p可以在0和31之间选取任意值。字线沿着Y方向延伸。局部位线354通过位线存取选择晶体管311连接到水平全局位线(GBL)314，其沿着X方向延伸并且将局部位线354连接到存取位线供应电压V_bl。局部源极线355通过水平全局源极线(GSL)313连接到源极供应电压V_ss。可选的源极选择晶体管(图3a中未示出)可以提供为在局部源极线355与GSL 313之间连接。可选的源极选择晶体管可以由源极解码电路控制，该源极解码电路可以实现在衬底(例如，图2的半导体衬底101)中或衬底上方或存储器结构100下方，如本领域技术人员已知的。可以在端子331处将有源列的体区域356连接到衬底偏置电压V_bb。在擦除操作期间，例如可以使用衬底偏置电压V_bb。V_bb供应电压可以被应用到整个多栅极垂直NOR串阵列，或者经由解码机构选择性地应用于垂直NOR串的一个或多个行。将V_bb供应电压连接到体区域356的线优选地沿着字线的方向延伸。

图3b以ZY平面示出了根据本发明的一个实施例的有源列中形成的垂直NOR串305的基本电路表示；垂直NOR串305表示非易失性存储装置TFT的三维布置，包括用于对共享局部源极线355暂时地设置电压(“Vss”)的(可选)专用预充电TFT 370，该垂直NOR串305具有寄生电容C(表示为电容器360)。不同于图3a的垂直NOR串300，垂直NOR串305不会实现GSL313，其用预充电寄生电容器360的预充电晶体管370来替换，临时保持V_ss伏的电压。在该预充电方案下，全局源极线(例如，图3a的全局源极线313)及其解码电路不必呈现，从而简化制造过程以及电路布局，并且为每一个垂直NOR串提供非常紧的覆盖区(footprint)。图3c突出显示了非易失性存储TFT 317的结构，其除它的普通存储功能以外还可以用于执行专用预充电晶体管370的预充电功能。下面结合对被编程到TFT 317的存储元件334中的若干阈值电压中的正确阈值电压进行感测，来描述TFT 317的动态读取操作。

图4a是以ZY平面示出根据本发明的一个实施例的并排有源列431和432的横截面，其中的每一个有源列可以形成垂直NOR串，其具有图3a或图3b图示的基本电路表示。如图4a所示，有源列431和432各自包括由轻度P-掺杂的或未掺杂的沟道区域456分开的垂直N+掺杂的局部源极区域455和垂直N+掺杂的局部漏极或位线区域454。P-掺杂的沟道区域456、N+掺杂的局部源极区域455和N+掺杂的局部漏极或位线区域454可以分别被偏置到体偏置电压V_bb、源极供应电压V_ss、和位线电压V_bl。在本发明的一些实施例中，使用体偏置电压V_bb是可选的，诸如当有源条足够薄(例如，10纳米或更小)时。对于足够薄的有源条，有源区域在控制栅极上适当电压条件下易于完全耗尽，使得电压V_bb可以不向TFT沿着垂直NOR串的沟道区域提供固态供应电压。隔离区域436(其使有源列431和432电绝缘)可以是电介质绝缘体或气隙。字线423p(分别标记WL₀-WL₃₁(且可选地WL_CHG))的垂直堆叠体将控制栅极提供到有源列431和432中形成的垂直NOR串中的TFT。字线堆叠体423p典型地形成为又长又窄的金属导体(例如，钨，硅化物)，其沿着Y方向延伸、由电介质层426彼此电隔离，每一个电介质层426通常由氧化硅(例如，SiO₂)或气隙构成。通过在字线423p与P-掺杂的沟道区域456之间提供电荷俘获材料(未示出)，可以在每一个字线423p与每一个P-掺杂的沟道区域456的相交处形成非易失性存储元件。例如，图4a由虚线框416指示其中可以形成非易失性存储元件(或存储晶体管)T₀至T₃₁的位置。虚线框470指示其中可以形成专用预充电晶体管，该专用预充电晶体管当暂时导通时允许当所有晶体管T₀至T₃₁位于它们的断开状态时电荷从公共局部位线区域454转移到公共局部源极线区域455。

图4b是以ZX平面示出根据本发明的一个实施例的有源列430R、430L、431R和431L，电荷俘获层432和434，以及字线堆叠体423p-L和423p-R的横截面。类似于图4a，图4b中垂直字线堆叠体423p-L和423p-R的每一个表示又长又窄的导体的堆叠体，其中p是标记堆叠体中字线的索引(例如，字线WL₀至WL₃₁)。如图4b所示，每一个字线用作(区域490内)字线的相对两侧的相邻有源列430-L和431-R上形成的垂直NOR串中的非易失性TFT的控制栅极。例如，图4b中，字线堆叠体423p-R中的字线WL₃₁用作有源列430L上的晶体管416L和有源列431R上的晶体管416R二者的控制栅极。相邻字线堆叠体(例如，字线堆叠体423p-L和423p-R)以一距离495分开，该距离495的宽度为通过蚀刻穿过连续字线层而形成的沟槽，如下文所描述。有源列430R和430L，及它们的相应电荷俘获层432和434随后形成在通过字线层蚀刻的沟槽内侧。提供电荷俘获层434，以插入在字线堆叠体423p-R与垂直有源列431R和430L之间。如下文阐述的，在对晶体管416R进行编程期间，注入到电荷俘获层434中的电荷被俘获在电荷俘获层434在虚线框480内的部分中。俘获的电荷更改TFT 416R的阈值电压，该阈值电压可以通过测量在有源列431R上局部源极区域455和局部漏极区域454(这些区域例如图4以有源列的正交横截面示出)之间流过的读取电流来检测。在一些实施例中，提供预充电字线478(即，WL_CHG)作为预充电TFT470的控制栅极，其用于将局部源极线455的寄生电容C(参见，图3b的电容器360和图4a的局部源极线455)充电到地或源极供应电压V_ss。作为权宜之计，电荷俘获层434还在预充电晶体管470中提供存储元件，该预充电晶体管470然而自身不用做存储器晶体管。可以使用有源列431R上形成的存储器晶体管T₀至T₃₁中的任何晶体管替代地执行预充电。这些存储器晶体管中的一个或多个除了它们的存储功能以外还可以执行预充电晶体管的功能。为了执行预充电，字线或控制栅极上的电压被临时提升至其最高可编程阈值电压以上几伏，从而允许应用到局部位线454的电压V_ss转移到局部源极线455(图4a)。存储器晶体管T₀至T₃₁已经执行预充电功能消除了对分立专用预充电TFT470的需求。然而必须关心的是，避免当这样的存储器TFT执行其预充电功能时不必要地干扰这样的存储器TFT的阈值电压。

虽然图4b示出了有源列430R和430L作为由气隙或电介质隔离433分开的两个分立有源列，但是相邻垂直N+局部源极线是可以由单个共享的垂直局部源极线实现的。同样地，垂直N+局部漏极或位线可以是由单个共享的垂直局部位线实现的。这样的配置提供了“垂直NOR串对”。在那个配置中，有源列430L和430R可以被看作一个有源列中的两个分支(因此是“对”)。垂直NOR串对通过相对两侧的有源列430R和430L与字线堆叠体423p-L和423p-R之间插入的电荷俘获层432和434提供双倍密度的存储。事实上，有源列430R和430L可以通过消除气隙或电介质隔离433合并到一个有源串中，并且仍然可以实现在单个有源列的两个相对面处实现的NOR TFT串的对。这样的配置实现相同的双倍密度的存储，因为有源列的相对面中形成的TFT是受分立的字线堆叠体控制的并且由分立的电荷俘获层434和432构成。维持分立的薄的有源列430R和430L(即，代替将它们合并到一个有源列中)是有利的，因为每一个有源列上的TFT比合并的列更薄，并且因此可以在适当的控制栅极电压条件下更易于被完全地耗尽，从而实质上在有源列的垂直源极区域455与垂直漏极区域454(图4a)之间降低源极漏极子阈值漏电流。具有超薄(并且因此高阻)的有源列对于甚至非常长的垂直NOR串是可能的(例如，128个TFTs或更长)，因为垂直NAND串中的TFT是并联的且因为在任何一个时间许多TFT中的仅一个被导通，相比之下高电阻的NAND TFT串中的TFT被串联并且因此必须全部被导通以感测该串中的任何一个TFT。例如，在32-TFT的垂直NOR串，为了能够读取晶体管T₃₀(图4a)，沟道区域456的沟道长度可以仅跨过20纳米，相较之下NAND串的对应沟道长度可以是32倍长或640纳米。

图4c以ZX平面示出了根据本发明的一个实施例的垂直NOR串对491和492的基本电路表示。如图4c所述，垂直NOR串451b和452a以如下方式共享公共字线堆叠体423p-R：如图4b的有源条430L和431R的垂直NOR串所示的方式。对于它们相应的公共连接的局部位线，垂直NOR串对491和492分别由通过存取选择晶体管411的全局位线414-1(GBL₁)以及通过存取选择晶体管414的全局位线414-2(GBL₂)服务。对于它们相应的公共连接的局部源极线，垂直NOR串对491和492分别由全局源极线413-1(GSL₁)以及全局源极线413-2(GSL₂)服务(源极线选择存取晶体管可以类似地提供并且未在图4c中示出)。如图4c所示，垂直NOR串对491包括垂直NOR串451a和451b，其共享局部源极线455、局部位线454和可选的体连接456。因此，垂直NOR串对491表示图4b的有源列430R和430L上形成的垂直NOR串。字线堆叠体423p-L和423p-R(其中，在该示例中，31≥p≥0)分别提供垂直NOR串451a和垂直NOR串451b的控制栅极。到堆叠体中控制栅极的字线是由衬底中形成的解码电路解码的，以确保适当电压应用到定址的TFT(即，激活的字线)并且应用到未定址的TFT(即，串中所有其他未激活的字线)。图4c图示了图4b的有源列430L和431R上的存储晶体管416L和416R如何由相同字线堆叠体423p-R服务。因此，垂直NOR串对491的垂直NOR串451b和NOR串对492的垂直NOR串452a对应于图4b的有源列430L和431R上形成的相邻垂直NOR串。垂直NOR串451a的存储晶体管(例如，存储晶体管415R)由字线堆叠体423p-L服务。

在另一个实施例中，图4c的硬连线的全局源极线413-1、413-2被消除，以替换为寄生电容(例如，寄生电容由图4c的电容器460或图3c的电容器360表示)，该寄生电容是在共享的N+局部源极线455——其对于垂直NOR串451a和451b二者是公共的——与其多个相关联的字线字线423p-L和423p-R之间。在32个TFT的垂直堆叠体中，32个字线中的每一个贡献它们的寄生电容以提供总寄生电容C，使得大到足以临时保持由预充电的TFT470供应的电压以在读取或编程操作的相对较短持续时间期间提供虚拟源极电压V_ss。在该实施例中，将临时保持在寄生电容器(C)上的虚设源极电压从全局位线GBL₁通过存取晶体管411和预充电晶体管470提供到局部源极线455。替代地，如果在垂直NOR串中的存储器TFT的一个或多个除了它们存储功能以外还用于通过带来临时比其最高的编程电压更高的字线电压来预充电局部源极线455，则可以消除专用预充电晶体管470。为此目的使用存储TFT，然而必须关心的是，避免对存储TFT进行过编程。使用虚设V_ss电压提供了消除硬连线的全局源极线(例如，GLS₁、GLS₂)的显著优点和它们相关联的解码电路和存取晶体管，从而实质上简化了工艺流程和设计挑战而且导致显著更紧凑的垂直NOR串。

图5a以ZY平面示出根据本发明的一个实施例的有源列531的垂直NOR串连接到全局位线514-1(GBL₁)、全局源极线507(GSL₁)、和公共体偏置源极506(V_bb)的横截面。如图5a所示，位线存取晶体管511将GBL₁与局部位线554连接，并且埋入式接触件556将有源条上的P-体区域可选地连接到衬底中的体偏置源极506(V_bb)。图5a中，位线存取选择晶体管511形成在有源列531上方。然而，替代地，位线存取选择晶体管511可以形成在有源列531的底部或衬底505中(图5a未示出)。图5a中，位线存取选择晶体管511例如可以与存取选择字线585一起形成在N+/P-/N+掺杂的多晶硅堆叠体的隔离岛中。当足够大的电压应用于选择字线585时，P-沟道被反相，从而将局部位线554连接到GBL₁。字线585沿着与字线523p相同的方向(即，Y方向)延伸，其用作连接到垂直NOR串的TFT的控制栅极。字线585可以与字线523p分开形成。在一个实施例中，GBL₁沿着X方向(即，垂直于字线的方向)水平地延伸，并且位线存取选择晶体管511提供局部位线554的存取，该局部位线554是由GBL₁服务的许多垂直NOR串的仅一个垂直NOR串的局部位线。为了在多栅极NOR串阵列中提高读取和编程操作效率，数千个全局位线可以用于并行存取数千个垂直NOR串由字线585存取的局部位线。图5a中，局部源极线555通过接触件557连接到全局源极线513-1(GSL₁)，其可以例如由衬底505中的解码电路解码。替代地，如已经描述的，可以通过以下消除全局源极线：在局部位线555上提供虚设源极电压Vss并且通过TFT 570临时地预充电局部源极线555的寄生电容器560(即，寄生电容C)。

衬底505中形成的支持电路可以包括地址编码器、地址解码器、感测放大器、输入/输出驱动器、移位寄存器、锁存器、参考单元、电源线、偏置电压和参考电压发生器、反相器、NAND、NOR、异或及其他逻辑门、其他存储器元件、定序器和状态机及其他。可以组织多栅极NOR串阵列作为电路的多个块，其中每一个块具有多个多栅极NOR串阵列。

图6a是以XY平面示出垂直NOR串对491中的垂直NOR串451a的TFT 685(T_L)和垂直NOR串451b的TFT 684(T_R)的横截面，如结合图4c讨论的。如图6所示，TFT 684和685共享N+局部源极区域655与N+局部漏极或位线区域654，两个区域在又长又窄的柱中沿着Z方向延伸。(N+局部源极区域655对应于图4a的局部源极线455，N+局部漏极区域654对应于图4a的局部位线454)。在该实施例中，P-掺杂的沟道区域656L和656R形成局部源极柱655与局部漏极柱654之间的有源串的对并且沿着Z方向延伸，由隔离区域640彼此隔离开。电荷俘获层634形成在字线623p-L(WL₃₁-₀)和623p-R(WL_31-1)分别与沟道区域656L和656R的外部之间。电荷俘获层634可以是晶体管栅极电介质材料(例如包括隧穿电介质(例如二氧化硅)的薄膜，随后电荷俘获材料(诸如嵌入不传导的电介质材料中的氮化硅或导电纳米点)的薄层)，或者隔离的浮置栅极，并且电荷俘获层634加盖有诸如ONO(氧化物-氮化物-氧化物的三层)的阻断电介质的层或者诸如氧化铝或氧化铪的高介电常数膜或者这样的电介质的组合。源极漏极导电是分别由字线623p-L和623p-R控制的，以在电荷俘获层634的外部上形成控制栅极。何时编程或读取TFT 684(T_R)、TFT 685(T_L)是通过在字线623p-L处维持适当禁止电压来关闭的。类似的，何时编程或读取TFT 685(T_L)、TFT684(T_R)是通过在字线623p-R处维持适当禁止电压来关闭的。

在图6a中所示的实施例中，字线623p-L和623p-R被轮廓化以在编程期间提高进入TFT 684和685中的隧穿效率，而在擦除期间降低反向隧穿效率。具体地，如本领域技术人员已知的，沟道区域656R的曲率675在编程期间放大了在有源沟道多晶硅与隧穿电介质之间的界面处的电场，而在擦除期间减小了字线与阻断电介质之间的界面处的电场。当在多级单元(MLC)配置中每个TFT晶体管存储多于一个位时，该特征是特别有用的。使用该技术，可以在每一个TFT中存储2、3或4个位或更多。事实上，TFT 684和685可以用作具有存储状态的连续统一体(continuum)的模拟存储TFT。遵循编程序列(下文要讨论的)，电子被俘获在电荷俘获层634中，如虚线680示意性指示。图6a中，全局位线614-1和614-2垂直于字线623p-R和623p-L延伸，并且配置为在垂直NOR串上方或底下，分别对应于图4c的位线414-1和414-2。如上面结合图2所讨论的，字线可以沿着X方向跨过存储器块100的整个长度，而全局位线沿着Y方向跨过存储器块100的宽度。重要的是，图6a中，字线623p-R由两个垂直NOR串在字线623p-R的相对两侧的TFT 684和683共享。因此，为了允许TFT 684和683单独读取或编程，全局位线614-1(GBL₁)接触局部漏极或位线区域657-1(“奇数地址”)，而全局位线614-2(GBL₂)接触局部漏极或位线区域657-2(“偶数地址”)。为了实现该效应，沿着全局位线614-1和614-2的接触是交错的，其中每一个全局位线沿着X方向行接触垂直NOR串对的每隔一个。

在类似的方式中，全局源极线(图6a未示出)——其可以位于多栅极NOR串阵列的底部或上方——可以平行于全局位线延伸并且可以根据奇数或偶数地址接触垂直NOR串对的局部源极线。替代地，在使用将寄生电容(即，电容器660)临时地预充电至虚设源极电压V_ss时，不需要提供全局源极线，从而简化了解码方案以及工艺复杂度。

图6a仅示出了若干可能实施例中的一个，通过该实施例可以提供具有堆叠的字线的垂直NOR串对。例如，还可以进一步加强沟道区域656R的曲率675。相反地，这样的曲率可以如图6b的实施例所示一起消除(例如，拉直)。在图6b的实施例中，图6a的隔离间隔640可以减小或通过将沟道区域656L和656R合并到单个区域656(L+R)中来一起消除，实现较大面积效率而不会牺牲双沟道配置：例如同一有源条的相对面上存在的TFT685(T_L)和684(T_R)。在图6a、6b的实施例中，共享字线的垂直NOR串可以以相对于彼此交错方式布局(未示出)，使得它们更靠近彼此，从而减小每个垂直NOR串的有效覆盖区。虽然图6a和6b示出了经由全局位线614-1与N+掺杂的局部漏极位线柱654(LBL-1)之间的接触的直接连接，但是这样的连接还可以使用位线存取选择晶体管(例如，图5a的位线存取选择晶体管511，在拥挤的图6a和6b中未示出)来完成。

在图6a和6b的实施例中，N+掺杂的局部漏极区域654与其相邻局部N+掺杂的源极区域658之间的电介质隔离(对应于图4a的隔离区域436)可以确立，例如通过限定字线623p-R和623p-L之间的分离676小于两个背靠背电荷俘获层的厚度，使得电荷俘获层在它们沉积期间被一起合并。沉积的电荷俘获层的得到的合并创建期望的电介质隔离。替代地，相邻有源串之间的隔离可以通过以下来实现：使用高纵横比蚀刻N+多晶硅来创建将一个串的N+柱658与相邻串的N+柱654隔离开的间隙676(气隙或填充的电介质，即，创建图4a所示的间隙436)。

通过现有技术的垂直NAND串与本发明的垂直NOR串之间的比较，虽然两个类型的器件都采用具有类似字线的薄膜晶体管作为控制栅极，但是它们的晶体管取向是不同的：在现有技术NAND串中，每一个垂直有源串可以具有32、48或更多个串联的TFT。相比之下，形成本发明垂直列的垂直NOR串的每一个有源列可以具有32、48或更多个并联的TFT的一个或两个集合。在现有技术NAND串中，在一些实施例中字线典型地围绕有源条环绕。在本发明的垂直NOR串的一些实施例中，对于每一个有源条采用分开指定的左边和右边字线，从而实现每一个全局位线的加倍(即，一对)存储密度，如图4c、6a和6b所图示。本发明的垂直NOR串不会遭受编程干扰的或读取干扰的退化，也不会遭受现有技术NAND串的较长等待时间。因此，可以在垂直NOR串中提供比垂直NAND串更多数目的TFT。然而，垂直NOR串可能更易于受到子阈值或者在长垂直源极与漏极扩散(例如，图4a所示相应地局部源极区域455与局部漏极区域454)之间的其他漏电影响。

图6c和图6d中示出本发明的垂直NOR串的两个附加实施例。在这些实施例中，每个字线堆叠体中的所有字线围绕垂直有源条环绕。

图6c中，垂直NOR串形成在空隙内部，该空隙通过通过金属字线与字线之间的电介质隔离层的堆叠体蚀刻来形成。制造工艺流程与现有技术垂直NAND串的制造工艺流程相似，除了垂直NOR串中的晶体管平行于彼此设置，而不是在垂直NAND串中串接。通过延伸到空隙的整个深度的N+掺杂的垂直柱促进在垂直NOR串中形成晶体管，为沿着垂直NOR串的所有TFT提供共享局部源极线655(LSL)和共享局部位线(漏极)654(LBL)，具有与二者相邻的未掺杂或轻度掺杂的沟道区域656。电荷存储元件634定位在沟道656和字线堆叠体623p之间，因此沿着垂直有源条形成2、4、8、...32、64个或更多个TFT(例如，器件685(T₁₀))的堆叠体。在图6c的实施例中，字线堆叠体在Y方向上延伸，其中单独水平条623p(WL₃₁-₀)、623p(WL_31-1)由气隙或电介质隔离610彼此分开。全局位线614(GBL)和全局源极线615(GSL)沿着垂直于字线的X方向水平地成行延伸。每一个全局位线614通过存取选择晶体管(图5a中511，在此未示出)沿着垂直条的行来存取局部位线柱654(LBL)，该存取选择晶体管可以定位在存储器阵列下方或上方。类似的，每一个全局源极线615沿着该行来存取局部源极线柱。尽管图6a和6b所示的结构在由图6c的实施例中的单个垂直NOR串占据的粗略相同的面积中能够匹配垂直NOR串的对，但是图6c中的每一个垂直NOR串的每一个TFT具有两个平行导电沟道(即，沟道区域656a和656b)，并且因此可以存储更多电荷并增加或加倍读取电流，从而在每一个TFT中能够存储更多个位。

图6d示出了根据本发明的一个实施例具有周围环绕字线的更加紧凑的垂直NOR串。如图6d所示，将垂直NOR串交错以更加靠近在一起，使得字线堆叠体623p(WL_31-0)可以由更多垂直NOR串共享。交错的配置通过使用局部源极线柱655(LSL)的寄生电容器(即，寄生电容器660)成为可能。通过在读取和编程操作期间将电容器660预充电至临时保持虚设电压V_ss，如下面所描述的，避免了对硬连线的全局源极线(例如，图6c中的GSL615)的需求。虽然图6c和6d的垂直NOR串可能自身不提供显著的面积效率，但是与现有技术垂直NAND串(例如，图1c的NAND串)相比较，这样的垂直NOR串实现了比垂直NAND串更长的串长度。例如，尽管本发明的垂直NOR串可以很好地支持每个堆叠体中长度128至512个或更多个TFT的串，但是这样的串长度对于垂直NAND串不实用，因为对串联的TFT串造成的严重的限制。

具有被分割成短的、分段的位线以便于快速存取感测放大器的长全局位线的替代实施例

发明人注意到，在半导体衬底中提供的感测放大器和其他支持电路的情况下，使用在存储器阵列上方或下方提供的全局互连导体布线全局位线以连接到垂直局部位线(例如，图5a的全局位线GBL1连接到垂直局部位线554)造成了由于涉及引线的实质长度而引起RC延迟长。此外，高度期望使用硅衬底在存储器阵列底下的区域(如与占据阵列旁边的宝贵硅区域相对)以形成多个支持电路，诸如感测放大器、解码器、电压源和其他存储器操作所需的电路。

根据本发明的一个实施例，以其他方式用作全局位线的导体可以被分段成大量相对较短线段(例如，每一个线段的长度可以是全局位线的1/100或更短)。每一个线段提供水平线连接器，以连接邻近垂直局部位线的组。位线段可以优选地存在于衬底和存储器阵列之间，并且与衬底和存储器阵列电介质隔离开。位线段促进该组中的邻近垂直局部位线与专用感测放大器和垂直NOR串的阵列底下的半导体衬底中形成的其他支持电路之间的连接。在该详细描述中，术语“位线段”可以指代由线连接器连接的局部位线的收集。

类似地，以其他方式用作全局源极线的导体还可以被分段成大量相对较短线段，每一个线段提供水平线连接器以连接邻邻近局部垂直源极线的组。线连接器及其相关联的局部垂直源极线形成公共源极线，该公共源极线的寄生电容为仅一个局部垂直源极线的寄生电容的数倍。公共源极线连接器可以由段选择晶体管连接到优选地位于阵列的顶部处的全局源极线。在该详细描述中，术语“源极线段”可以指代由线连接器连接的局部源极线的收集。在源极线段可以进一步分成连接的局部源极线的较小组的情况下，每一个这样的较小组可以被称为“源极线子段”。

在本发明的另一个替代实施例中，虽然不提供存储器堆叠体的顶部或下方延伸的全局源极线，但是每一个源极线段及其相关联的邻近局部垂直源极线的组被操作为局部公共源极区域。在该配置中，在连接到源极线段的每一个有源列中提供预充电的晶体管的一个或多个以从衬底转移虚设地电压(V_ss)。在64层的垂直NOR存储器阵列中，每一个局部源极线可以具有大约1飞法拉(femtofarad)(即，1.0×10^-15法拉)的寄生电容，其在一些实例中提供电荷太少而不能在电荷共享的读取操作期间维持虚设地电压(V_ss)。通过将例如64个局部源极线的组的电容进行组合，它们组合的预充电电容C被提高至近似64飞法拉，这将更适合于电荷共享的读取操作。

图3d、3e、3f和3g示出了本发明的一些实施例，其实现快速读取存取并且利用阵列底下的硅衬底以形成支持电路，诸如感测放大器、解码器、寄存器和电压源。图3d所示，根据本发明的一个实施例，垂直NOR串380表示非易失性存储装置TFT的三维布置，其中每一个TFT共享局部源极线375和局部位线374。局部位线374和局部源极线375由体区域356间隔开，该体区域356为垂直NOR串380中的TFT提供沟道区域。存储元件形成在沟道区域356与每一个水平字线323p之间的相交处，其中p是字线堆叠体中的字线的索引；在该示例中，p可以在0和31之间选取任意值。字线沿着Y方向延伸。在该实施例中，源极线供应电压Vss从衬底310通过垂直列的顶部上延伸所示的全局源极线(GSL₁)313通过源极选择晶体管(SLS)371提供给局部垂直源极线375。注意到，提供有源列的晶体管沟道的体区域356可以在端子331处连接到衬底偏置电压V_bb。然而，电连接P-掺杂的沟道556还可以从垂直NOR串的顶部来实现(参见下文关于图5b的讨论)。

图3d中，邻近有源列(例如，垂直NOR串380的有源列)被分组，其中有源列的每一组的局部位线连接到存储器阵列下方提供的相关联的位线段(例如，位线段MSBL₁和MSBL₂)。位线段MSBL₁提供低电阻率连接器373，其例如可以由N+掺杂的多晶硅的窄条、硅化物或难熔金属来实现。由水平位线段MSBL₁连接的邻近局部垂直位线374-1、374-2、...374-n的组可以沿着与字线WL₀至WL₃₁正交的X方向纵向提供。位线段MSBL₁、MSBL₂、...形成在电介质绝缘体392上并且可以相对较短，诸如涵盖从1个(没有分段)到16、64、256、512个或更多个垂直局部位线。每一个位线段可以通过段选择晶体管(例如，段选择晶体管586-1、...、586-n，其可以实现为薄膜晶体管)连接到较长水平导体，以形成包括多个MSBL₁类型的位线段的区域位线段SGBL₁、SGBL₂。水平区域位线段SGBL₁可以形成在衬底310上方的绝缘层393上，以允许诸如感测放大器的逻辑元件形成在区域位线段正下方的衬底中。优选地，区域段长到足以允许感测放大器、解码器、寄存器、电压源和衬底中形成的其他电路物理适合于在区域位线段下。

在双倍密度的配置中，诸如图6e所示，每一个字线服务字线两侧的有源列。在该配置中，字线的相对两侧的两个相邻局部位线相应地与位线段MSBL₁(L)和MSBL₁(R)以及它们的相应的段感测放大器和解码器相关联，该两个相邻局部位线彼此紧密地间隔开并且平行于彼此延伸。该间隔还是存储器阵列中相邻垂直有源列之间沿着Y方向的间隔。可能不可以提供专用感测放大器和沿着Y方向布局的位线段的每一个的其他支持电路。在这样的布置中，每一个感测放大器可以通过衬底中的段选择编码器服务1、2、4、8个或更多个相邻位线段。在X方向上，1TB三维垂直NOR闪速存储器芯片可以具有数百个区域位线段，而不是长的全局位线，从而显著减少位线RC延迟。

图3e示出了图3d的实施例中电路架构的变型，其中邻近垂直局部源极线375-1、375-2、...的组是由沿着与位线段相同的X方向延伸的源极线段MSSL₁、MSSL₂、...连接的。源极线段连接的局部源极线的该组减少了需要向与源极线段相关联的垂直NOR串中的每一个提供源极电压V_ss的源极线选择晶体管SLS₁、SLS2、...的数目。此外，如先前提到的，由源极线段连接垂直局部源极线的组直接地有助于增加累加的寄生电容(C)。由水平源极线段连接的垂直局部源极线还与由对应水平位线段连接的垂直局部位线紧密地相关联。然而，与位线段相关联的垂直局部位线的数目不需要和与源极线段相关联的垂直局部源极线的数目相同。因此，位线段例如可以与多个源极线段相关联。例如，位线段MSBL₁可以与256个局部垂直位线374-1、374-2、...相关联，其可以与八个源极线段相关联，每一个源极线段可以仅与32个局部源极线375-1、375-2、...相关联。每一个源极线段可以具有分别通过其专用源极线选择晶体管(例如，源极线选择晶体管SLS₁)向其授予的电压V_ss。

图3f示出了图3e的实施例的电路架构的变型，其中不提供全局源极线(例如，全局源极线313)或源极线选择晶体管(例如，源极选择晶体管SLS₁。图3f中，与每一个源极线段相关联的局部垂直源极线通过预充电晶体管(例如，预充电晶体管370)被预充电至源极电压V_ss，该预充电晶体管的字线W_CHG是以一电压脉冲导通的，该电压脉冲足以将从衬底310中电路供应的电压V_bl通过与源极线段相关联的相关联局部垂直位线转移。与源极线段相关联的局部垂直位线的数目是在最大化源极线段的寄生电容(C)以在读取单元期间保持虚拟地电压V_ss之间的优化，并通过保持与源极线段相关联的垂直NOR串中所有“断开”晶体管所伴随的背景漏电流足够低的需求来平衡，以免干扰读取源极线段中的存取的存储晶体管。在位线段内，任何未选择的源极线子段都可以进行预充电，以使其V_ss电压与其相关联的位线段电压V_bl相等，以消除其背景漏电流。

图3g是图3e的实施例中的电路架构的变型。图3g中，通过合并区域位线段SGBL₁、SGBL₂、...与它们相应的局部位线段MSBL₁、MSBL₂、…，并使每个位线段通过相应的通孔或导体(例如，埋入式接触体)连接到位线段底下衬底中的段选择晶体管315-1、315-2、...，可以进一步简化存储阵列与衬底之间的连通性。在该配置中，由单晶体衬底310中的高效晶体管提供段选择晶体管，而不是在硅衬底上方提供薄膜段选择晶体管(例如，图3f的段选择晶体管586-1、...、586-n)。该配置提供对感测放大器、解码器、寄存器、电压源和与位线段相关联的其他电路的可靠访问。通过可以由预充电路径消除全局源极线选择晶体管SLS₁、SLS₂、...，并且通过消除段选择薄膜晶体管586-1、...、586-n(或者以昂贵的选择性外延硅构建的选择晶体管，如常规三维NAND阵列中通常完成的)，可以使每一个位线段靠近其在衬底中的段电路定位，极大地简化工艺集成流程。

图3h和3i示出了类似于图3g的实施例的另一个实施例。在图3h和3i中，通过有源列381(“充电列”)从衬底310供应源极线段连接器MSSL₁和MSSL₂上的电压，以及每一个源极线段内局部垂直源极线375(LSL)上的电压，该有源列381在结构上模仿存储器阵列的任何存储有源列(例如，有源列380)，但不用于存储器存储。换言之，充电列381专用于对源极线段MSSL₁和MSSL₂中的局部源极线充电。(在其他实施例中，每一个充电列仅可以供应单个源极线段。如图3h所示，充电列381例如可以形成在邻近位线段SEG₁和SEG₂之间的开口BLO中。贯穿读取操作(并且可选地，任何编程、编程禁止、或擦除操作)，充电列381在源极线段MSSL₁和MSSL₂中的垂直局部源极线上递送并保持所需的电压。(源极线段MSSL₁和MSSL₂二者都由充电列381服务。)就此而言，例如，充电列381避免对图3e的全局源极线GSL1313的需求并且消除了对相关联的源极线段选择晶体管SLS₁的需求。例如还消除了对存储器堆叠体中的预充电晶体管370——其需要额外字线平面WL_chg——的需求，如图3g的实施例所示。

在图3h和3i的分段结构中，在对任何存储器平面上的任何存储晶体管进行读取操作中，源极线段MSSL₁和MSSL₂的每一个局部源极线上的源极电压通过从充电列381的垂直源极线375(LSL)连接VSL来施加V_ss(例如，0伏)。从衬底310通过硅衬底310中的解码选择晶体管(图3h中示出为315X)、位线迷你段SSVss、垂直局部位线374(LBL)、通过晶体管371和垂直局部源极线375(LSL)递送电压V_ss。(通过晶体管(Pass transistor)371被激活并且由字线WL₃₁在贯穿读取操作期间保持传导或“导通”状态。)类似地可以提供在任何编码、编码禁止或擦除操作期间要对源极线段MSSL₁和MSSL₂施加的源极电压。硅衬底310中的选择晶体管315X可以是高压晶体管，其能够在擦除操作期间抵挡对局部位线374(LBL)施加的高电压。

图3i更详细地示出了图3h的实施例的XY平面俯视图，其中源极段MSSL₁中每一个垂直局部源极线保持在通过列381供应的电压V_ss或V_bl处。图3i中，存储器阵列的布局类似于图6b的实施例所示的布局。如图3i所示，在位线段SEG₁和SEG₂之间提供充电列的阵列，其中每一行沿着具有两个充电列的X方向延伸并且这样的行的预定数目(例如，2048)沿着Y方向布局。充电列的该阵列被提供在位线中两个间断处或开口(图3i中标记为“BLO”)之间。在两个虚线之间的一行有源列中，沿着X方向延伸的源极线连接器将右充电列连接到位线段SEG₁中的源极线段MSSL₁中的局部源极线(即，沿着上部虚线的每隔一个有源列)。将相同右充电列连接到位线段SEG₂中的源极线段MSSL₂的有源列的局部源极线。从硅衬底将源极电压提供到连接到右有源列的局部位线的位线连接器。标记“WL₃₁”的字线激活充电列中的通过晶体管以将源极电压转移到标记VSL的局部源极线，该局部源极线将源极电压提供到源极线段MSSL₁和MSSL₂的局部源极线。(该电路配置在图3h的电路中示出。)在虚线之间的该行充电列中的左充电列以类似方式沿着下部虚线连接到源极线段的另一对。

在具有多个字线平面的三维垂直NOR串存储器阵列中，堆叠体中所有平面的局部字线可以在阵列的边缘布置成阶梯状台阶WL_STC(参见，例如，图3i和图6g)。每一个存储器平面可以需要一个或多个专用全局字线(例如图3i中标记为“GWL_chg”)，来为邻近位线段中的每一对(例如，图3h中的位线段SEG₁和SEG₂)激活充电列(例如，充电列381)。如图3i的示例所示(参见插图)，标记为GWL_chg的全局字线全部连接到对应于有源列381的局部字线WL₃₁并且跳过位线段SEG₁和SEG₂中所有其他字线。相比之下，存储器阵列的存储晶体管的每一个全局字线(例如，GWL)是硬引线连接到与位线段SEG₁和SEG₂相关联的多个局部字线，而跳过充电列381的字线。不同存储器平面上的充电列381的全局字线(图3i的插图中全部标记为“GWL_chg”)可以在外围电路处一起短接(未示出)，从而激活充电列381与字线WL₀-WL₃₁相关联的任何(或所有)通过晶体管。在一个实施例中，当芯片上电时，连接的源极线段的块中的所有充电列的通过晶体管可以被一起激活；然而，块内任何源极线段或源极线段对可以通过断开其相关联的段选择晶体管(例如，段选择晶体管315X)使其对应充电列与硅衬底隔离而未被选择的。

图3h和3i的实施例消除了浮置源极的预充电序列的需求，诸如图3g的实施例中所执行的。消除预充电序列加速读取操作，因为源极电压可以设置然后稳定保持在电压V_ss处，然后开始读取操作，因此消除了浮置源极预充电脉冲所需的开销时间(overhead time)。此外，如充电列381在贯穿读取操作期间将源极线段MSSL₁的局部源极线保持在电压Vss(即，不仅临时预充电脉冲)，通过连接VSL提供的稳定电流补偿任何源极漏极泄漏，其如果过多的话，则可以折中对定址的存储晶体管的读取感测。

总之，充电列381用作局部垂直连接器，以将电压V_ss或V_bl从硅衬底转移到垂直NOR存储器串中的局部源极线。充电列的垂直局部源极线上的任何电压V_ss或V_bl可以通过通过晶体管(例如，通过晶体管371)转移到其相关联的局部位线，但是局部位线还可以直接从位线连接器MSBL1充电，其可以通过段选择解码器315-1连接到硅衬底中的电压源。

在具有64或128个存储器平面的三维垂直NOR存储器堆叠体中，堆叠体的高度——其也是充电列381的长度——可以超过5微米，其是充电列381(图3h)的垂直局部源极线375(LSL)或局部位线374(LBL)的很长距离。对应N+掺杂的多晶硅柱455和454(参见，图4a；还示出为图6e中655(N+)LSL-1和654(N+)LBL-1且有时称为标塔)的电阻(R；单位欧姆)可能变得过剩，引入主要对读取路径有不利影响的RC延迟。柱的电阻R可以通过在柱的芯中提供低电阻率金属材料来降低一数量级或更多。例如，在下面详细的描述中，图4a-1示出了金属芯420(M)并且图7d-1示出了金属芯720(M)。

图5b是以ZY平面示出根据本发明的一个实施例的体区域556(提供P-沟道材料)通过导电柱591的连接的横截面，导电柱591由P+多晶硅形成在电介质层592中，例如连接到有源列581上方提供且平行于字线的一个配置中延伸的导体590。导体590还可以由重掺杂的多晶硅或硅化物或金属导体构成。在该布置中，体偏置电压(V_bb)594可以从衬底505通过电介质隔离509中的开口中的通孔593提供到导体590，以促进块擦除操作。

图6e图示了通过导体690-1和690-2(“体偏置导体”)提供体偏置电压。使用图6b所示的实施例的布局，在有源列的相邻行中的体区域之间共享体偏置电压。在该配置中，字线592(即，字线623p-L)与体偏置导体690-1一致地延伸。擦除操作的块尺寸被限制于在每一个体偏置导体(例如，导体690-1)的左边的有源列和每一个体偏置导体的右边的有源列。较大擦除块例如可以配置为使体偏置导体的群集捆绑在一起以匹配定址位线段的字线的数目。衬底中的解码器将适当体偏置电压(例如，擦除电压)提供到一个或多个选择的擦除块。

参考回到图5b，在形成有源列(例如，有源列581)之后，电介质层592形成在有源列上方。此后，通孔从电介质层592的顶部各向异性蚀刻到体区域556的顶部。P⁺掺杂的多晶硅的层然后沉积在电介质层592之上，填充通孔以形成导体柱(例如，导体柱591)。P⁺掺杂的多晶硅的该层然后被图案化并且蚀刻以形成导体(例如，导体590)，以通过通孔593连接到提供体偏置电压V_bb的电压源594。体偏置电压V_bb可以是在擦除期间应用的正的高电压或在读取期间应用的低的负的衬底偏置电压，以提升TFT阈值电压或减少其子阈值泄漏。图6e是示出形成P⁺掺杂的多晶硅特征690-1和690-2的俯视图。

在图5b中所示的实施例中，在体区域556上方提供导体590。然而，在其他实施例中，导体590可以提供在体区域556底下以从下方接触体区域556。事实上，可以有利地从体区域556上方和从下方提供体偏置电压。在从下方提供体偏置电压的情况下，可以提供或者直接从衬底通过间层电介质中的通孔来提供类似于导体590的导体，与图5a所示的类似。

分段的局部位线和分段的局部源极线阵列的操作模式

在具有位线段的字线的例如64个平面的存储器堆叠体中，诸如上文关于本发明的实施例所描述的，当读取与选择的位线段相关联的任何平面(例如，平面25)上的存储晶体管时，除了在选择的平面上正在定址选择的存储晶体管的字线之外，与选择的位线段相关联的所有平面处的所有字线都保持在其“断开”阈值电压处。当字线电压升高时，处于擦除状态(即，传导或“导通”状态)的存储晶体管会将其位线电压(V_b1)放电至其局部源极线(及其关联的源极线段，如果适用的话)，先前已经将其充电到虚拟地电位(Vss)。由感测放大器对于位线段感测位线电压V_b1的放电的速率。在选择的平面(即，本示例中的第25个平面)上与沿Y方向共享同一字线的其他位线段相关联的其他存储晶体管，或与由不同字线定址的沿X方向的其他位线段相关联的其他存储晶体管可以被同时读取，因为每个位线段具有其专用的感测放大器。对于读取操作，在预充电操作期间，通过将局部位线设置为0V，首先对虚设源极电压进行预充电。(替代地，虚设源极电压可以抬升至～1V。)在预充电之后，将局部位线充电至感测放大器电压(例如，以～0.1V至0.5V高于源极电压)，衬底设置为电压V_bb(例如，～0V至～-2V)并且字线WL提升至擦除阈值电压以上～1V-3V。

对于其中每个字线的两侧上的存储晶体管的实施例(例如，图6a和6e的实施例)，必须关心的是，确保在读取操作期间的任何时间两个存储晶体管中的仅一个是导电的。如上所讨论的，这是通过提供彼此平行延伸的分立的位线段来实现的，但是每一个位线段都由它们自己的感测放大器、解码器、电压源和其他支持电路服务。如图6e所示，位线段是用于左侧存储晶体管的MSBL₁(L)和用于右侧存储晶体管的MSBL₁(R)。

为了编程存储晶体管，将除选择的平面(在此示例中为第25个平面)以外的所有平面上的所有字线设置为地电位，而对选择的存储晶体管进行定址的字线(即，在第25个平面上)使用例如渐进电压步长(例如，从

伏开始并以增量阶跃应用渐进幅度的电压脉冲)提升到合适的编程电压，直到通过已经达到的读取操作验证所需的编程电压为止。在编程操作期间，位线段上的电压以及相关联的源极线段保持在地电位。

为了在继续编程选择的平面上的与共享同一字线的其他位线段相关联的存储晶体管时禁止进一步编程，将位线段和源极线段提升到编程禁止电压(例如，大约编程电压的三分之一或二分之一)，直到编程序列的结束为止，其中读取验证周期介于连续编程脉冲之间。到位线或源极线段内的局部位线和局部源极线的所有编程和编程禁止电压仅通过位线段提供(通过源极线的预充电操作)。与读取操作一样，沿Y方向与其他位线段相关联的存储晶体管(即，与选择的存储晶体管共享同一字线)，以及沿X方向与其他位线段相关联的存储晶体管(即，与不同的字线相关联)可以同时编程或禁止编程。

可以通过将与位线段、源极线段或要擦除的块相关联的存储晶体管的所有字线保持为0V来完成擦除操作，同时将原始存储晶体管的体偏置电压(V_bb)提升至

(即，从未被编程或擦除的存储晶体管)，并且高周期数存储晶体管的体偏置电压提升至高达20V或更高。与位线段相关联的所有感测放大器都可以与它们的位线或位线段隔离开，因为擦除块内的浮置N+垂直局部源极线和N+垂直局部位线遵循应用到它们的p-体区域的正电压。

可以通过本领域普通技术人员熟悉的其他条件读取、编程、编程禁止和擦除。

低等待时间分割的局部和全局字线。

本发明的实施例中的位线分段用于显著地减少常规三维NAND和三维NOR存储器阵列的常规全局位线中的RC延迟。导致长读取等待时间的另一个主要原因是又长又高的电容式局部字线导体，该导体典型地几乎沿着正交于局部位线的芯片的一半或整个宽度。因此，US 2017/0092371A1的三维垂直NOR闪速存储器阵列，与常规三维NAND闪速存储器阵列一样，对于每个存储平面至少需要一层局部字线导体。在64个平面的NAND或NOR存储器阵列中，这些字线导体以高阶梯状台阶构建。因为在编程期间局部字线供应高电压，因此局部字线的解码器需要高电压晶体管电路，该电路可以为每一个这样的阶梯状台阶占用大量的硅面积。

为了降低相关联的开销成本，字线典型地非常长，这导致RC延迟高并且读取等待时间差(例如，在几微秒的范围内)。在常规三维NAND存储器阵列中，全局位线同样太长并且具有缓慢的上升或下降时间，这实质上掩盖了字线等待时间长的问题。在本发明的位线段的情况下，由于位线响应时间可能非常短(例如，100纳秒的范围内)，因此长字线RC延迟变成对快速读取存取的限制因素。根据本发明的一个实施例，一个部分解决方案使三维NOR存储器芯片长且窄(即，沿着字线的方向短并且沿着位线段的方向长)。尽管这样的设计不会减小形成字线解码器的硅面积，但是显著地降低字线的长度和RC延迟而不会沿着位线段显著增加RC延迟。

根据本发明实施例的另一个实施例，字线延迟还可以通过将存储器阵列分割成具有较短字线的更多个块进一步减少，每一个块形成具有其重复的阶梯状台阶。通过加倍阶梯状台阶和它们的字线解码器的数目分割存储器阵列，可以将RC延迟减少4倍。

其他导致读取等待时间长的重要原因是X方向上延伸的全局字线(GWL)的RC延迟大，该X方向在沿着存储器阵列的侧边的阶梯状台阶上方跨过存储器阵列的长度。图6f图示了结合本发明的位线分段方案的用于在一个平面上(即，以一个阶梯状台阶)连接局部字线的全局字线的实现方式。图6f中，仅示出了沿着存储器阵列的侧面通过阶梯状台阶的一个XY平面处的局部字线、阶梯状台阶上方的全局字线以及它们的互连。为了清除说明，省略其他所有细节(例如，P^-沟道材料层和电荷俘获层)。如图6f所示，存储器阵列(例如，对应于图6e所示的实施例的存储器阵列)的字线WL₀、WL₁、…沿着Y方向延伸。全局字线GWL₀、GWL₁、...在阶梯状台阶上方沿着X方向延伸。全局字线将存储器阵列的每一个平面处的字线连接到衬底605中的它们的相应解码器、电压源和其他支持电路。在将位线分段应用到例如图3d、3e、3f和3g的架构中时，每一个阶梯状台阶最多容纳n个全局位线，其与位线段内的n个数目局部字线匹配。在图6f的实施例中，例如，每一个位线分段可以包括128个位线并且每一个台阶处的每一个存储晶体管是由对应的字线选择的。因此，在位线段的每一个台阶处存在128个字线。因此，每个全局字线连接到每第128个字线。例如，在每一个平面上，全局字线GWL₀通过通孔VIA₀、VIA₁₂₇、...连接到字线WL-0、WL-127、...，并且GWL₁通过到其衬底605中的衬底解码器和电压源的通孔VIA₁、VIA₁₂₈、...连接到字线WL-1、WL-129、...。该布置允许每一个平面上存储晶体管的128个集合通过将共同的全局字线及其专用感测放大解码器激活来同时读取。例如，与字线WLi、WL_i+128、...(一般地，WL_i+128k，k＝0，1，...)相关联的存储晶体管可以通过以下同时读取或编程：激活全局字线GWLi，而在同一台阶处或在其它台阶处的所有其他全局字线可以处于地电位(即，所有其他存储晶体管断开)或浮置于地电位。

图6f中图示的实施例可能被认为会耗费硅面积：如果存在每一个位线段中的128个字线和64个阶梯状台阶，则64个阶梯状台阶的每一个台阶都需要128个全局字线(或者总共8192个全局字线)。根据本发明的一个实施例，可以通过使每一个全局字线接触每一个位线段内的多于一个局部字线，所需的全局字线的数目减少2、4、8、16倍或更多倍。例如，全局字线GSL₁不仅可以接触字线WL₁、WL₁₂₉、...，而且可以接触字线WL₃₃、WL₆₅、...(一般地，WL_1+32k，k＝0，1，...)，从而每一个台阶所需的全局字线的数目减少四倍，并且阶梯的总宽度减少四倍。当然，硅衬底中需要附加的解码电路或每一个位线段的四倍数目个专用感测放大器。(替代地，位线段的单个感测放大器可以通过四个连续读取或编程序列是时间共享的。)

因为在阶梯状台阶上方的存储器阵列的顶部实现全局字线，因此可以使用低电阻率铜互连来实现全局字线。台阶内相邻的全局字线之间的电容可以通过将它们之间的气隙替换为电介质来减少，如本领域普通技术人员已知的。全局字线RC延迟可以通过以下进一步减少：将阶梯状台阶底下的硅衬底中的全局字线解码器与电压源连接，以通过沿着全局字线的长度的中断的每隔二分之一、四分之一、八分之一的全局字线长度来存取全局字线。

当从例如32层堆叠体到64层堆叠体时，字线阶梯状台阶的数目从32个加倍到64个。图6g示出了根据本发明的一个实施例的垂直NOR串存储器阵列避免这样的台阶加倍的实施例。图6g中，示出了存储器阵列的ZY横截面，其中提供存储器阵列中的平面总数为两个或更多个连续形成的上下叠置的堆叠体(例如，STK₁和STK₂)。提供每一个堆叠体，其具有完成的其自身的阶梯状台阶的集合，然后形成下一个堆叠体。在现有技术的三维NAND存储器阵列中，形成存储器单元的两个堆叠体，每个堆叠体由32个平面构成。此后，然后分别形成64个平面的阶梯状台阶，随后形成它们相关联的全局字线。相比之下，图6f示出了形成各自仅具有32个宽阶梯状的台阶的堆叠体STK₁和堆叠体STK₂(台阶A、台阶B)，每一个台阶是由全局字线GWL₁、GWL₂、...、GWL₃₂(沿着X方向延伸)连接的字线(沿着Y方向延伸)。堆叠体STK1和STK2彼此由隔离层617隔离开，因此减少为提供64个阶梯状台阶的一半总宽度。在该方案下，堆叠体STK₂中的局部位线(例如，BL 654)和局部源极线(例如，SL 655)通过蚀刻穿过隔离层617以暴露N+掺杂的垂直列的顶部的开口而连接到堆叠体STK₁中它们对应的局部位线和局部源极线，从而将顶部32个平面的垂直有源列连接到衬底605上方的下部32个平面中它们的相对部件。同样地，堆叠体STK₁和STK₂二者的P-掺杂的沟道区域(例如，对应于图5b的沟道区域556的沟道区域656)由P+掺杂的插头(P+doped plug)691连接在一起，该插头691在形成STK₂之前形成在隔离层617中。

与全局字线相关联的硅衬底面积可以通过以下来减少：将全局字线解码器和电压源定位在阶梯状台阶下方或存储器阵列的顶部而不是衬底中阵列的外部。可以结合图3f和3g的存储器阵列提供这样的放置。在那些实施例中，存储器阵列的顶表面没有任何源极线或位线互连。当然，这样的字线解码器和电压源是使用薄膜晶体管实现的，该薄膜晶体管必须能够支持编程期间全局字线所需的相对较高电压(例如，在12V-20V的范围中)。这样的薄膜晶体管可以通过浅(准分子)激光退火以使沉积的多晶硅部分地重新结晶来实现，或是通过太阳能面板或LED显示器或其他应用所发展的晶种技术来实现。还可以利用存储器阵列的顶表面来以其间较大间隔延伸较大或较高的全局字线互连，以减少它们的RC延迟而不是过度增加存储器芯片面积。

具有准易失性NOR串的分段位线的3D垂直NOR阵列。

非临时专利申请III(其在上文通过引用并入，并且现在以US 2017/0092371A1(“’237出版物”)出版)公开了准易失性NOR串(参见’237出版物，第[0128]-[0131]段)，其适用于在不需要极高周期持续时间的某些存储应用中替换DRAM。为此，准易失性NOR串的读取存取时间接近DRAM的读取存取时间，其在不到100纳秒的时间内比常规三维NAND闪速存储器快大约500倍。在本详细描述中所公开的三维垂直NOR串中，位于阵列底部的分段位线及其专用感测放大器，位于位线段下方的衬底中的解码器(例如，图3d、3e、3f和3g所示)严格模拟了非临时专利申请III的水平串，并且同样能够实现接近DRAM的读取等待时间。构建这些准易失性垂直NOR串的工艺步骤类似于’237出版物的第[0129]段描述的步骤。因为准易失性存储晶体管的保持时间相对较短(例如，在一小时至几天的范围内)，因此它们需要进行频繁的读取刷新；在该情景下，具有同时读取或重新编程大量存储晶体管的能力(即，并行读取和重新编程与许多位线段相关联的存储晶体管)对于使当芯片密度接近1TB时正常读取的中断最小化是关键的。

非临时专利申请III还公开了在水平NOR串中将用于快速读取的高速缓存存储器的两个存储晶体管配对(参见‘237出版物，第[0194]-[0196]段)。如在此详细描述中所公开的，在垂直NOR串中具有专用段感测放大器的分段位线非常适合于这样的快速读取高速缓存存储器，其中，双晶体管对可以用于对一个晶体管上的数据和共享同一字线的相邻晶体管上的反相数据(即擦除状态)进行编程。例如，图6e中，将来自共享同一字线WL_31-1的两侧的两个相邻位线段MSBL₁(L)、MSBL₁(R)中的两个晶体管T_L(683)、T_R(682)的读取输出信号馈送到硅衬底中的差分感测放大器中。沿着Y方向在两个相邻位线段之间共享差分感测放大器。这种双段布置虽然将阵列位效率降低了50％，但是提供了对芯片上的工艺变化和串泄漏、参数漂移或器件灵敏度的出色抗性，同时提供非常快速的感测、更高的周期持续时间，并且省略了对可编程参考串的需求。因为沿着X方向(即，沿着与全局位线相同的方向)的位线段之间的隔离，可以在同一芯片上具有位线段的块，其配置成具有成对晶体管差分感测以用于高速缓存存储，而其他块一次采用单个晶体管的常规感测以用于密度加倍。该灵活性允许同一芯片部分地用作高速缓存存储器，部分用作存储存储器。还允许存储需要多页存储(例如，需要4MB存储的一张照片图像占据2000页，每页2KB)的文件，以使它们的第一页或多个页写入到具有快速缓存存储器的段中，并且其余的写入到同一芯片上的非高速缓存段中，然后通过非常快地读取其第一页来撷取图像，同时对其他页采用管道读取，以享受整个4MB的较低读取等待时间。

尽管已经对于三维NOR垂直串描述了本发明的全局位线分段成具有对应段感测放大器和全局字线分段的区域位线(结合图6f和6h讨论的)，但是这可以类似地应用到常规三维垂直NAND存储器串。

制造工艺

图7a、7b、7c和7d是根据本发明的一个实施例的多栅极NOR串阵列的制造工艺中形成的中间结构的横截面。

图7a以ZY平面示出了根据本发明的一个实施例的在衬底701上方已经形成低电阻率层723p之后的半导体结构700的横截面。在该实施例中，p是0至31之间的整数，表示32字线中的每一个。如图7a所示，半导体结构700包括低电阻率层723-0至723-31。半导体衬底701例如表示P-掺杂的体硅晶片，其上和其中存储器结构700的支持电路可以先于形成垂直NOR串来形成。这样的支持电路可以包括模拟和数字逻辑电路二者。这样的支持电路的一些示例可以包括移位寄存器、锁存器、感测放大器、参考单元、电源线、偏置和参考电压发生器、反相器、NAND、NOR、异或和其他逻辑门、输入/输出驱动器、包括位线和字线解码器的地址解码器、其他存储器元件、定序器和状态机。为了提供这些支持电路，提供由常规N阱、P阱、三重阱(未示出)、N⁺扩散区域(例如，区域707-0)和P⁺扩散区域(例如，区域706)、隔离区域、低电压和高电压晶体管、电容器、电阻、晶体管和互连体构成的构建块，如本领域技术人员已知的。

已经在半导体衬底701中和上形成支持电路之后，提供绝缘层708，其例如可以沉积或生长厚的二氧化硅。在一些实施例中，可以形成一个或多个金属互连层，包括全局源极线713-0，其可以提供为沿着预定方向延伸的水平的长且窄的条。全局源极线713-0通过蚀刻的开口714连接到衬底701中的电路707。为了在此详细描述中便于讨论，全局源极线假定为沿着X方向延伸。可以通过对一个或多个沉积的金属层应用光刻图案化和蚀刻步骤，形成金属互连线。(替代地，可以使用常规大马士革工艺(诸如常规铜或钨大马士革工艺)形成这些金属互连线)。然后沉积厚电介质层709，随后使用常规化学机械抛光(CMP)平坦化。

然后连续形成导体层723-0至723-31，每一个导体层与其下方的层和在其上方的层由中间绝缘层726隔离开。图7a中，虽然指示了三十二个导体层，但是可以提供任意数目的这样的层。事实上，可提供的导体层的数目可以取决于工艺技术，诸如可使用允许穿过多个导体层和其间的电介质隔离层726进行切割的良好控制的各向异性的蚀刻工艺。例如，可以通过以下来形成导体层723p：首先沉积1-2nm厚的氮化钛(TiN)层，随后沉积10-50nm厚的钨(W)层或类似难熔金属或硅化物的层，硅化物诸如镍、钴或钨及其他的硅化物、或者自对准硅化物，随后薄的蚀刻停止材料层，诸如氧化铝(Al₂O₃)。在沉积之后在块700中蚀刻每一个导体层，或者通过常规大马士革工艺将每一个导体层沉积作为块。在图7a的实施例中，每一个连续导体层723p在Y方向上以短于(即，凹陷于)直接前一个金属层的边缘的距离727延伸，使得所有导体层可以在工艺的稍后步骤中从结构700的顶部来接触。然而，为了减少形成图7a的台阶式导体堆叠体所需的掩蔽和蚀刻步骤的次数，可以通过采用本领域技术人员已知的其他工艺技术同时为多个导体层实现凹陷的表面727，该工艺技术不需要每个单独导体平面分别掩蔽和蚀刻来创建暴露的凹陷的表面727。在沉积和蚀刻导体层之后，然后沉积电介质隔离层726的对应的层。电介质隔离层726例如可以是厚度在15和50纳米之间的二氧化硅。常规CMP准备每一个电介质层的表面，用于沉积下一个导体层。块700的堆叠体中导体层的数目至少对应于垂直NOR串中存储器TFT的数目，加上任何附加导体层，其可以用作诸如预充电TFT(例如，图5a的预充电TFT 575)的非存储器TFT的控制栅极，或者作为位线存取选择TFT(例如，图5a的585个位线存取选择TFT)的控制栅极。导体层沉积和蚀刻步骤以及电介质层沉积和CMP工艺不断重复，直到提供所有导体层为止。

然后沉积电介质隔离层710和硬掩模层715。将硬掩模715图案化以允许对导体层723p进行蚀刻来形成尚未形成字线的长条。字线在沿着Y方向的长度延伸。图6示出字线623p-R、623p-L的掩模图案的一个示例，其包括诸如在相邻字线中以分立量676朝彼此的延伸、以及用于创建期望的曲率675的每一个字线中的凹陷的特征。通过连续导体层723p以及它们相应的中间电介质绝缘层726进行各向异性蚀刻直到达到导体层723p的底部处的电介质层709为止来创建深沟槽。因为大量导体层被蚀刻，因而光致抗蚀剂掩模自身不足够稳健来通过多次连续蚀刻保持期望的字线图案。为了提供稳健的掩模，硬掩模层715(例如，碳)是优选的，如本领域普通技术人员已知的。蚀刻可以在电介质材料709处、全局源极线上的着陆垫713处、或衬底701处终止。可以有利地提供蚀刻停止阻挡膜(例如，氧化铝)以保护着陆垫713免受蚀刻。

图7b以ZX平面示出了根据本发明的一个实施例的半导体结构700的横截面，通过连续导体层723p和对应的电介质层726蚀刻以形成沟槽(例如，深沟槽795)，该沟槽向下接触到电介质层709。图7b中，导体层723p被各向异性地蚀刻以形成导体堆叠体723p-R和723p-L，该堆叠体由深沟槽795彼此分离开。该各向异性蚀刻是高纵横比蚀刻。为了实现最佳结果，蚀刻化学可能必须在导体材料蚀刻和电介质蚀刻之间交替，因为如本领域技术人员已知的，蚀刻穿过不同层的材料。多步骤蚀刻的各向异性是重要的，因为应避免任何层的底切，使得堆叠体底部处得到的字线近似具有与在堆叠体顶部或附近的字线的对应宽度和间隔相同的导体宽度和沟槽间隔。自然地，堆叠体中导体层的数目越大，通过多次连续蚀刻维持轻微的图案容差越有挑战性。为了缓解与蚀刻穿过例如64或128个或更多个导体层相关联的困难度，可以在区段为例如每32个层中来进行蚀刻。分开蚀刻区段然后可以拼接在一起，如例如在上文提及的Kim参考文献中教导的。

通过由导体材料(例如，钨或其他难熔材料)构成的多个导体层723p蚀刻比中间绝缘层726的蚀刻更加困难也更加费时。因此，可以采用替代工艺来消除对导体层723p的多次蚀刻的需求。该工艺(对于本领域技术人员已知的)包括首先用易于蚀刻材料的牺牲层来代替图7b的导体层723p。例如，绝缘层726可以是二氧化硅并且牺牲层(占据图7b中示出为723p的空间)可以是氮化硅或其他快速蚀刻电介质材料。然后可以通过ONON(氧化物-氮化物-氧化物-氮化物)交替的电介质层各向异性地蚀刻深沟槽，以创建双电介质的高堆叠体。在(下文要描述的)制造工艺流程的稍后步骤处，这些堆叠体由多晶硅的有源垂直条支持，允许优选地通过选择性化学或各向同性蚀刻来蚀刻掉牺牲层。因此创建的腔体然后通过共形沉积导体材料进行填充，导致由中间绝缘层726分开的导体层723p。

在形成图7b的结构之后，电荷俘获层734和多晶硅层730然后连续共形地沉积在蚀刻的导体字线堆叠体的侧壁上。图7c以ZX平面示出了得到的结构的横截面。如图7c所示，例如通过首先沉积阻断电介质732a来形成电荷俘获层734，该阻断电介质732a是5至15纳米厚且包括高介电常数的电介质膜(例如，氧化铝、氧化铪或一些二氧化硅和氮化硅的组合)。此后，将电荷俘获材料732b沉积到4至10纳米的厚度。电荷俘获材料732b例如可以是氮化硅、富硅氮氧化物、嵌入在电介质膜中的导电纳米点、或与共享同一垂直有源条的相邻TFT隔离的薄导电浮置栅极。电荷俘获732b然后可以加盖有厚度范围为2至10纳米的沉积共形的薄隧穿电介质膜(例如，二氧化硅层或氧化硅-氮化硅-氧化硅(“ONO”)三层)。由电荷俘获层734形成的存储元件可以是以下中的任何一种：SONOS、TANOS、纳米点存储器、隔离的浮置栅极或本领域普通技术人员已知的任何合适的电荷俘获夹置结构。电荷俘获层734的组合厚度典型地在15至25纳米之间。

在沉积电荷俘获层734之后，使用掩模步骤并通过各向异性蚀刻穿过电荷俘获层734和沟槽795的底部处的电介质层709，在沟槽795的底部处制作接触开口，并在源极电源电压V_ss(参见图7b)的底部全局源极线着陆垫713处停止，或者在全局位线电压V_b1(未示出)处停止，或者在用于到背偏置电源电压V_bb的接触的P+区域706处停止，(参见图7c)。在一些实施例中，在该蚀刻步骤之前，沉积多晶硅的超薄膜(例如2至5纳米厚)以在沟槽795的底部处对电荷俘获材料734进行接触开口蚀刻期间保护隧穿电介质层732c的垂直表面。在一个实施例中，每一个全局源极线仅连接到垂直NOR串对的行中的交替垂直NOR串对。例如，在图5a中，对于奇数地址字线，蚀刻电接触(例如，接触开口557)以将N+掺杂的局部源极线(例如，图5a中的局部源极线555)连接到全局源极线513-1。同样地，对于偶数地址字线，蚀刻电接触以将垂直NOR串对的行中的N+掺杂的局部源极线连接到全局源极线513-2(图5a中未示出)。在通过寄生电容器C(即，图5a中的电容器560)采用虚拟V_ss的实施例中，可以跳过穿过电荷俘获层734在沟槽795底部的蚀刻的步骤。

此后，将多晶硅薄膜730沉积到5至10纳米范围的厚度。图7c中，示出在沟槽795的相对侧壁上的多晶硅薄膜730，分别标记为730R和730L。多晶硅薄膜730是未掺杂的或优选地用硼掺杂的P-，其掺杂浓度典型地在1×10¹⁶/cm³至1×10¹⁷/cm³的范围内，这允许其中形成的TFT具有增强的本征阈值电压。沟槽795足够宽以在其相对的侧壁上容纳电荷俘获层734和多晶硅薄膜730。在沉积多晶硅730之后，蚀刻掉上文所描述的堆叠体中的牺牲层，并用共形沉积的导体层723p(图7c)填充由此形成的腔体。

如图7b所示，沟槽795沿Y方向延伸。在形成隔离的字线堆叠体723p-L和723p-R之后，在一个示例中，半导体结构700可以具有16000个或更多个的并排字线堆叠体或16000个TFT(在堆叠体每一例为8000个TFT)，每一个字线堆叠体用作沿着每一个堆叠体的长度要形成的8000个或更多个有源列的控制栅极。在每一个堆叠体中具有64个字线的情况下，最终可以在每个这样的多栅极垂直NOR串阵列中形成160亿个TFT。如果每一个TFT存储两个数据位，则这样的多栅极垂直NOR串阵列将存储32GB数据。可以在单个半导体衬底上形成大约32个这种的多栅极垂直NOR串阵列(加上备用阵列)，从而提供1TB的集成电路芯片。

图7d是在一个实施例中图7c的结构的顶表面的X-Y平面中的横截面图。在字线723p-L和723p-R之间嵌套的是垂直沉积的P-掺杂的多晶硅结构(即，有源列)的两个侧壁730L和730R。侧壁730L和730R之间的深空隙740可以填充有快速蚀刻的绝缘电介质材料(例如，二氧化硅或液体玻璃或碳掺杂的氧化硅)。然后可以使用常规CMP来平坦化顶表面。然后，光刻步骤使开口776和777暴露，随后进行高纵横比的选择性蚀刻，以将暴露的区域776和777中的快速蚀刻电介质材料一直向下挖掘到沟槽795的底部。在该蚀刻步骤中可以需要硬掩模，以避免蚀刻期间过度的图案退化。然后，用原位N+掺杂的多晶硅填充挖掘的空隙。N+掺杂物扩散到暴露的空隙内的非常薄的轻掺杂的有源多晶硅柱730L和730R中，以使它们为N+掺杂。或者，在用原位N+掺杂的多晶硅填充空隙之前，可以通过简单的各向同性等离子体蚀刻或选择性湿法蚀刻来蚀刻掉空隙内部的轻掺杂的多晶硅。然后CMP或顶表面蚀刻从顶表面中移除N+多晶硅，在区域754(N+)和755(N+)中留下高的N+多晶硅标塔。这些N+标塔形成了得到的垂直NOR串中TFT的共享垂直局部源极线和共享垂直局部位线。

图7d-1显示了通过以下来极大地提高了高垂直源极/漏极标塔的导电性：通过仅部分填充垂直标塔754和755的暴露的空隙776，例如通过首先沉积N+掺杂的多晶硅的超薄层754(N+)和755(N+)，每一个层的厚度在5至15纳米之间(不足以填充空隙)，然后沉积(例如，使用原子层沉积(ALD))金属导电材料(例如氮化钛、氮化钨或钨)以填充源极/漏极标塔的芯处的剩余空隙720(M)。还参见图4a-1，其以YZ平面示出了占据标塔的芯的金属导体420(M)，其与超薄N+多晶硅454(N+)紧密接触。由于芯处金属材料的电导率相对显著较高，超薄N+掺杂的多晶硅的N型掺杂浓度可以减少一到两个数量级，从而减少了N型掺杂物到沟道的P型掺杂物中的不期望热扩散。N+/金属导体结构可以应用于源极和漏极标塔中的一者或二者。在另一个实施例中，与沟道区域中的P-掺杂756(其可以是2×10¹⁸/cm³或更低)相比较，在沟道区域756外部的区域757中的薄P-掺杂的多晶硅可以首先是更加重掺杂的P+(例如，10¹⁹/cm³或更高)。在擦除操作期间当将局部源极线升高到正的高电压时，在与沟道中的P-多晶硅接触的源极标塔中添加P+多晶硅可以提高擦除效率。

接下来，使用光刻掩模和蚀刻步骤沉积和图案化电介质隔离层。蚀刻步骤将用于将垂直局部位线连接到水平全局位线的接触(例如，到奇数地址处的串的接触657-1和到偶数地址处的串的接触657-2，如图6所示)开孔。沉积低电阻率的金属层(例如钨)。然后使用光刻和蚀刻步骤将沉积的金属图案化，以形成全局位线(例如，奇数地址处的串的全局字线614-1或GBL1；偶数地址处的串的全局位线614-2(GBL2)，如图6所示)。替代地，可以使用常规铜大马士革工艺来形成全局位线。如本领域技术人员已知的，字线堆叠体的所有全局位线以及所有金属层723p(图7a)通过蚀刻的通孔连接到衬底中的位线解码和感测电路以及字线。可以单独地或由若干个位线和字线共享地将开关和感测电路、解码器和参考电压源提供到全局位线和全局字线。

在一些实施例中，如本领域技术人员已知的，位线存取选择晶体管(图5a中的511)及其相关联的控制栅极字线(例如，图5a中的字线585)形成为隔离的垂直N+P-N+晶体管，以将奇数和偶数全局位线(例如，图6a中的位线614-1和614-2)选择性地连接到交替的奇数和偶数地址处的垂直NOR串(例如，图6a中分别为局部位线657-1和657-2)。

读取操作

因为垂直NOR串的TFT是并联的，所以在本发明的所有实施例中，有源列(包括在其上形成垂直NOR串对的有源列)中的所有TFT都应优选地处于增强模式——即，每个TFT应具有正的栅极至源极阈值电压——以便在共享局部源极线和共享局部位线(例如图4c所示的局部位线455和局部源极线454)之间进行读取操作期间抑制漏电流。增强模式TFT是通过以典型地在1×10¹⁶和1×10¹⁷/cm³之间的浓度用硼掺杂沟道区域(例如，图7c的P-沟道区域756)来实现的，目标是大约1V的固有TFT阈值电压。使用这样的TFT，有源列的垂直NOR串对中的所有未选择的字线可以保持在0V。替代地，读取操作可以将共享局部N+源极线(例如，图4c的局部源极线455)上的电压升高到约1.5V，同时将共享局部N+漏极线(例如，局部位线454)上的电压升高至约2V，并将所有未选择的局部字线保持在0V。这样的配置等效于相对于源极将字线设置为-1.5V，从而抑制由于TFT的阈值电压轻微耗尽而引起的漏电流，例如，如果TFT轻微过度擦除，则会发生上述情况。

在擦除垂直NOR串的TFT之后，可能需要软编程操作，以将过度擦除(即，现在具有耗尽模式阈值电压)的垂直NOR串中的任何TFT移回到增强模式阈值电压。图5a中，示出了可选的连接556，P-沟道通过该可选连接556连接到背偏置电压506(V_bb)(在图4c中也被示出为体连接456)。对于V_bb可以使用负电压来调制每一个有源列中TFT的阈值电压，以减小共享N+源极和共享N+漏极/局部位线之间的子阈值漏电流。在一些实施例中，可以在擦除操作期间使用正的V_bb电压来隧穿擦除其控制栅极保持在0V的TFT。

为了读取垂直NOR串对的TFT中存储的数据，通过将在多栅极NOR串阵列中的所有字线保持在0V，将垂直NOR串对的两个垂直NOR串中的所有TFT最初置于“断开”状态。定址的垂直NOR串可以通过使用解码电路沿公共字线在若干垂直NOR串之间共享感测电路。或者，每一个垂直NOR串可以通过全局位线(例如，图4c的GBL1)直接连接到专用感测电路。在后一种情况下，可以并行地感测共享同一字线平面的一个或多个垂直NOR串。每一个定址的垂直NOR串具有其局部源极线，其或是通过图8a示意性示出的垂直NOR串的硬连线的全局源极线(例如，图4c中的GSL1)设置为

或是通过预充电晶体管(例如，图4c中的预充电晶体管470或图3c中的晶体管317)设置为虚设

该预充电晶体管在预充电期间将

临时转移到寄生电容C(例如，浮置的局部源极线455或355的电容器460或电容器360)，如图8b示意性示出。

在断开预充电晶体管470后，立即通过位线存取选择晶体管(例如，图4c的位线存取选择晶体管411或图5a中的位线存取选择晶体管511)，将局部位线(例如，图4c的局部位线454)设置为

还是用于定址的垂直NOR串的感测放大器处的电压。此时，定址的字线以很小的渐进电压步长从0V上升到典型地约6V，而垂直NOR串对的奇数地址TFT和偶数地址TFT处所有未选择的字线都保持在0V。在图8a的硬连线V_ss的实施例中，在一个示例中，定址的TFT已经编程为2.5V的阈值电压，因此，局部位线LBL上的电压V_bl开始通过选择的TFT向OV的局部源极线(V_ss)放电，只要其WL_S超过2.5V即可，因此提供电压降(图8a中由虚线箭头示出)，该电压降是在对选择的全局位线服务的感测放大器上检测的。在图8b的虚拟V_ss的实施例中，将预充电晶体管字线WL_CHG临时导通，以在读取序列开始时将浮置的局部源极线LSL预充电至0V。然后，选择的字线WL_S经历其渐进电压步长，并且只要该字线超过编程的2.5V，选择的TFT就会使它的局部位线上的电压从V_bl～2V下降。该电压下降(图8b中由虚线箭头所示)是由连接到选择的局部位线的全局位线的感测放大器检测的。如本领域技术人员已知的，还有其他替代方案来正确地读取选择的TFT的编程的阈值电压。依靠于寄生电容C以临时保持虚设电压V_ss的实施例，垂直堆叠体越高，电容C就越大，因此保持时间越长且呈现到选择的感测放大器的读取信号也越大。为了进一步增加C，在一个实施例中可以在垂直串中添加一个或多个虚设导体，该虚设导体的主要目的是增加电容C。

在MLC实现方式(即“多级单元”实现方式，其中每一个TFT存储多于一个的位)的情况下，定址的TFT已经可以被编程到若干电压(例如1V(擦除状态)、2.5V、4V或5.5V)中的一个。定址的字线WL_S以渐进电压步长提升，直到在感测放大器上检测到TFT中的导通为止。或者，可以应用单个字线电压(例如，

伏)，并且可以将局部位线LBL(V_bl)的放电率与代表存储的多位的电压状态的若干可编程参考电压的放电率进行比较。这种方法可以扩展为状态的连续统一体，以有效地提供模拟存储。可编程参考电压可以存储在位于多栅极垂直NOR串阵列内的专用参考垂直NOR串中，使得紧密地追踪读取、编程和背景泄漏期间的特性。在垂直NOR串对中，在每一个读取周期中仅可以读取两个垂直NOR串中的一个垂直NOR串上的TFT；在另一个垂直NOR串上的TFT置于“断开”状态(即，所有字线为0V)。在读取周期期间，由于在垂直NOR串中仅一个TFT暴露于读取电压，因此基本上不存在读取干扰条件。

在本发明的实施例的一个示例中，在垂直NOR串对的每一个垂直NOR串上可以提供64个TFT和一个或多个预充电TFT。每一个字线在与局部垂直N+源极线柱的相交处形成电容器(参见，例如图6a的电容660)。这种电容器的典型值例如可以是1×10^-18法拉。包括垂直NOR串对的两个垂直NOR串中的所有电容器，总分布的电容C总计约1×10^-16法拉，这足以使局部源极线在读取周期内保持预充电源极电压(V_ss)，这直接在预充电操作之后通常不到一微秒内完成。通过位线存取选择晶体管411和预充电TFT 470的充电时间约为几纳秒的量级，因此充电时间不会显著添加到读取等待时间。从垂直NOR串中的TFT中读取是快速的，因为读取操作涉及在垂直NOR串中的仅一个TFT中传导，而与NAND串上的读取操作不同，其中需要传导多个串联的TFT。

影响本发明的垂直NOR串的读取等待时间的主要因素有两个：(a)与全局位线的电阻R_bl和电容C_b1相关联的RC时间延迟(例如，图6a中的GBL614-1)，以及(b)当定址的TFT开始传导时，感测放大器对局部位线(例如，LBL-1)上的电压降V_bl的响应时间。与服务例如16000个垂直NOR串的全局位线相关联的RC时间延迟约为几十纳秒的量级。用于读取现有技术的垂直NAND串(例如，图1b的NAND串)的TFT的读取等待时间是由流过32个或更多个串联的TFT的电流和全局位线的选择晶体管放电电容C_bl确定的。相比之下，在本发明的垂直NOR串中，仅通过与位线存取选择晶体管411串联的一个定址的晶体管(例如，图4a的晶体管416L)来提供读取电流放电C_b1，导致更快地放电局部位线电压(V_bl)。结果，实现了低得多的等待时间。

在图4c中，当一次读取一个TFT(例如，垂直NOR串451b中的TFT416L)时，垂直NOR串对491的垂直NOR串451a或451b中的所有其他TFT均保持在“断开”状态，其字线保持在0V。即使垂直NOR串对492的垂直NOR串452a中的TFT416R与TFT416L共享字线W31，TFT416R仍可以与TFT 416L同时被读取，因为垂直NOR串452a由全局位线414-2服务，而垂直NOR串451b由全局位线414-1服务。(图6a和6b图示了全局位线614-1和614-2如何服务相邻垂直NOR串)。

在一个实施例中，字线堆叠体包括在32个平面中提供的32个或更多个字线。在一个多栅极垂直NOR串阵列中，每一个平面可以包括控制16000个TFT的8000个字线，该字线中的每一个都可以通过16000个全局位线并行地读取，只要每一个位线都连接到专用感测放大器。或者，如果若干全局位线通过解码电路共享感测放大器，则将在若干连续的读取周期中读取16000个TFT。并行读取大量放电的TFT会在芯片的地面电源(V_ss)中引起电压反弹，这可能导致读取错误。然而，在局部源极线(即，为垂直NOR串提供虚设源极电压(V_ss))中使用预充电寄生电容器C的实施例具有特别的优点，因为消除了这样的接地电压反弹。这是因为垂直NOR串中的虚设源极电压是独立的并且未连接到芯片的地面电源。

编程(写入)和编程禁止的操作。

定址的TFT的编程可以通过以下来实现：当在选择的字线(例如，字线423p-R)与有源沟道区域(例如，图4a中的有源沟道区域456)之间应用高编程电压时，将电子从TFT的沟道区域(例如，图4b所示的沟道区域430L)隧穿——直接隧穿或Fowler-Nordheim隧穿——到电荷俘获层(例如，电荷俘获层434)。由于隧穿是高效的，需要非常少的电流来对TFT进行编程，因而可以以低功耗实现数万个TFT的并行编程。通过隧穿进行编程可以需要例如20V、100微秒的脉冲。优选地，通过连续的较短持续时间的步进电压脉冲来实现编程，所述脉冲从大约14V开始并且高达大约20V。步进电压脉冲降低了TFT上的电应力，并且避免过冲预期的编程的阈值电压。

在每一个编程的高电压脉冲之后，读取定址的晶体管以检验其是否达到其目标阈值电压。如果未达到目标阈值电压，则应用到选择的字线的下一个编程脉冲典型地渐进了几百毫伏。将该编程验证序列重复地应用到有源列(例如，图4b的列430L)的一个定址的字线(即，控制栅极)，该定址的字线具有对局部位线(例如，图4a的局部位线454)应用的0V。在这些编程的高字线电压下，TFT 416L的沟道区域被反相并保持在0V，使得电子隧穿到TFT416L的电荷存储层中。当读取感测指示定址的TFT已经达到其目标阈值电压时，必须禁止定址的TFT进一步编程，而共享同一字线的其他TFT可以继续编程到其更高的目标阈值电压。例如，当编程垂直NOR串451b中的TFT 416L时，必须通过将所有其他TFT的所有字线保持在0V来禁止对垂直NOR串451b和451a中的所有其他TFT进行编程。

为了禁止对TFT 416L进一步编程，一旦其达到目标阈值电压，就将半选择电压(即，大约10V)应用到局部位线454。在沟道区域中设置10V并且控制栅极上设置20V的情况下，仅将10V净电压应用到电荷俘获层上，因此Fowler-Nordheim隧穿电流微不足道，并且在步进脉冲电压最高可达20V的剩余序列期间，TFT416L上没有发生有意义的进一步编程。通过将局部位线454提升到10V，同时继续渐增字线WL31上的编程电压脉冲，共享同一选择的字线的垂直NOR串上的所有TFT被正确地编程到其较高的目标阈值电压。为了在多级单元存储中将数万个并联的TFT正确地编程到它们的各种目标阈值电压状态，“编程-读取-编程禁止”的序列是必不可少的。如果不存在对单独TFT进行过度编程的这样的编程禁止，则可能导致超出限度或与下一个较高目标阈值电压状态的阈值电压合并。尽管TFT 416R和TFT416L共享同一字线，但是它们属于不同的垂直NOR串对452和451。可以以相同的编程脉冲电压序列对TFT 416L和TFT 416R进行编程，因为它们相应的位线电压是通过GBL1和GBL2供应的并且是独立控制的。例如，TFT 416L可以继续被编程，而可以在任何时候禁止TFT 416R进一步编程。可以满足这些编程和编程禁止的电压条件，因为垂直NOR串对491的垂直NOR串451a和451b分别由单独的字线423p-L和423p-R控制，并且每一个局部位线上的电压都可以独立于所有其他垂直NOR串对进行设置。在编程期间，可以将已定址的字线堆叠体内或未定址的字线堆叠体内的任何未选择的字线设置成0V、半选择10伏或浮置。在通过源极存取选择晶体管(图4c中未示出)来访问全局源极线(例如，图4c的GSL1)的实施例中，存取选择晶体管在编程期间是断开的，导致在编程和编程禁止期间局部源极线455上的电压遵循局部位线454上的电压。同样的适用于由图4c中的电容器460表示的寄生电容C提供局部源极线上的电压的实施例。在图4c的实施例中，在有全局源极线但是没有源极存取选择晶体管的情况下，应用到定址的串的全局源极线413-1的电压应优选地在编程和禁止编程期间追踪定址的全局位线414-1的电压。

在每一个渐进地较高的电压编程脉冲之后是读取周期，以确定TFT416L和416R是否已达到它们相应的目标阈值电压。如果这样，则将漏极、源极和体电压提升到10V(替代地，这些电压浮置为接近10V)以禁止进一步编程，而字线WL31继续在同一平面上对尚未达到它们的目标阈值电压的其他定址的TFT进行编程。当所有定址的TFT已被读取验证为正确编程时，该序列终止。在MLC的情况下，对多个阈值电压状态中的一个进行编程可以通过以下来加速：将每一个定址的全局位线设置为若干预定电压(例如，0V、1.5V、3.0V或4.5V，表示要存储的2位数据的四个不同状态)中的一个，然后将步进编程脉冲(高达约20V)应用到字线WL31。以这种方式，定址的TFT接收有效隧穿电压(即，20、18.5、17和15.5伏)中的一个预定有效隧穿电压，导致在单个编程序列中将预定阈值电压中的一个编程到TFT中。随后可以在单独TFT级别上提供精细的编程脉冲。

加速全平面并行编程

由于多栅极垂直NOR串阵列中每个局部源极线固有的寄生电容C，多栅极垂直NOR串阵列中的所有局部源极线都可以具有0V(用于编程)或10V(用于禁止)，其(例如，通过全局位线GBL1和位线存取串选择晶体管411和预充电晶体管470)在应用高电压脉冲序列之前被临时置于所有垂直NOR串上。可以通过逐个平面定址字线平面来实行该过程。对于每一个定址的字线平面，可以将编程脉冲序列应用到定址的字线平面上的许多或所有字线，同时将其他字线平面上的所有字线保持在0V，以便在定址的平面上并行编程大量TFT，然后进行单独读取验证，并在必要时将适当编程的TFT的局部源极线重置为编程禁止电压。此方法提供显著优势，因为编程时间相对较长(即大约100微秒)，而对所有局部源极线电容器进行预充电或对共享定址的字线平面的所有TFT进行读取验证的速度要快1000倍以上。因此，需要在每一个字线平面中并行编程尽可能多的TFT。这种加速的编程特征在MLC编程中提供了更大的优势，该MLC编程比单个位编程缓慢得多。

擦除操作

对于某些电荷俘获材料，通过捕获的电荷的反向隧穿来执行可以是相当缓慢的擦除操作，有时需要数十毫秒的20V或更高的脉冲。因此，通常可以在背景中执行的垂直NOR串阵列级别(“块擦除”)处实现擦除操作。典型的垂直NOR串阵列可以具有64个字线平面，其中每一个字线平面控制例如16384×16384个TFT，总共约170亿个TFT。因此，如果在每一个TFT上存储两位数据，那么一个TB的芯片可以包括大约30个这样的垂直NOR串阵列。在一些实施例中，可以通过向垂直NOR串中的所有TFT共享的P-沟道应用大约20V来实行块擦除(例如，图4c中的体连接456和图5a中的接触556)，同时将块中的所有字线保持在0V。擦除脉冲的持续时间应使得块中的大多数TFT被擦除到轻微增强模式阈值电压，即在零和一伏之间。一些TFT将过冲并被擦除到耗尽模式(即，轻微负的阈值电压)。作为擦除命令的一部分，在擦除脉冲终止之后，可以需要软编程以将过度擦除的TFT返回到轻微增强模式阈值电压。可以包含无法被编程为增强模式的多个耗尽模式TFT中的一个耗尽模式TFT的垂直NOR串可能必须被止用，以替换为备用串。

替代地，除了向体(即，P-层)提供擦除脉冲以外，将垂直NOR串阵列中的所有垂直NOR串对上的局部源极线和局部位线(例如，图4c中的局部源极线455和局部位线454)提升到约20V，同时将所有字线平面上的所有字线保持在0V达擦除脉冲的持续时间。此方案需要全局源极线和全局位线选择解码器采用高电压晶体管，该高电压晶体管在其结点处可以承受20V。替代地，通过以下可以一起擦除共享定址的字线平面的所有TFT：将-20V脉冲应用到定址的平面上的所有字线，同时将所有其他平面上的字线保持在0V。垂直NOR串对中的所有其他电压均保持在0V。这将仅擦除字线的一个定址的平面接触的所有TFT的XY片(X-Yslice)。

半非易失性NOR TFT串

适用于在垂直NOR串中使用的一些电荷俘获材料(例如，氧化物-氮化物-氧化物或“ONO”)的数据保持时间长(通常为许多年的量级)，但是耐久度较低(即，在某些数量的写入擦除周期之后性能会降低，典型地万次的量级或更短)。然而，在某些实施例中，可以选择一种电荷俘获材料，存储电荷的保持时间极大减少，但耐久度极大地提高(例如，保持时间为分钟或小时的量级，耐久度为千万次的量级的写入擦除周期)。例如，在图7c的实施例中，典型地为6-8纳米的SiO₂层的隧穿电介质层732c的厚度可以减小到大约2纳米，或者替换为另一种类似厚度的电介质材料(例如，SiN)。较薄的电介质层可以使用适度的电压通过直接隧穿(这与需要较高电压的Fowler-Nordheim隧穿不同)将电子引入到电荷俘获层中，电子将被俘获从几分钟直到几个小时或几天。电荷俘获层732b可以是氮化硅、在薄电介质膜中分散的导电纳米点，或者其他包括隔离薄浮置栅极的电荷俘获膜的组合。阻断层732a可以是二氧化硅、氧化铝、氧化铪、氮化硅，高介电常数电介质或其任意组合。阻断层732a阻断在电荷俘获层732b中的电子逃逸到控制栅极字线。由于超薄隧穿电介质层的击穿或通过反向直接隧穿，俘获的电子最终将泄漏回到有源区域730R中。但是，俘获的电子的此类损失相对较慢。还可以使用电荷存储材料的其他组合，导致高耐久度但是低保持“半易失性”存储TFT，该TFT需要周期性写入或读取刷新操作来补充丢失的电荷。因为本发明的垂直NOR串具有相对较快的读取存取(即，低等待时间)，所以它们可以用在目前需要使用动态随机存取存储器(DRAM)的某些应用中。本发明的垂直NOR串相对于DRAM的显著优势具有：更低的每个位成本，因为在三维堆叠体中不能构建DRAM；以及低得多的功耗，因为与刷新DRAM所需的每几毫秒相比较，刷新周期大约仅需要每隔几分钟或每几小时运行一次。本发明的三维半易失性存储TFT是通过以下实现的：通过为电荷俘获材料选择适当的材料，诸如上面讨论的材料，以及通过适当地调整编程/读取/禁止编程/擦除条件并且结合周期性数据刷新。

NROM/镜像位NOR TFT串

在本发明的另一个实施例中，垂直NOR串可以是使用通道热电子注入方法来编程的，该方法与本领域技术人员已知的二维NROM/镜像位晶体管中使用的注入方法类似。以图4a的实施例为例，沟道热电子注入的编程条件可以是：控制栅极423p上的8V，局部源极线455上的0V，局部漏极线454上的5V。将代表一个位的电荷存储在沟道区域456在与局部位线454的相交处旁边的一端的电荷存储层中。通过反转局部源极线455和局部位线454的极性，代表第二位的电荷被编程并存储在电荷存储层中，该电荷存储层位于沟道区域456在与局部位线454的相交处旁边的相对端。读取两个位需要以与相反的编程顺序进行读取，如对本领域技术人员是已知的。沟道热电子编程的效率远远低于通过直接隧穿或Fowler-Nordheim隧穿的编程的效率，因此，它不适合使用隧穿进行大量并行编程。但是，每一个TFT具有两倍的位密度，使得其对诸如档案库存储器的应用有吸引力。NROM TFT实施例的擦除可以通过采用常规NROM擦除机制来实现，该机制是通过带间(band to band)隧穿诱导的热空穴注入来中和俘获的电子的电荷：字线上应用-5V，向局部源极线455应用0V，并且向局部位线454应用5V。替代地，可以通过以0V的字线将高的正衬底电压V_bb应用到体区域456来擦除NROM TFT。由于伴随着沟道热电子注入编程的编程电流较高，所以垂直NROM TFT串的所有实施例都必须采用硬连线的局部源极线和局部位线，诸如图3a和6c的实施例中。

提供上述详细描述以说明本发明的具体实施例，并且不旨在限制本发明。在本发明范围内的多种变型和修改是可能的。本发明在所附权利要求中阐述。

Claims

1.一种存储器结构，包括：

半导体衬底，具有实质平坦表面并包括其中形成用于存储器电路操作的电路；

多个由半导体材料构成的有源列，在所述半导体衬底上方形成，每个有源列沿着与所述半导体衬底的平坦表面正交的第一方向延伸并包括第一重掺杂区域、第二重掺杂区域以及各与所述第一重掺杂区域和第二重掺杂区域二者相邻的一个或多个轻掺杂区域，其中，所述有源列布置在二维阵列中，所述二维阵列具有沿着第二方向延伸的有源列的行和沿着第三方向延伸的有源列的行，所述第二方向和所述第三方向各自平行于所述半导体衬底的所述平坦表面；

电荷俘获材料，被提供在每个有源列的一个或多个表面之上；以及

彼此之间电学隔离的多个字线导体，在多个堆叠体中被提供在所述有源列之间，每个堆叠体沿着所述第三方向纵向延伸，其中，所述有源列、所述电荷俘获材料和所述字线导体一起形成多个可变阈值的薄膜晶体管，每个可变阈值的薄膜晶体管包括所述字线导体中的相关联的一个字线导体、有源列的轻掺杂区域中的一部分、在所述轻掺杂区域中的所述部分与所述字线导体之间的电荷俘获材料、以及所述第一重掺杂区域和第二重掺杂区域；

第一多个互连导体和第二多个互连导体，沿着所述第二方向分别在所述有源列上方和下方纵向延伸，其中(i)所述第一重掺杂区域形成局部位线并用作所述可变阈值的薄膜晶体管的第一漏极或源极端子，所述局部位线可选择地连接到所述第二多个互连导体中的相关联的一个互连导体，(ii)所述相关联的字线导体用作栅极端子以提供控制电压到所述可变阈值的薄膜晶体管；以及(iii)所述第二重掺杂区域形成局部源极线并用作所述可变阈值的薄膜晶体管的第二漏极或源极端子，所述局部源极线连接到所述第一多个互连导体中的相关联的一个互连导体。

2.根据权利要求1所述的存储器结构，其中，所述第二多个互连导体包括沿着所述第二方向的有源列的每一行下方的多个位线段，其中，所述位线段可选择地彼此电学隔离并各自连接在该有源列的行中的预定数目的局部位线。

3.根据权利要求2所述的存储器结构，还包括多个区域位线段，其中，多个位线段可选择地连接到每个区域位线段。

4.根据权利要求2所述的存储器结构，还包括多个段选择晶体管，每个段选择的晶体管将对应的位线段可选择地连接到所述半导体衬底中的电路。

5.根据权利要求4所述的存储器结构，其中，所述半导体衬底中的电路包括遍及所述半导体衬底的平坦表面分布的多个感测放大器，所述感测放大器各由一个或多个段选择晶体管的不同组连接到对应的位线段。

6.根据权利要求4所述的存储器结构，其中，在所述半导体衬底中形成所述段选择晶体管。

7.根据权利要求2所述的存储器结构，其中，每个字线导体在所述字线导体的相对侧上的有源列中提供可变阈值的薄膜晶体管的栅极端子，并且其中，所述字线导体的相对侧上的相邻有源列中的局部位线与不同位线段相关联。

8.根据权利要求1所述的存储器结构，其中，所述第一多个互连导体包括沿着所述第二方向的有源列的每一行上方的多个源极线段，其中，所述源极线段各自连接在该有源列的行中的预定数目的局部位线。

9.根据权利要求8所述的存储器结构，其中，所述源极线段可选择地彼此电隔离。

10.根据权利要求9所述的存储器结构，还包括全局源极线和多个段选择晶体管，每个段选择晶体管将预定数目的源极线段连接到所述全局源极线。

11.根据权利要求10所述的存储器结构，还包括在每个有源列中的预充电晶体管，用于将所述有源列的局部源极线电连接到所述有源列的局部位线。

12.根据权利要求11所述的存储器结构，其中，由每个源极线段连接的局部源极线提供电容，所述电容在对一个或多个可变阈值的薄膜晶体管进行读取、编程、禁止编程或擦除操作期间在与所述源极线段相关联的有源列中用作虚拟电压源。

13.根据权利要求8所述的存储器结构，还包括所述半导体衬底中的体偏置电压源，其中，每个有源列的轻掺杂区域由所述有源列上方或下方的导体连接到所述体偏置电压。

14.根据权利要求13所述的存储器结构，其中，所述有源列上方的导体包括所述第一多个互连导体中的一个。

15.根据权利要求13所述的存储器结构，其中，所述有源列上方的导体沿着所述第三方向布线。

16.根据权利要求8所述的存储器结构，还包括各自与所述源极线段中的一个相关联的多个充电列，每一个充电列的第一重掺杂区域和第二重掺杂区域与所述有源列中的一个有源列的第一重掺杂区域和第二重掺杂区域实质上相同，其中，每一个充电列还包括各自可选择地连接所述充电列的第一重掺杂区域和第二重掺杂区域的多个通过晶体管，其中，所述第一重掺杂区域和第二重掺杂区域中的至少一个连接到所述半导体衬底中的电路。

17.根据权利要求16所述的存储器结构，其中，每一个充电列形成在两个邻近源极线段之间。

18.根据权利要求16所述的存储器结构，其中，所述字线导体中的一个或多个在所述充电列中的一个或多个中激活所述通过晶体管中的一个或多个。

19.根据权利要求18所述的存储器结构，还包括连接所述字线中的一个或多个的局部源极线，所述字线中的一个或多个在所述充电列中的一个或多个中激活所述通过晶体管中的一个或多个。

20.根据权利要求16所述的存储器结构，其中，每一个充电列由所述半导体衬底中的段选择晶体管连接到所述半导体衬底中的电压源。

21.根据权利要求20所述的存储器结构，其中，所述电压源在擦除操作期间将擦除电压供应给源极线。

22.根据权利要求1所述的存储器结构，其中，所述每个有源列由隔离电介质材料或由气隙彼此隔离。

23.根据权利要求1所述的存储器结构，其中，堆叠体中的字线导体由隔离电介质材料或由气隙彼此隔离。

24.根据权利要求1所述的存储器结构，其中，与每一个有源列相关联的可变阈值的薄膜晶体管并联地组织成一个或多个NOR薄膜晶体管串。

25.根据权利要求1所述的存储器结构，其中，沿着所述第一方向在不同位置处每一个堆叠体中的字线导体形成阶梯状结构的台阶，并且其中，每个字线导体在阶梯状结构处由通孔连接到所述第一多个互连导体或第二多个互连导体中的对应一个。

26.根据权利要求25所述的存储器结构，其中，在不同堆叠体中在阶梯状结构的选择的台阶处的选择的字线导体连接到所述第一多个互连导体或第二多个互连导体中的选择的一个。

27.一种存储器结构，包括上下叠置提供的第一模块化存储器结构和第二模块化存储器结构，其中，每一个模块化存储器结构包括如权利要求25所述的存储器结构。

28.根据权利要求27所述的存储器结构，其中，所述第一模块化存储器结构和第二模块化存储器结构由电介质层彼此隔离。

29.根据权利要求28所述的存储器结构，其中，所述第一模块化存储器结构和第二模块化存储器结构中的有源列沿着所述第一方向对准，并且其中，对应的有源列的局部源极线中通过穿过所述电介质层的通孔连接。

30.根据权利要求1所述的存储器结构，还包括金属标塔，所述金属标塔嵌入在一个或多个有源列的局部源极线和局部位线中的一者或二者中。

31.根据权利要求30所述的存储器结构，其中，所述金属标塔各自包括氮化钛、氮化钨或钨中的一个或多个。

32.根据权利要求31所述的存储器结构，其中，使用原子层沉积技术形成所述金属标塔。

33.根据权利要求1所述的存储器结构，其中，每一个有源列中的轻掺杂区域包括第一区段和第二区段，并且其中，所述轻掺杂区域的第一区段用作所述有源列的可变阈值的薄膜晶体管的沟道区域，并且其中，所述轻掺杂区域的第二区段的掺杂浓度为所述轻掺杂区域的所述第一区段的掺杂浓度的数倍。