KR20210043101A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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송승민
신재훈
신중식
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삼성전자주식회사
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Abstract

제품 신뢰성이 향상된 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는, 기판, 기판 상에, 복수의 제1 게이트 전극을 포함하는 제1 몰드 구조체, 제1 몰드 구조체 상에, 복수의 제2 게이트 전극을 포함하는 제2 몰드 구조체, 및 제1 몰드 구조체 및 제2 몰드 구조체를 관통하여, 각각의 제1 게이트 전극 및 각각의 제2 게이트 전극과 교차하는 복수의 채널 구조체를 포함하고, 제1 몰드 구조체는 서로 이격되는 제1 스택 및 제2 스택을 포함하고, 제2 몰드 구조체는 제1 스택 상에 적층되는 제3 스택과, 제2 스택 상에 적층되는 제4 스택과, 제3 스택과 제4 스택을 연결하는 제1 연결부를 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 워드 라인 절단 영역을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 복수의 제1 게이트 전극을 포함하는 제1 몰드 구조체, 제1 몰드 구조체 상에, 복수의 제2 게이트 전극을 포함하는 제2 몰드 구조체, 및 제1 몰드 구조체 및 제2 몰드 구조체를 관통하여, 각각의 제1 게이트 전극 및 각각의 제2 게이트 전극과 교차하는 복수의 채널 구조체를 포함하고, 제1 몰드 구조체는 서로 이격되는 제1 스택 및 제2 스택을 포함하고, 제2 몰드 구조체는 제1 스택 상에 적층되는 제3 스택과, 제2 스택 상에 적층되는 제4 스택과, 제3 스택과 제4 스택을 연결하는 제1 연결부를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 복수의 제1 게이트 전극을 포함하는 제1 몰드 구조체, 제1 몰드 구조체 상에, 복수의 제2 게이트 전극을 포함하는 제2 몰드 구조체, 제1 몰드 구조체 및 제2 몰드 구조체를 관통하여, 각각의 제1 게이트 전극 및 각각의 제2 게이트 전극과 교차하는 복수의 채널 구조체, 및 제1 방향으로 연장되며, 각각의 채널 구조체와 접속되는 비트 라인을 포함하고, 제1 몰드 구조체는, 제1 방향과 교차하는 제2 방향으로 연장되어 제1 몰드 구조체를 완전히 절단하는 제1 블록 트렌치를 포함하고, 제2 몰드 구조체는, 제1 블록 트렌치의 일부를 노출시키는 복수의 제2 블록 트렌치를 포함하고, 복수의 제2 블록 트렌치는 서로 이격되며, 제2 방향을 따라 배열된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 복수의 제1 게이트 전극을 포함하는 제1 몰드 구조체, 제1 몰드 구조체 상에, 복수의 제2 게이트 전극을 포함하는 제2 몰드 구조체, 제1 몰드 구조체 및 제2 몰드 구조체를 관통하여, 각각의 제1 게이트 전극 및 각각의 제2 게이트 전극과 교차하는 복수의 채널 구조체, 제1 방향으로 연장되며, 각각의 채널 구조체와 접속되는 비트 라인, 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 제1 게이트 전극 및 복수의 제2 게이트 전극을 절단하는 제1 워드 라인 트렌치, 제2 방향으로 연장되며, 복수의 제1 게이트 전극 및 복수의 제2 게이트 전극을 절단하는 제2 워드 라인 트렌치, 및 제1 워드 라인 트렌치와 제2 워드 라인 트렌치 사이에, 제2 방향으로 연장되며, 복수의 제1 게이트 전극을 절단하는 제1 블록 트렌치를 포함하고, 제1 몰드 구조체는, 제1 블록 트렌치에 의해 분리되는 제1 스택 및 제2 스택을 포함하고, 제2 몰드 구조체는, 제1 스택 상에 적층되는 제3 스택과, 제2 스택 상에 적층되는 제4 스택과, 제3 스택과 제4 스택을 연결하는 복수의 제1 연결부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에, 교대로 적층되는 제1 희생 패턴 및 제1 절연 패턴을 형성하고, 제1 방향으로 연장되며, 제1 희생 패턴 및 제1 절연 패턴을 완전히 절단하는 제1 블록 트렌치를 형성하고, 제1 블록 트렌치 내에, 희생 충진 패턴을 형성하고, 제1 희생 패턴 및 제1 절연 패턴 상에, 교대로 적층되는 제2 희생 패턴 및 제2 절연 패턴을 형성하고, 제2 희생 패턴 및 제2 절연 패턴 내에, 희생 충진 패턴의 일부를 노출시키는 복수의 제2 블록 트렌치를 형성하는 것을 포함하고, 복수의 제2 블록 트렌치는 서로 이격되며, 제1 방향을 따라 배열된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A-A를 따라서 절단한 단면도이다.
도 4는 도 3의 R1을 확대한 확대도이다.
도 5는 도 2의 B-B를 따라서 절단한 단면도이다.
도 6은 도 2의 C-C를 따라서 절단한 단면도이다.
도 7은 도 2의 D-D를 따라서 절단한 단면도이다.
도 8은 도 2 내지 도 7의 제1 몰드 구조체 및 제2 몰드 구조체를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 E-E를 따라서 절단한 단면도이다.
도 11은 도 9 및 도 10의 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 12는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 13은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 14는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 16은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 17은 도 16의 R2를 확대한 확대도이다.
도 18 내지 도 26은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27 내지 도 30은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 17을 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들은 2차원적으로 배열될 수 있다. 예를 들어, 공통 소오스 라인(CSL)들은 서로 이격되어 제2 방향(Y)으로 각각 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터(MCT)들의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 3은 도 2의 A-A를 따라서 절단한 단면도이다. 도 4는 도 3의 R1을 확대한 확대도이다. 도 5는 도 2의 B-B를 따라서 절단한 단면도이다. 도 6은 도 2의 C-C를 따라서 절단한 단면도이다. 도 7은 도 2의 D-D를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 2에서 비트 라인(BL)의 도시는 생략한다.
도 2 내지 도 7을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 기판(100), 제1 몰드 구조체(MS1), 제2 몰드 구조체(MS2), 복수의 채널 구조체(CS)들 및 복수의 비트 라인(BL)들을 포함한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
기판(100)은 셀 어레이 영역(CAR) 및 콘택 영역(CTR)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이가 형성될 수 있다. 메모리 셀 어레이는 복수의 메모리 셀들 및 각각의 상기 메모리 셀과 전기적으로 연결되는 복수의 워드 라인들 및 복수의 비트 라인들을 포함할 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 후술되는 제1 몰드 구조체(MS1), 제2 몰드 구조체(MS2), 복수의 채널 구조체(CS)들 및 비트 라인(BL)이 형성될 수 있다.
콘택 영역(CTR)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 콘택 영역(CTR)에는 후술되는 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)이 계단 형태로 적층될 수 있다. 또한, 콘택 영역(CTR)에는 각각의 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속되는 메모리 셀 콘택들(미도시)이 형성될 수 있다. 예를 들어, 메모리 셀 콘택들은 제1 층간 절연막(140) 및 제2 층간 절연막(165)을 관통하여 각각의 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속되도록 형성될 수 있다.
제1 몰드 구조체(MS1)는 기판(100) 상에 형성될 수 있다. 제1 몰드 구조체(MS1)는 기판(100) 상에 교대로 적층되는 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 및 복수의 제1 절연 패턴(110)들을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 전극(GSL, WL11~WL1n) 및 각각의 제1 절연 패턴(110)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다. 제1 게이트 전극(GSL, WL11~WL1n) 및 제1 절연 패턴(110)은 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 제3 방향(Z)에서 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 제1 게이트 전극들(GSL, WL11~WL1n)은 기판(100) 상에 차례로 적층되는 그라운드 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 몇몇 실시예에서, 그라운드 선택 라인(GSL)은 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 중 최하부에 배치되는 게이트 전극일 수 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 형성될 수 있다. 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 복수의 제2 게이트 전극들(WL21~WL2n, SSL) 및 복수의 제2 절연 패턴(112)들을 포함할 수 있다. 예를 들어, 각각의 제2 게이트 전극(WL21~WL2n, SSL) 및 각각의 제2 절연 패턴(112)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다. 제2 게이트 전극(WL21~WL2n, SSL) 및 제2 절연 패턴(112)은 제3 방향(Z)에서 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 제2 게이트 전극들(WL21~WL2n, SSL)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 몇몇 실시예에서, 스트링 선택 라인(SSL)은 복수의 제2 게이트 전극들(WL21~WL2n, SSL) 중 최상부에 배치되는 게이트 전극일 수 있다.
제1 게이트 전극(GSL, WL11~WL1n) 및 제2 게이트 전극(WL21~WL2n, SSL)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(GSL, WL11~WL1n) 및 제2 게이트 전극(WL21~WL2n, SSL)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연 패턴(110) 및 제2 절연 패턴(112)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(110) 및 제2 절연 패턴(112)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 채널 구조체(CS)들은 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 관통할 수 있다. 또한, 복수의 채널 구조체(CS)들은 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 각각의 채널 구조체(CS)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예를 들어, 원기둥 모양)일 수 있다. 각각의 채널 구조체(CS)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
반도체 패턴(130)은 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 관통할 수 있다. 예를 들어, 반도체 패턴(130)은 제3 방향(Z)으로 연장될 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 측면을 따라 연장될 수 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 복수의 막을 포함할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 정보 저장막(132)은 반도체 패턴(130) 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 각각의 채널 구조체(CS)는 제1 충진 패턴(134)을 더 포함할 수 있다. 제1 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(130)은 제1 충진 패턴(134)의 측면 및 바닥면을 따라 연장될 수 있다. 제1 충진 패턴(134)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 구조체(CS)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(136)는 몰드 구조체(MS) 상에 형성되는 제1 층간 절연막(140) 내에 형성될 수 있다.
도 3에서, 채널 패드(136)는 반도체 패턴(130)의 상면 상에 형성되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)의 상부는 채널 패드(136)의 측면을 따라 연장되도록 형성될 수도 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체(CS)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 복수의 채널 구조체(CS)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CS)들은 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다.
몇몇 실시예에서, 제1 몰드 구조체(MS1)를 관통하는 채널 구조체(CS)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 또한, 제2 몰드 구조체(MS2)를 관통하는 채널 구조체(CS)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 채널 구조체(CS)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 몰드 구조체(MS1)의 최상면을 관통하는 채널 구조체(CS)의 폭은, 제2 몰드 구조체(MS2)의 최하면을 관통하는 채널 구조체(CS)의 폭보다 클 수 있다. 이는, 제1 몰드 구조체(MS1)를 관통하는 식각 공정 및 제2 몰드 구조체(MS2)를 관통하는 식각 공정이 별개로 수행됨에 기인할 수 있다.
도시된 것과 달리, 몇몇 실시에에서, 채널 구조체(CS)의 폭은 제2 몰드 구조체(MS2)의 최상면으로부터 제1 몰드 구조체(MS1)의 최하면을 향하는 방향에서 점점 감소할 수도 있다. 예를 들어, 제1 몰드 구조체(MS1)를 관통하는 식각 공정 및 제2 몰드 구조체(MS2)를 관통하는 식각 공정은 동시에 수행될 수도 있다.
복수의 비트 라인(BL)들은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 각각의 비트 라인(BL)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 비트 라인(BL)들은 제2 몰드 구조체(MS2) 상에 형성될 수 있다.
각각의 비트 라인(BL)은 복수의 채널 구조체(CS)들과 접속될 수 있다. 예를 들어, 도 3 및 도 5에 도시된 것처럼, 비트 라인(BL)은 비트 라인 콘택(170)을 통해 복수의 채널 구조체(CS)들과 접속될 수 있다. 비트 라인 콘택(170)은 예를 들어, 제2 층간 절연막(165)을 관통하여 비트 라인(BL)과 채널 구조체(CS)를 전기적으로 연결할 수 있다.
제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)는 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)에 의해 절단될 수 있다. 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)는 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 제1 워드 라인 트렌치(WLC1)는 제2 방향(Y)으로 연장되어 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 절단할 수 있다. 제2 워드 라인 트렌치(WLC2)는 제1 워드 라인 트렌치(WLC1)로부터 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되어 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 절단할 수 있다.
이에 따라, 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)은 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)에 의해 절단될 수 있다.
제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)에 의해 절단된 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)는 하나의 블록 영역(BLK)을 형성할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 블록 영역(BLK)은 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이에 정의될 수 있다.
몇몇 실시예에서, 제1 워드 라인 트렌치(WLC1)는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 완전히 절단할 수 있고, 제2 워드 라인 트렌치(WLC2)는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 완전히 절단할 수 있다.
몇몇 실시예에서, 도 2에 도시된 것처럼, 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에 걸쳐서 형성될 수 있다.
몇몇 실시예에서, 도 3 및 도 5에 도시된 것처럼, 제1 몰드 구조체(MS1)를 절단하는 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 또한, 제2 몰드 구조체(MS2)를 절단하는 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)를 형성하는 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 몰드 구조체(MS1)의 최상면을 절단하는 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)의 폭은, 제2 몰드 구조체(MS2)의 최하면을 절단하는 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)의 폭보다 클 수 있다. 이는, 제1 몰드 구조체(MS1)를 절단하는 식각 공정 및 제2 몰드 구조체(MS2)를 절단하는 식각 공정이 별개로 수행됨에 기인할 수 있다.
제1 몰드 구조체(MS1)는 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)에 의해 다시 절단될 수 있다. 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)는 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이에 개재될 수 있다. 즉, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)는 블록 영역(BLK) 내의 제1 몰드 구조체(MS1)를 절단할 수 있다.
제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)는 블록 영역(BLK) 내에 복수의 블록들(I, II, III)을 정의할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 블록 트렌치(BC11)는 제1 블록(I)과 제2 블록(II)을 정의할 수 있고, 제2 블록 트렌치(BC12)는 제2 블록(II)과 제3 블록(III)을 정의할 수 있다.
몇몇 실시예에서, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에 걸쳐서 형성될 수 있다.
몇몇 실시예에서, 도 3 및 도 5에 도시된 것처럼, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)를 형성하는 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)는 각각 제1 몰드 구조체(MS1)를 완전히 절단할 수 있다. 이에 관하여는, 도 8에 관한 설명에서 보다 구체적으로 후술한다.
제2 몰드 구조체(MS2)는 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)에 의해 다시 절단될 수 있다. 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)는 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이에 개재될 수 있다. 즉, 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)는 블록 영역(BLK) 내의 제2 몰드 구조체(MS2)를 절단할 수 있다.
몇몇 실시예에서, 도 2에 도시된 것처럼, 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에 걸쳐서 형성될 수 있다.
몇몇 실시예에서, 도 3 및 도 5에 도시된 것처럼, 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)를 형성하는 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)의 최상부의 폭은, 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)의 최하부의 폭보다 클 수 있다. 이는, 제1 몰드 구조체(MS1)를 절단하는 식각 공정 및 제2 몰드 구조체(MS2)를 절단하는 식각 공정이 별개로 수행됨에 기인할 수 있다.
몇몇 실시예에서, 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)는 각각 제2 몰드 구조체(MS2)의 일부를 절단할 수 있다. 이에 관하여는, 도 8에 관한 설명에서 보다 구체적으로 후술한다.
몇몇 실시예에서, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 내지 제4 블록 트렌치(BC11, BC12, BC21, BC22) 내에 스페이서(154) 및 제2 충진 패턴(152)이 형성될 수 있다.
스페이서(154)는 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 내지 제4 블록 트렌치(BC11, BC12, BC21, BC22)의 프로파일을 따라 연장될 수 있다. 제2 충진 패턴(152)은 스페이서(154)가 형성되고 남은 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 내지 제4 블록 트렌치(BC11, BC12, BC21, BC22)의 영역을 채우도록 형성될 수 있다.
몇몇 실시예에서, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2)를 채우는 제2 충진 패턴(152)은 비휘발성 메모리 장치의 공통 소오스 라인(Common Source Line; 예를 들어, 도 1의 CSL)으로 제공될 수 있다. 예를 들어, 제2 충진 패턴(152)은 도전 물질을 포함할 수 있다. 제1 및 제2 워드 라인 트렌치(WLC1, WLC2)를 채우는 제2 충진 패턴(152)은 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 관통하여 기판(100)과 접속될 수 있다.
몇몇 실시예에서, 제2 충진 패턴(152)은 기판(100) 내의 불순물 영역(105)과 접속될 수 있다. 불순물 영역(105)은 예를 들어, 제2 방향(Y)으로 연장될 수 있다.
스페이서(154)는 절연 물질을 포함할 수 있다. 이에 따라, 제2 충진 패턴(152)은 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)로부터 전기적으로 이격될 수 있다.
몇몇 실시예에서, 제1 내지 제4 블록 트렌치(BC11, BC12, BC21, BC22)를 채우는 제2 충진 패턴(152)은 기판(100)과 접속되지 않을 수 있다. 예를 들어, 도 3 및 도 5에 도시된 것처럼, 스페이서(154)는 제1 및 제2 블록 트렌치(BC11, BC12)의 바닥면을 따라 연장될 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 내지 제4 블록 트렌치(BC11, BC12, BC21, BC22) 내에는 절연 물질만이 형성될 수도 있다.
몇몇 실시예에서, 제2 몰드 구조체(MS2)는 제1 절단 라인(CL1) 및 제2 절단 라인(CL2)을 더 포함할 수 있다. 제1 절단 라인(CL1) 및 제2 절단 라인(CL2)은 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이에 개재될 수 있다.
제1 절단 라인(CL1) 및 제2 절단 라인(CL2)은 스트링 선택 라인(SSL)을 절단할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 절단 라인(CL1)은 제2 방향(Y)으로 연장되어 스트링 선택 라인(SSL)을 절단할 수 있다. 제2 절단 라인(CL2)은 제1 절단 라인(CL1)으로부터 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되어 스트링 선택 라인(SSL)을 절단할 수 있다.
몇몇 실시예에서, 도 2에 도시된 것처럼, 제1 절단 라인(CL1)은 제1 블록(I)과 제2 블록(II) 사이에 개재될 수 있고, 제2 절단 라인(CL2)은 제2 블록(II)과 제3 블록(III) 사이에 개재될 수 있다. 이에 따라, 제1 블록(I) 내의 채널 구조체(CS)들과 제2 블록(II) 내의 채널 구조체(CS)들은, 제1 절단 라인(CL1)에 의해 절단된 스트링 선택 라인(SSL)을 통해 별개로 선택되어 제어될 수 있다. 마찬가지로, 제2 블록(II) 내의 채널 구조체(CS)들과 제3 블록(III) 내의 채널 구조체(CS)들은, 제2 절단 라인(CL2)에 의해 절단된 스트링 선택 라인(SSL)을 통해 별개로 선택되어 제어될 수 있다.
이하에서, 도 2 내지 도 8을 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치의 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 보다 구체적으로 설명한다.
도 8은 도 2 내지 도 7의 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 설명하기 위한 개략적인 부분 분해 사시도이다. 설명의 편의를 위해, 도 8은 도 1의 셀 어레이 영역(CAR)만을 도시한다. 또한, 도 8에서, 제2 충진 패턴(152) 및 스페이서(154)의 도시는 생략한다.
도 8을 참조하면, 제1 몰드 구조체(MS1)는 제1 몰드 구조체(MS1)를 절단하는 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)를 포함할 수 있다.
몇몇 실시예에서, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)는 각각 제1 몰드 구조체(MS1)를 완전히 절단할 수 있다. 예를 들어, 제1 블록 트렌치(BC11)는 제2 방향(Y)으로 연장되어 제1 몰드 구조체(MS1)를 완전히 절단할 수 있다. 제2 블록 트렌치(BC12)는 제1 블록 트렌치(BC11)로부터 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되어 제1 몰드 구조체(MS1)를 완전히 절단할 수 있다.
이에 따라, 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이의 제1 몰드 구조체(MS1)는, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)에 의해 이격되는 복수의 스택들(S11, S12, S13)을 포함할 수 있다. 예를 들어, 제1 스택(S11)과 제2 스택(S12)은 제1 블록 트렌치(BC11)에 의해 서로 분리될 수 있다. 또한, 제2 스택(S12)과 제3 스택(S13)은 제2 블록 트렌치(BC12)에 의해 서로 분리될 수 있다.
제2 몰드 구조체(MS2)는 제2 몰드 구조체(MS2)를 절단하는 복수의 제3 블록 트렌치(BC21)들 및 복수의 제4 블록 트렌치(BC22)들을 포함할 수 있다.
몇몇 실시예에서, 제3 블록 트렌치(BC21)들 및 제2 블록 트렌치(BC12)들은 제2 몰드 구조체(MS2)의 일부를 절단할 수 있다. 예를 들어, 복수의 제3 블록 트렌치(BC21)들은 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다. 복수의 제4 블록 트렌치(BC22)들은 복수의 제3 블록 트렌치(BC21)들로부터 제1 방향(X)으로 이격되고, 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다.
이에 따라, 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이의 제2 몰드 구조체(MS2)는, 복수의 제1 연결부(CP1)들 및 복수의 제2 연결부(CP2)들에 의해 적어도 일부가 연결되는 복수의 스택들(S21, S22, S23)을 포함할 수 있다. 예를 들어, 제4 스택(S21)과 제5 스택(S22)은 복수의 제1 연결부(CP1)들에 의해 서로 연결될 수 있다. 또한, 제5 스택(S22)과 제6 스택(S23)은 복수의 제2 연결부(CP2)들에 의해 서로 연결될 수 있다.
제4 스택(S21)은 제1 스택(S11) 상에 적층될 수 있고, 제5 스택(S22)은 제2 스택(S12) 상에 적층될 수 있고, 제6 스택(S23)은 제3 스택(S13) 상에 적층될 수 있다.
복수의 제1 연결부(CP1)들은 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다. 즉, 제3 분리 트렌치(BC21)와 제1 연결부(CP1)는 제2 방향(Y)을 따라 교대로 배열될 수 있다. 복수의 제2 연결부(CP2)들은 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다. 즉, 제4 분리 트렌치(BC22)와 제2 연결부(CP2)는 제2 방향(Y)을 따라 교대로 배열될 수 있다.
이에 따라, 제1 연결부(CP1)의 바닥면 및 제2 연결부(CP2)의 바닥면은 기판(100)의 상면으로부터 이격될 수 있다. 몇몇 실시예에서, 제3 블록 트렌치(BC21)들 및 제1 연결부(CP1)들은 제3 방향(Z)에서 제1 블록 트렌치(BC11)와 중첩될 수 있고, 제4 블록 트렌치(BC22)들 및 제2 연결부(CP2)들은 제3 방향(Z)에서 제2 블록 트렌치(BC12)와 중첩될 수 있다.
또한, 각각의 제3 블록 트렌치(BC21)는 제1 블록 트렌치(BC11)의 일부를 노출시킬 수 있고, 각각의 제4 블록 트렌치(BC22)는 제2 블록 트렌치(BC12)의 일부를 노출시킬 수 있다. 즉, 제3 블록 트렌치(BC21)는 제1 블록 트렌치(BC11)와 연결될 수 있고, 제4 블록 트렌치(BC22)는 제2 블록 트렌치(BC12)와 연결될 수 있다.
몇몇 실시예에서, 제1 절단 라인(CL1)은 제1 연결부(CP1) 내에 형성될 수 있고, 제2 절단 라인(CL2)은 제2 연결부(CP2) 내에 형성될 수 있다. 몇몇 실시예에서, 제1 절단 라인(CL1)의 폭은 제3 블록 트렌치(BC21)의 폭보다 작을 수 있고, 제2 절단 라인(CL2)의 폭은 제4 블록 트렌치(BC22)의 폭보다 작을 수 있다. 여기서, 폭이란, 제1 방향(X)으로의 폭을 의미한다. 이에 따라, 스트링 선택 라인(SSL)의 일부는, 제1 연결부(CP1) 및 제2 연결부(CP2) 내에 배치될 수 있다.
비휘발성 메모리 장치가 고집적화됨에 따라, 워드 라인 트렌치에 의해 절단된 몰드 구조체(예를 들어, 도 2의 블록 영역(BLK)) 내에 점점 많은 수의 채널 구조체들이 배치되게 되었다. 블록 영역(BLK) 내의 많은 수의 채널 구조체들을 개별적으로 제어하기 위해, 워드 라인 트렌치에 의해 절단된 몰드 구조체가 다시 절단되어 복수의 블록들(예를 들어, 제1 내지 제3 블록(I, II, III))이 형성될 수 있다.
그러나, 비휘발성 메모리 장치의 종횡비(AR; aspect ratio)가 증가함에 따라, 각각의 블록들(I, II, III)이 부러지거나 일 방향으로 기울어지는 등의 리닝(leaning) 현상이 발생할 수 있다. 이를 방지하기 위해, 블록 영역(BLK)을 'H'자 형상으로 패터닝함으로써 블록들(I, II, III) 사이를 지지하는 연결부가 형성될 수 있으나, 이러한 연결부는 몰드 구조체 하부의 산포를 불량하게 하여 제품 신뢰성을 저하시키는 원인이 된다. 예를 들어, 블록 영역(BLK)을 'H'자 형상으로 패터닝하는 과정에서, 에천트(etchant)는 연결부로부터 이격되는 몰드 구조체의 하부와 연결부에 인접하는 몰드 구조체의 하부에 균일하게 주입되지 않을 수 있다.
그러나, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 몰드 구조체의 하부를 구성하는 제1 몰드 구조체(MS1)는 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)에 의해 완전히 절단될 수 있다. 즉, 제1 몰드 구조체(MS1) 내에 연결부가 형성되지 않으므로, 제1 몰드 구조체(MS1) 하부의 산포가 개선될 수 있다.
또한, 제1 몰드 구조체(MS1) 상의 제2 몰드 구조체(MS2)는 블록들(I, II, III) 사이를 지지하는 제1 연결부(CP1) 및 제2 연결부(CP2)를 포함할 수 있다. 이에 따라, 블록들(I, II, III)의 리닝 현상이 방지될 수 있고, 제품 신뢰성이 향상된 비휘발성 메모리 장치가 제공될 수 있다.
도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 E-E를 따라서 절단한 단면도이다. 도 11은 도 9 및 도 10의 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 내지 도 11을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)는 제2 몰드 구조체(MS2)의 일부를 절단할 수 있다.
이에 따라, 제2 몰드 구조체(MS2)는 복수의 제3 연결부(CP3)들에 의해 제4 스택(S21)과 적어도 일부가 연결되는 제7 스택(S24)을 포함할 수 있다. 또한, 제2 몰드 구조체(MS2)는 복수의 제4 연결부(CP4)들에 의해 제6 스택(S23)과 적어도 일부가 연결되는 제8 스택(S25)을 포함할 수 있다. 예를 들어, 제4 스택(S21)과 제7 스택(S24)은 복수의 제3 연결부(CP3)들에 의해 서로 연결될 수 있다. 또한, 제6 스택(S23)과 제8 스택(S25)은 복수의 제4 연결부(CP4)들에 의해 서로 연결될 수 있다.
복수의 제3 연결부(CP3)들은 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다. 즉, 제1 워드 라인 트렌치(WLC1)와 제3 연결부(CP3)는 제2 방향(Y)을 따라 교대로 배열될 수 있다. 복수의 제4 연결부(CP4)들은 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다. 즉, 제2 워드 라인 트렌치(WLC2)와 제4 연결부(CP4)는 제2 방향(Y)을 따라 교대로 배열될 수 있다.
몇몇 실시예에서, 제3 연결부(CP3)의 바닥면 및 제4 연결부(CP4)의 바닥면은 기판(100)의 상면으로부터 이격될 수 있다.
몇몇 실시예에서, 제2 몰드 구조체(MS2)는 제3 절단 라인(CL3) 및 제4 절단 라인(CL4)을 더 포함할 수 있다. 제3 절단 라인(CL3) 및 제4 절단 라인(CL4)은 제2 게이트 전극들(WL21~WL2n, SSL)을 절단할 수 있다. 예를 들어, 도 10에 도시된 것처럼, 제3 절단 라인(CL3) 및 제4 절단 라인(CL4)은 제2 방향(Y)으로 연장되어 제2 게이트 전극들(WL21~WL2n, SSL)을 절단할 수 있다.
몇몇 실시예에서, 제3 절단 라인(CL3)은 제3 연결부(CP3) 내에 형성될 수 있고, 제4 절단 라인(CL4)은 제4 연결부(CP4) 내에 형성될 수 있다. 몇몇 실시예에서, 제3 절단 라인(CL3)의 폭은 제1 워드 라인 트렌치(WLC1)의 폭보다 작을 수 있고, 제4 절단 라인(CL4)의 폭은 제2 워드 라인 트렌치(WLC2)의 폭보다 작을 수 있다. 여기서, 폭이란, 제1 방향(X)으로의 폭을 의미한다. 이에 따라, 각각의 제2 게이트 전극(WL21~WL2n, SSL)의 일부는, 제3 연결부(CP3) 및 제4 연결부(CP4) 내에 배치될 수 있다.
도 12는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 제3 몰드 구조체(MS3)를 더 포함한다.
제3 몰드 구조체(MS3)는 제2 몰드 구조체(MS2) 상에 형성될 수 있다. 제3 몰드 구조체(MS3)는 제2 몰드 구조체(MS2) 상에 교대로 적층되는 복수의 제3 게이트 전극들(WL31~WL3n, SSL) 및 복수의 제3 절연 패턴들(114)을 포함할 수 있다. 복수의 채널 구조체(CS)들은 제1 몰드 구조체(MS1), 제2 몰드 구조체(MS2) 및 제3 몰드 구조체(MS3)를 관통할 수 있다.
몇몇 실시예에서, 복수의 제3 게이트 전극들(WL31~WL3n, SSL)은 제2 몰드 구조체(MS2) 상에 차례로 적층되는 복수의 제3 워드 라인들(WL31~WL3n) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 몇몇 실시예에서, 스트링 선택 라인(SSL)은 복수의 제3 게이트 전극들(WL31~WL3n, SSL) 중 최상부에 배치되는 게이트 전극일 수 있다.
몇몇 실시예에서, 제2 몰드 구조체(MS2)는 스트링 선택 라인(SSL)을 포함하지 않을 수 있다. 예를 들어, 복수의 제2 게이트 전극들(WL21, WL22~WL2n)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21, WL22~WL2n)을 포함할 수 있다. 몇몇 실시예에서, 제2 몰드 구조체(MS2)는 제1 절단 라인(CL1) 및 제2 절단 라인(CL2)을 포함하지 않을 수 있다.
몇몇 실시예에서, 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)는 제3 몰드 구조체(MS3)를 완전히 절단할 수 있다.
제3 몰드 구조체(MS3)는 제5 블록 트렌치(BC31) 및 제6 블록 트렌치(BC32)에 의해 다시 절단될 수 있다. 제5 블록 트렌치(BC31) 및 제6 블록 트렌치(BC32)는 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이에 개재될 수 있다.
몇몇 실시예에서, 제3 몰드 구조체(MS3)는 제3 몰드 구조체(MS3)를 절단하는 복수의 제5 블록 트렌치(BC31)들 및 복수의 제6 블록 트렌치(BC32)들을 포함할 수 있다. 제5 블록 트렌치(BC31)들 및 제6 블록 트렌치(BC32)들은 제3 몰드 구조체(MS3)의 일부를 절단할 수 있다.
이에 따라, 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이의 제3 몰드 구조체(MS3)는, 복수의 제5 연결부(CP5)들 및 복수의 제6 연결부(CP6)들에 의해 적어도 일부가 연결되는 복수의 스택들(S31, S32, S33)을 포함할 수 있다. 예를 들어, 제9 스택(S31)과 제10 스택(S32)은 복수의 제5 연결부(CP5)들에 의해 서로 연결될 수 있다. 또한, 제10 스택(S32)과 제11 스택(S33)은 복수의 제6 연결부(CP6)들에 의해 서로 연결될 수 있다.
제5 연결부(CP5)는 제3 방향(Z)에서 제3 연결부(CP3)와 중첩되고, 제6 연결부(CP6)는 제3 방향(Z)에서 제4 연결부(CP4)와 중첩되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제5 연결부(CP5)는 제3 방향(Z)에서 제3 연결부(CP3)와 중첩되지 않을 수도 있고, 제6 연결부(CP6)는 제3 방향(Z)에서 제4 연결부(CP4)와 중첩되지 않을 수도 있다.
몇몇 실시예에서, 제3 몰드 구조체(MS3)는 제5 절단 라인(CL5) 및 제6 절단 라인(CL6)을 더 포함할 수 있다. 제5 절단 라인(CL5) 및 제6 절단 라인(CL6)은 제1 워드 라인 트렌치(WLC1)와 제2 워드 라인 트렌치(WLC2) 사이에 개재될 수 있다. 제5 절단 라인(CL5) 및 제6 절단 라인(CL6)은 각각 제2 방향(Y)으로 연장되어 스트링 선택 라인(SSL)을 절단할 수 있다.
몇몇 실시예에서, 제5 절단 라인(CL5)은 제5 연결부(CP5) 내에 형성될 수 있고, 제6 절단 라인(CL6)은 제6 연결부(CP6) 내에 형성될 수 있다.
도 13은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제3 블록 트렌치(BC21) 및 제4 블록 트렌치(BC22)는 각각 제2 몰드 구조체(MS2)를 완전히 절단한다.
예를 들어, 제3 블록 트렌치(BC21)는 제2 방향(Y)으로 연장되어 제2 몰드 구조체(MS2)를 완전히 절단할 수 있다. 제4 블록 트렌치(BC22)는 제3 블록 트렌치(BC21)로부터 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되어 제2 몰드 구조체(MS2)를 완전히 절단할 수 있다.
이에 따라, 제4 스택(S21)과 제5 스택(S22)은 제3 블록 트렌치(BC21)에 의해 서로 분리될 수 있다. 또한, 제5 스택(S22)과 제6 스택(S23)은 제4 블록 트렌치(BC22)에 의해 서로 분리될 수 있다.
도 14는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제5 블록 트렌치(BC31) 및 제6 블록 트렌치(BC32)는 각각 제3 몰드 구조체(MS3)를 완전히 절단한다.
예를 들어, 제5 블록 트렌치(BC31)는 제2 방향(Y)으로 연장되어 제3 몰드 구조체(MS3)를 완전히 절단할 수 있다. 제6 블록 트렌치(BC32)는 제5 블록 트렌치(BC31)로부터 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되어 제3 몰드 구조체(MS3)를 완전히 절단할 수 있다.
이에 따라, 제9 스택(S31)과 제10 스택(S32)은 제5 블록 트렌치(BC31)에 의해 서로 분리될 수 있다. 또한, 제10 스택(S32)과 제11 스택(S33)은 제6 블록 트렌치(BC32)에 의해 서로 분리될 수 있다.
도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 15는 도 2의 A-A를 따라서 절단한 단면도이다.
도 15를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 베이스 기판(10) 및 주변 회로 구조체(PS)를 더 포함한다.
베이스 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 베이스 기판(10)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 구조체(PS)는 베이스 기판(10) 상에 형성될 수 있다. 주변 회로 구조체(PS)는 각각의 메모리 셀의 동작을 제어하는 주변 회로를 구성할 수 있다. 예를 들어, 주변 회로 구조체(PS)는 로우 디코더(row decoder), 칼럼 디코더(column decoder), 페이지 버퍼(page buffer) 및 제어 회로 등을 포함할 수 있다. 예를 들어, 도 15에 도시된 것처럼, 주변 회로 구조체(PS)는 주변 회로 소자(PT) 및 배선 구조체(PW)를 포함할 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 트랜지스터(transistor)를 포함할 수 있다. 예를 들어, 주변 회로 소자(PT)는 주변 회로 게이트 전극(12), 주변 회로 게이트 절연막(14), 게이트 스페이서(16) 및 소오스/드레인 영역(18)을 포함할 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 고전압 트랜지스터일 수 있다. 주변 회로 소자(PT)는 트랜지스터인 것만을 설명하였으나, 이는 예시적인 것일 뿐이고 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 베이스 기판(10) 상에 제3 층간 절연막(20)이 형성될 수 있다. 제3 층간 절연막(20)은 베이스 기판(10) 상의 주변 회로 소자(PT)를 덮도록 형성될 수 있다. 제3 층간 절연막(20)은 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 제3 층간 절연막(20)은 복수의 절연막이 적층된 다중막일 수도 있음은 물론이다. 제3 층간 절연막(20)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 구조체(PW)는 주변 회로 배선(22)들 및 주변 회로 콘택(24)들을 포함할 수 있다. 주변 회로 배선(22)들 및 주변 회로 콘택(24)들은 예를 들어, 제3 층간 절연막(20) 내에 형성될 수 있다. 주변 회로 배선(22)들은 주변 회로 콘택(24)들을 통해 주변 회로 소자(PT)와 연결될 수 있다.
주변 회로 배선(22)들은 예를 들어, 금속(예를 들어, 구리(Cu) 또는 알루미늄(Al))을 포함할 수 있으나, 이에 제한되는 것은 아니다. 주변 회로 콘택(24)들은 예를 들어, 실리콘(예를 들어, 폴리 실리콘) 또는 금속(예를 들어, 텅스텐(W) 또는 구리(Cu))을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 16은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 17은 도 16의 R2를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 16은 도 2의 A-A를 따라서 절단한 단면도이다.
도 16 및 도 17을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 소오스 구조체(200)를 더 포함한다.
소오스 구조체(200)는 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 소오스 구조체(200)는 기판(100)과 제1 몰드 구조체(MS1) 사이에 개재될 수 있다. 소오스 구조체(200)는 도전 물질을 포함할 수 있다. 예를 들어, 소오스 구조체(200)는 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있다.
몇몇 실시예에서, 각각의 채널 구조체(CS)는 소오스 구조체(200)를 관통하여 기판(100)과 접속될 수 있다. 예를 들어, 도 17에 도시된 것처럼, 기판(100)은 기판 트렌치(ST)를 포함할 수 있다. 각각의 채널 구조체(CS)의 하부는 기판 트렌치(ST)를 채우도록 형성될 수 있다. 몇몇 실시예에서, 각가의 채널 구조체(CS)의 정보 저장막(132)은 기판 트렌치(ST)의 측면 및 바닥면을 따라 연장될 수 있다.
몇몇 실시예에서, 소오스 구조체(200)는 각각의 채널 구조체(CS)의 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 소오스 구조체(200)는 정보 저장막(132)의 일부를 관통하여 반도체 패턴(130)과 접속될 수 있다.
몇몇 실시예에서, 반도체 패턴(130)에 인접하는 소오스 구조체(200)의 일부는 정보 저장막(132)을 향해 돌출된 형태를 가질 수 있다. 예를 들어, 반도체 패턴(130)에 인접하는 영역에서, 소오스 구조체(200)가 제3 방향(Z)으로 연장되는 길이는 더 길어질 수 있다. 이는, 소오스 구조체(200)를 형성하기 위해 정보 저장막(132)의 일부를 제거하는 식각 공정의 특성에 기인할 수 있다.
이하에서, 도 1 내지 도 30을 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 18 내지 도 26은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 18 내지 도 26은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 개략적인 부분 분해 사시도이다.
도 18을 참조하면, 복수의 제1 희생 패턴(210)들 및 복수의 제1 절연 패턴(110)들을 형성한다.
제1 희생 패턴(210) 및 제1 절연 패턴(110)은 제3 방향(Z)에서 교대로 적층될 수 있다. 제1 희생 패턴(210)은 제1 절연 패턴(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(110)이 실리콘 산화물을 포함하는 경우에, 제1 희생 패턴(210)은 폴리 실리콘을 포함할 수 있다.
도 19를 참조하면, 제1 희생 패턴(210) 및 제1 절연 패턴(110)을 관통하는 복수의 희생 채널(220)들을 형성한다.
예를 들어, 복수의 제1 희생 패턴(210)들 및 복수의 제1 절연 패턴(110)들을 관통하여 제3 방향(Z)으로 연장되는 복수의 제1 관통홀들이 형성될 수 있다. 이어서, 각각의 상기 제1 관통홀을 채우는 복수의 희생 채널(220)들이 형성될 수 있다. 희생 채널(220)들은 제1 희생 패턴(210) 및 제1 절연 패턴(110)과 식각 선택비를 갖는 물질을 포함할 수 있다.
도 20을 참조하면, 제1 희생 패턴(210) 및 제1 절연 패턴(110)을 절단하는 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 및 제2 블록 트렌치(BC11, BC12)를 형성한다.
제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 및 제2 블록 트렌치(BC11, BC12)는 복수의 제1 희생 패턴(210)들 및 복수의 제1 절연 패턴(110)들을 절단할 수 있다. 몇몇 실시예에서, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 및 제2 블록 트렌치(BC11, BC12)는 각각 제2 방향(Y)으로 연장되어 복수의 제1 희생 패턴(210)들 및 복수의 제1 절연 패턴(110)들을 완전히 절단할 수 있다.
이에 따라, 복수의 제1 희생 패턴(210)들 및 복수의 제1 절연 패턴(110)들은, 제1 블록 트렌치(BC11) 및 제2 블록 트렌치(BC12)에 의해 이격되는 제1 내지 제3 스택(S11, S12, S13)을 형성할 수 있다.
도 21을 참조하면, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 및 제2 블록 트렌치(BC11, BC12) 내에 복수의 희생 충진 패턴(230)들을 형성한다.
희생 충진 패턴(230)들은 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 및 제2 블록 트렌치(BC11, BC12)를 채우도록 형성될 수 있다. 희생 충진 패턴(230)들은 제1 희생 패턴(210) 및 제1 절연 패턴(110)과 식각 선택비를 갖는 물질을 포함할 수 있다.
도 22를 참조하면, 복수의 제1 희생 패턴(210)들 및 복수의 제1 절연 패턴(110)들 상에, 복수의 제2 희생 패턴(212)들 및 복수의 제2 절연 패턴(112)들을 형성한다.
제2 희생 패턴(212) 및 제2 절연 패턴(112)은 제3 방향(Z)에서 교대로 적층될 수 있다. 제2 희생 패턴(212)은 제2 절연 패턴(112)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연 패턴(112)이 실리콘 산화물을 포함하는 경우에, 제2 희생 패턴(212)은 폴리 실리콘을 포함할 수 있다.
몇몇 실시예에서, 제2 희생 패턴(212)은 제1 희생 패턴(210)과 동일한 물질을 포함할 수 있고, 제2 절연 패턴(112)은 제1 절연 패턴(110)과 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 절단 라인(CL1) 및 제2 절단 라인(CL2)이 더 형성될 수 있다.
제1 절단 라인(CL1) 및 제2 절단 라인(CL2)은 복수의 제2 희생 패턴(212)들 중 최상부에 배치되는 제2 희생 패턴(212)을 절단할 수 있다. 예를 들어, 제1 절단 라인(CL1)은 제2 방향(Y)으로 연장되어 최상부의 제2 희생 패턴(212)을 절단할 수 있다. 제2 절단 라인(CL2)은 제1 절단 라인(CL1)으로부터 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되어 최상부의 제2 희생 패턴(212)을 절단할 수 있다.
몇몇 실시예에서, 제1 절단 라인(CL1)은 제3 방향(Z)에서 제1 블록 트렌치(BC11)와 중첩되도록 형성될 수 있고, 제2 절단 라인(CL2)은 제3 방향(Z)에서 제2 블록 트렌치(BC12)와 중첩되도록 형성될 수 있다.
도 23을 참조하면, 제1 희생 패턴(210), 제1 절연 패턴(110), 제2 희생 패턴(212) 및 제2 절연 패턴(112)을 관통하는 복수의 채널 구조체(CS)들을 형성한다.
예를 들어, 복수의 제2 희생 패턴(212)들 및 복수의 제2 절연 패턴(112)들을 관통하여 제3 방향(Z)으로 연장되는 복수의 제2 관통홀들이 형성될 수 있다. 상기 제2 관통홀들은 희생 채널(도 21의 220)을 노출시키도록 형성될 수 있다. 이어서, 상기 제2 관통홀들에 의해 노출된 희생 채널(220)이 제거될 수 있다. 이어서, 상기 제1 관통홀들 및 상기 제2 관통홀들을 채우는 복수의 채널 구조체(CS)들이 형성될 수 있다.
상기 제1 관통홀 및 상기 제2 관통홀은 별개로 형성되는 것만이 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 희생 채널(220)을 형성하는 단계는 생략될 수 있다. 이어서, 제1 희생 패턴(210), 제1 절연 패턴(110), 제2 희생 패턴(212) 및 제2 절연 패턴(112)을 모두 관통하는 관통홀들이 형성될 수도 있음은 물론이다.
도 24를 참조하면, 제2 희생 패턴(212) 및 제2 절연 패턴(112)을 절단하는 제1 및 제2 워드 라인 트렌치(WLC1, WLC2), 복수의 제3 블록 트렌치(BC21)들 및 복수의 제4 블록 트렌치(BC22)들을 형성한다.
몇몇 실시예에서, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2)는 각각 제2 방향(Y)으로 연장되어 복수의 제2 희생 패턴(212)들 및 복수의 제2 절연 패턴(112)들을 완전히 절단할 수 있다.
몇몇 실시예에서, 제3 및 제4 블록 트렌치(BC21, BC22)는 각각의 제2 희생 패턴(212)들의 일부 및 각각의 제2 절연 패턴(112)들의 일부를 절단할 수 있다. 예를 들어, 복수의 제3 블록 트렌치(BC21)들은 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다. 복수의 제4 블록 트렌치(BC22)들은 복수의 제3 블록 트렌치(BC21)들로부터 제1 방향(X)으로 이격되고, 서로 이격되며 제2 방향(Y)을 따라 배열될 수 있다.
이에 따라, 제2 희생 패턴(212)들 및 제2 절연 패턴(112)들은, 제1 연결부(CP1)들 및 제2 연결부(CP2)들에 의해 적어도 일부가 연결되는 제4 내지 제6 스택(S21, S22, S23)을 형성할 수 있다.
몇몇 실시예에서, 제3 블록 트렌치(BC21)들 및 제1 연결부(CP1)들은 제3 방향(Z)에서 제1 블록 트렌치(BC11)와 중첩될 수 있고, 제4 블록 트렌치(BC22)들 및 제2 연결부(CP2)들은 제3 방향(Z)에서 제2 블록 트렌치(BC12)와 중첩될 수 있다. 이에 따라, 제1 절단 라인(CL1)은 제1 연결부(CP1) 내에 형성될 수 있고, 제2 절단 라인(CL2)은 제2 연결부(CP2) 내에 형성될 수 있다.
도 25를 참조하면, 복수의 희생 충진 패턴(230)들을 제거한다.
이에 따라, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 및 제2 블록 트렌치(BC11, BC12)는 각각의 제1 희생 패턴(210)의 일부를 노출시킬 수 있다.
도 26을 참조하면, 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)을 형성한다.
복수의 제1 게이트 전극들(GSL, WL11~WL1n)은 복수의 제1 희생 패턴(210)들이 제거된 영역 내에 형성될 수 있다. 즉, 복수의 제1 희생 패턴(210)들은 복수의 제1 게이트 전극들(GSL, WL11~WL1n)로 대체될 수 있다.
복수의 제2 게이트 전극들(WL21~WL2n, SSL)은 복수의 제2 희생 패턴(212)들이 제거된 영역 내에 형성될 수 있다. 즉, 복수의 제2 희생 패턴(212)들은 복수의 제2 게이트 전극들(WL21~WL2n, SSL)로 대체될 수 있다.
이에 따라, 도 8을 이용하여 상술한 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)가 형성될 수 있다.
도 27 내지 도 30은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 8, 도 18 내지 도 26을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 27 내지 도 30은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 개략적인 부분 분해 사시도이다. 또한, 도 27은 도 23 이후의 단계를 설명하기 위한 도면이다.
도 27을 참조하면, 제3 절단 라인(CL3) 및 제4 절단 라인(CL4)을 형성한다.
제3 절단 라인(CL3) 및 제4 절단 라인(CL4)은 복수의 제2 희생 패턴(212)들을 절단할 수 있다. 예를 들어, 제3 절단 라인(CL3) 및 제4 절단 라인(CL4)은 제2 방향(Y)으로 연장되어 복수의 제2 희생 패턴(212)들을 절단할 수 있다.
몇몇 실시예에서, 제3 절단 라인(CL3)은 제3 방향(Z)에서 제1 워드 라인 트렌치(WLC1)와 중첩되도록 형성될 수 있고, 제4 절단 라인(CL4)은 제3 방향(Z)에서 제2 워드 라인 트렌치(WLC2)와 중첩되도록 형성될 수 있다.
도 28을 참조하면, 제1 희생 패턴(210), 제1 절연 패턴(110), 제2 희생 패턴(212) 및 제2 절연 패턴(112)을 관통하는 복수의 채널 구조체(CS)들을 형성한다.
복수의 채널 구조체(CS)들을 형성하는 것은, 도 23을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이어서, 제2 희생 패턴(212) 및 제2 절연 패턴(112)을 절단하는 제1 및 제2 워드 라인 트렌치(WLC1, WLC2), 복수의 제3 블록 트렌치(BC21)들 및 복수의 제4 블록 트렌치(BC22)들을 형성한다.
몇몇 실시예에서, 제1 워드 라인 트렌치(WLC1) 및 제2 워드 라인 트렌치(WLC2)는 제2 몰드 구조체(MS2)의 일부를 절단할 수 있다. 이에 따라, 제2 희생 패턴(212)들 및 제2 절연 패턴(112)들은 제3 연결부(CP3)들에 의해 제4 스택(S21)과 적어도 일부가 연결되는 제9 스택(S31)을 형성할 수 있다. 또한, 제2 희생 패턴(212)들 및 제2 절연 패턴(112)들은 제4 연결부(CP4)들에 의해 제6 스택(S23)과 적어도 일부가 연결되는 제10 스택(S32)을 형성할 수 있다.
몇몇 실시예에서, 제3 절단 라인(CL3)은 제3 연결부(CP3) 내에 형성될 수 있고, 제4 절단 라인(CL4)은 제4 연결부(CP4) 내에 형성될 수 있다.
도 29를 참조하면, 복수의 희생 충진 패턴(230)들을 제거한다.
이에 따라, 제1 및 제2 워드 라인 트렌치(WLC1, WLC2) 및 제1 및 제2 블록 트렌치(BC11, BC12)는 각각의 제1 희생 패턴(210)의 일부를 노출시킬 수 있다.
도 30을 참조하면, 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)을 형성한다.
복수의 제1 게이트 전극들(GSL, WL11~WL1n) 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)을 형성하는 것은, 도 26을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이에 따라, 도 11을 이용하여 상술한 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 불순물 영역
130: 반도체 패턴 132: 정보 저장막
134: 제1 충진 패턴 136: 채널 패드
140: 제1 층간 절연막 152: 제2 충진 패턴
154: 스페이서 165: 제2 층간 절연막
170: 비트 라인 콘택
BC11, BC12, BC21, BC22: 블록 트렌치
BL: 비트 라인 CL1, CL2: 절단 라인
MS1, MS2: 몰드 구조체 WLC1, WLC2: 워드 라인 트렌치

Claims (20)

  1. 기판;
    상기 기판 상에, 복수의 제1 게이트 전극을 포함하는 제1 몰드 구조체;
    상기 제1 몰드 구조체 상에, 복수의 제2 게이트 전극을 포함하는 제2 몰드 구조체; 및
    상기 제1 몰드 구조체 및 상기 제2 몰드 구조체를 관통하여, 각각의 상기 제1 게이트 전극 및 각각의 상기 제2 게이트 전극과 교차하는 복수의 채널 구조체를 포함하고,
    상기 제1 몰드 구조체는 서로 이격되는 제1 스택 및 제2 스택을 포함하고,
    상기 제2 몰드 구조체는 상기 제1 스택 상에 적층되는 제3 스택과, 상기 제2 스택 상에 적층되는 제4 스택과, 상기 제3 스택과 상기 제4 스택을 연결하는 제1 연결부를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 몰드 구조체는 상기 제1 스택과 상기 제2 스택을 분리하는 블록 트렌치를 포함하고,
    상기 기판의 상면과 수직하는 방향에서, 상기 제1 연결부는 상기 블록 트렌치와 중첩되는 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 연결부의 바닥면은 상기 기판의 상면으로부터 이격되는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 제2 몰드 구조체 상에, 복수의 제3 게이트 전극을 포함하는 제3 몰드 구조체를 더 포함하고,
    복수의 상기 채널 구조체는 상기 제3 몰드 구조체를 관통하여 각각의 상기 제3 게이트 전극과 교차하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 제3 몰드 구조체는 상기 제3 스택 상에 적층되는 제5 스택과, 상기 제4 스택 상에 적층되는 제6 스택과, 상기 제5 스택과 상기 제6 스택을 연결하는 제2 연결부를 포함하는 비휘발성 메모리 장치.
  6. 제 4항에 있어서,
    상기 제3 몰드 구조체는 상기 제3 스택 상에 적층되는 제5 스택과, 상기 제4 스택 상에 적층되는 제6 스택을 포함하고,
    상기 제5 스택 및 상기 제6 스택은 서로 이격되는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 제1 몰드 구조체와 상기 제2 몰드 구조체 사이에, 복수의 제3 게이트 전극을 포함하는 제3 몰드 구조체를 더 포함하고,
    복수의 상기 채널 구조체는 상기 제3 몰드 구조체를 관통하여 각각의 상기 제3 게이트 전극과 교차하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제3 몰드 구조체는 상기 제1 스택과 상기 제3 스택 사이에 적층되는 제5 스택과, 상기 제2 스택과 상기 제4 스택 사이에 적층되는 제6 스택과, 상기 제5 스택과 상기 제6 스택을 연결한는 제2 연결부를 포함하는 비휘발성 메모리 장치.
  9. 제 7항에 있어서,
    상기 제3 몰드 구조체는 상기 제1 스택과 상기 제3 스택 사이에 적층되는 제5 스택과, 상기 제2 스택과 상기 제4 스택 사이에 적층되는 제6 스택을 포함하고,
    상기 제5 스택 및 상기 제6 스택은 서로 이격되는 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 제2 몰드 구조체는 상기 제1 연결부 내의 절단 라인을 포함하고,
    상기 절단 라인은, 복수의 상기 제2 게이트 전극 중 최상부에 배치되는 제2 게이트 전극을 절단하는 비휘발성 메모리 장치.
  11. 기판;
    상기 기판 상에, 복수의 제1 게이트 전극을 포함하는 제1 몰드 구조체;
    상기 제1 몰드 구조체 상에, 복수의 제2 게이트 전극을 포함하는 제2 몰드 구조체;
    상기 제1 몰드 구조체 및 상기 제2 몰드 구조체를 관통하여, 각각의 상기 제1 게이트 전극 및 각각의 상기 제2 게이트 전극과 교차하는 복수의 채널 구조체; 및
    제1 방향으로 연장되며, 각각의 상기 채널 구조체와 접속되는 비트 라인을 포함하고,
    상기 제1 몰드 구조체는, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 몰드 구조체를 완전히 절단하는 제1 블록 트렌치를 포함하고,
    상기 제2 몰드 구조체는, 상기 제1 블록 트렌치의 일부를 노출시키는 복수의 제2 블록 트렌치를 포함하고,
    복수의 상기 제2 블록 트렌치는 서로 이격되며, 상기 제2 방향을 따라 배열되는 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 몰드 구조체는, 상기 제1 블록 트렌치로부터 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장되어 상기 제1 몰드 구조체를 완전히 절단하는 제3 블록 트렌치를 더 포함하고,
    상기 제2 몰드 구조체는, 상기 제3 블록 트렌치의 일부를 노출시키는 복수의 제4 블록 트렌치를 포함하고,
    복수의 상기 제4 블록 트렌치는 서로 이격되며, 상기 제2 방향을 따라 배열되는 비휘발성 메모리 장치.
  13. 제 11항에 있어서,
    상기 기판 아래의 주변 회로 구조체를 더 포함하는 비휘발성 메모리 장치.
  14. 제 11항에 있어서,
    상기 채널 구조체는, 상기 제1 몰드 구조체 및 상기 제2 몰드 구조체를 관통하는 반도체 패턴과, 상기 반도체 패턴과 각각의 상기 게이트 전극 사이에 개재되는 정보 저장막을 포함하는 비휘발성 메모리 장치.
  15. 제 14항에 있어서,
    상기 기판과 상기 제1 몰드 구조체 사이의 소오스 구조체를 더 포함하고,
    상기 채널 구조체는 상기 소오스 구조체를 관통하여 상기 기판과 접속되고,
    상기 소오스 구조체는 상기 정보 저장막을 관통하여 상기 반도체 패턴과 접속되는 비휘발성 메모리 장치.
  16. 기판;
    상기 기판 상에, 복수의 제1 게이트 전극을 포함하는 제1 몰드 구조체;
    상기 제1 몰드 구조체 상에, 복수의 제2 게이트 전극을 포함하는 제2 몰드 구조체;
    상기 제1 몰드 구조체 및 상기 제2 몰드 구조체를 관통하여, 각각의 상기 제1 게이트 전극 및 각각의 상기 제2 게이트 전극과 교차하는 복수의 채널 구조체;
    제1 방향으로 연장되며, 각각의 상기 채널 구조체와 접속되는 비트 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 상기 제1 게이트 전극 및 복수의 상기 제2 게이트 전극을 절단하는 제1 워드 라인 트렌치;
    상기 제2 방향으로 연장되며, 복수의 상기 제1 게이트 전극 및 복수의 상기 제2 게이트 전극을 절단하는 제2 워드 라인 트렌치; 및
    상기 제1 워드 라인 트렌치와 상기 제2 워드 라인 트렌치 사이에, 상기 제2 방향으로 연장되며, 복수의 상기 제1 게이트 전극을 절단하는 제1 블록 트렌치를 포함하고,
    상기 제1 몰드 구조체는, 상기 제1 블록 트렌치에 의해 분리되는 제1 스택 및 제2 스택을 포함하고,
    상기 제2 몰드 구조체는, 상기 제1 스택 상에 적층되는 제3 스택과, 상기 제2 스택 상에 적층되는 제4 스택과, 상기 제3 스택과 상기 제4 스택을 연결하는 복수의 제1 연결부를 포함하는 비휘발성 메모리 장치.
  17. 제 16항에 있어서,
    상기 제2 몰드 구조체는, 상기 제1 워드 라인 트렌치에 의해 상기 제3 스택으로부터 이격되는 제5 스택과, 상기 제3 스택과 상기 제5 스택을 연결하는 복수의 제2 연결부를 더 포함하는 비휘발성 메모리 장치.
  18. 제 17항에 있어서,
    각각의 상기 제2 게이트 전극의 일부는 각각의 상기 제2 연결부 내에 배치되는 비휘발성 메모리 장치.
  19. 제 17항에 있어서,
    상기 제2 몰드 구조체는, 각각의 상기 제2 연결부 내에, 복수의 상기 제2 게이트 전극을 절단하는 절단 라인을 더 포함하는 비휘발성 메모리 장치.
  20. 기판 상에, 교대로 적층되는 제1 희생 패턴 및 제1 절연 패턴을 형성하고,
    제1 방향으로 연장되며, 상기 제1 희생 패턴 및 상기 제1 절연 패턴을 완전히 절단하는 제1 블록 트렌치를 형성하고,
    상기 제1 블록 트렌치 내에, 희생 충진 패턴을 형성하고,
    상기 제1 희생 패턴 및 상기 제1 절연 패턴 상에, 교대로 적층되는 제2 희생 패턴 및 제2 절연 패턴을 형성하고,
    상기 제2 희생 패턴 및 상기 제2 절연 패턴 내에, 상기 희생 충진 패턴의 일부를 노출시키는 복수의 제2 블록 트렌치를 형성하는 것을 포함하고,
    복수의 상기 제2 블록 트렌치는 서로 이격되며, 상기 제1 방향을 따라 배열되는 비휘발성 메모리 장치의 제조 방법.
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