KR20230047943A - 반도체 메모리 장치 - Google Patents

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KR20230047943A
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권동훈
이인형
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판 위에 교대로 적층되는 제1 게이트 전극들 및 층간 절연층들을 포함하는 몰드 구조체, 제1 게이트 전극들 및 층간 절연층들을 관통하는 제1 채널 구조체, 제1 채널 구조체 위에 위치하는 제2 게이트 전극, 제2 게이트 전극을 관통하며, 제1 채널 구조체와 연결되는 제2 채널 구조체, 제2 채널 구조체와 연결되고, 폴리 실리콘을 포함하는 제1 채널 패드 및 제1 채널 패드 위에 위치하고, 금속을 포함하는 제2 채널 패드를 포함하는 채널 패드, 채널 패드 위에 위치하는 상부 배선 구조체, 및 상부 배선 구조체와 채널 패드 사이에 위치하며, 상부 배선 구조체와 채널 패드 사이를 연결하는 제1 컨택 전극을 포함하고, 제1 컨택 전극이 채널 패드와 접하는 부분의 제1 폭은 제2 채널 패드의 제2 폭보다 작다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 개시는 반도체 메모리 장치에 관한 것이다.
반도체는 도체와 부도체의 중간 영역에 속하는 물질로서, 소정의 조건 하에서 전기가 통하는 물질을 의미한다. 이러한 반도체 물질을 이용하여 다양한 반도체 소자를 제조할 수 있으며, 예를 들면 메모리 소자 등을 제조할 수 있다. 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 비휘발성 메모리 소자의 경우 전원이 끊어지더라도 내용이 삭제되지 않을 수 있으며, 휴대 전화, 디지털 카메라, PC 등 다양한 전자 장치에 사용될 수 있다.
최근 요구되는 저장 용량의 증가 추세에 따라 비휘발성 메모리 소자의 집적도의 향상이 필요하다. 평면에 2차원으로 배치되는 메모리 소자의 집적도는 제한적일 수 있다. 이에 따라 3차원으로 배치되는 반도체 메모리 장치가 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
일 실시예에 따른 반도체 메모리 장치는 기판 위에 교대로 적층되는 제1 게이트 전극들 및 층간 절연층들을 포함하는 몰드 구조체, 상기 제1 게이트 전극들 및 상기 층간 절연층들을 관통하는 제1 채널 구조체, 상기 제1 채널 구조체 위에 위치하는 제2 게이트 전극, 상기 제2 게이트 전극을 관통하며, 상기 제1 채널 구조체와 연결되는 제2 채널 구조체, 상기 제2 채널 구조체와 연결되고, 폴리 실리콘을 포함하는 제1 채널 패드 및 상기 제1 채널 패드 위에 위치하고, 금속을 포함하는 제2 채널 패드를 포함하는 채널 패드, 상기 채널 패드 위에 위치하는 상부 배선 구조체, 및 상기 상부 배선 구조체와 상기 채널 패드 사이에 위치하며, 상기 상부 배선 구조체와 상기 채널 패드 사이를 연결하는 제1 컨택 전극을 포함하고, 상기 제1 컨택 전극이 상기 채널 패드와 접하는 부분의 제1 폭은 상기 제2 채널 패드의 제2 폭보다 작다.
상기 제2 채널 패드는 상기 제2 채널 구조체의 상면을 덮을 수 있다.
상기 제2 채널 패드는 제1 도전 채널 패드 및 상기 제1 도전 채널 패드 위에 위치하는 제2 도전 채널 패드를 포함하고, 상기 제2 도전 채널 패드의 측면은 상기 제1 도전 채널 패드로 둘러싸일 수 있다.
상기 제2 도전 채널 패드의 제3 폭은 상기 제1 폭보다 클 수 있다.
상기 제2 채널 패드는 상기 제2 도전 채널 패드 위에 위치하는 제3 도전 채널 패드를 더 포함하고, 상기 제3 도전 채널 패드의 측면은 상기 제2 도전 채널 패드로 둘러싸일 수 있다.
상기 상부 배선 구조체와 접하는 상기 제1 컨택 전극의 상면의 제4 폭은 상기 제1 폭보다 클 수 있다.
상기 상부 배선 구조체와 상기 제2 게이트 전극 사이에 위치하며, 상기 상부 배선 구조체와 상기 제2 게이트 전극 사이를 연결하는 제2 컨택 전극을 포함하고, 상기 제2 컨택 전극이 상기 채널 패드와 접하는 부분의 제5 폭은 상기 제1 폭보다 클 수 있다.
상기 제5 폭은 상기 제1 폭의 6배 이상 9배 이하일 수 있다.
일 실시예에 따른 반도체 메모리 장치는 기판 위에 교대로 적층되는 제1 게이트 전극들 및 층간 절연층들을 포함하는 몰드 구조체, 상기 제1 게이트 전극들 및 상기 층간 절연층들을 관통하는 제1 채널 구조체, 상기 제1 채널 구조체 위에 위치하는 제2 게이트 전극, 상기 제2 게이트 전극을 관통하며, 상기 채널 구조체와 연결되는 제2 채널 구조체, 상기 제2 채널 구조체와 연결되고, 폴리 실리콘을 포함하는 제1 채널 패드 및 상기 제1 채널 패드 위에 위치하고, 실리사이드를 포함하는 제3 채널 패드를 포함하는 채널 패드, 상기 채널 패드 위에 위치하는 상부 배선 구조체, 및 상기 상부 배선 구조체와 상기 채널 패드 사이에 위치하며, 상기 상부 배선 구조체와 상기 채널 패드 사이를 연결하는 제1 컨택 전극을 포함하고, 상기 제1 컨택 전극이 상기 채널 패드와 접하는 부분의 제1 폭은 상기 제3 채널 패드의 제2 폭보다 작을 수 있다.
상기 제3 채널 패드는 티타늄 실리사이드, 티타늄 질화물 실리사이드, 또는 텅스텐 실리사이드를 포함할 수 있다.
일 실시예들에 따른 반도체 메모리 장치에 의하면, 제1 컨택 전극의 폭이 채널 패드의 폭보다 작음으로써, 반도체 메모리 장치의 집적도가 향상될 수 있다.
또한, 제2 채널 패드가 금속을 포함함으로써, 제2 채널 패드와 제1 컨택 전극 사이의 전기적 저항을 낮출 수 있다. 이에 따라, 반도체 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 회로도이다.
도 2는 일 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 3은 도 2의 R1 영역을 확대한 단면도이다.
도 4는 도 2의 R2 영역을 확대한 단면도이다.
도 5는 또 다른 실시예에 따른 반도체 메모리 장치의 컨택 전극을 나타낸 단면도이다.
도 6는 도 2의 R3 영역을 확대한 단면도이다.
도 7는 도 2의 R4 영역을 확대한 단면도이다.
도 8 내지 도 10은 또 다른 실시예에 따른 반도체 메모리 장치의 컨택 전극을 나타낸 단면도이다.
도 11 내지 도 15는 일 실시예에 따른 반도체 메모리 장치의 채널 패드 및 컨택 전극의 제조 방법을 순차적으로 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서, 도 1 내지 도 7을 참조하여, 일 실시예에 따른 반도체 메모리 장치를 설명한다.
도 1은 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 회로도이고, 도 2는 일 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다. 또한, 도 3은 도 2의 R1 영역을 확대한 단면도이고, 도 4는 도 2의 R2 영역을 확대한 단면도이다. 도 5는 또 다른 실시예에 따른 반도체 메모리 장치의 채널 패드 및 컨택 전극을 나타낸 단면도이다. 도 6는 도 2의 R3 영역을 확대한 단면도이고, 도 7는 도 2의 R4 영역을 확대한 단면도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 메모리 장치는 공통 소스 라인(CSL), 복수의 비트 라인들(BL) 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인들(BL)은 2차원적으로 배열될 수 있다. 예를 들어, 각각의 비트 라인들(BL)은 서로 이격되어 제1 방향(X 방향)으로 각각 연장될 수 있다. 각각의 비트 라인들(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
일 실시예에서, 복수의 공통 소스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 각각의 공통 소스 라인(CSL)들은 서로 이격되어 제2 방향(Y 방향)으로 각각 연장될 수 있다. 공통 소스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 각각의 비트 라인들(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 그라운드 선택 트랜지스터(GST)의 소스들에 공통으로 연결될 수 있다. 또한, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에는 그라운드 선택 라인(GSL), 메모리 게이트 전극들(WL11~WL1n, WL21~WL2n, WL31~WL3n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)들은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 메모리 게이트 전극들(WL11~WL1n, WL21~WL2n, WL31~WL3n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
공통 소스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소스들에 공통으로 연결될 수 있다. 또한, 공통 소스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 복수의 메모리 셀 트랜지스터들(MCT)의 소거 동작을 수행할 수 있다.
도 2 및 도 3을 더 참조하면, 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함한다.
메모리 셀 영역(CELL)은 셀 기판(100), 몰드 구조체(MS1, MS2, MS3), 층간 절연막(140), 제1 채널 구조체(CH1), 블록 분리 영역(WCF), 제2 게이트 전극(430), 제2 채널 구조체(CH2), 채널 패드(CP), 컨택 전극(MC), 셀 컨택(462), 관통 비아(164), 및 상부 배선 구조체(M1, M2, M3)를 포함한다.
셀 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 셀 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 일 실시예에서, 셀 기판(100)은 불순물을 포함할 수 있다. 예를 들어, 셀 기판(100)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다.
셀 기판(100)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 후술되는 제1 채널 구조체(CH1), 비트 라인들(BL) 및 제1 게이트 전극들(130) 등이 배치될 수 있다. 이하의 설명에서, 상기 메모리 셀 어레이가 배치되는 셀 기판(100)의 표면은 셀 기판(100)의 상면(upper surface)으로 지칭될 수 있다. 반대로, 셀 기판(100)의 상면과 반대되는 셀 기판(100)의 표면은 셀 기판(100)의 하면(lower surface)으로 지칭될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 확장 영역(EXT)에는 후술되는 제1 게이트 전극들(130)이 계단형으로 적층될 수 있다. 일 실시예에서, 셀 기판(100)은 관통 영역을 더 포함할 수 있다. 관통 영역은 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 내측에 배치되거나, 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 외측에 배치될 수 있다.
몰드 구조체(MS1, MS2, MS3)는 셀 기판(100)의 상면 상에 형성될 수 있다. 몰드 구조체(MS1, MS2, MS3)는 셀 기판(100) 상에 적층되는 복수의 제1 게이트 전극들(130) 및 복수의 층간 절연층들(110)을 포함할 수 있다. 각각의 제1 게이트 전극들(130) 및 각각의 층간 절연층들(110)은 셀 기판(100)의 상면과 평행하게 연장되는 층상 구조일 수 있다.
일 실시예에서, 몰드 구조체(MS1, MS2, MS3)는 셀 기판(100) 상에 차례로 적층되는 제1 몰드 구조체(MS1), 제2 몰드 구조체(MS2), 및 제3 몰드 구조체(MS3)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 셀 기판(100) 상에 교대로 적층되는 제1 몰드 게이트 전극들(ECL, GSL, WL11~WL1n) 및 층간 절연층들(110)들을 포함할 수 있다. 일 실시예에서, 제1 몰드 게이트 전극들(ECL, GSL, WL11~WL1n)은 셀 기판(100) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL) 및 복수의 제1 메모리 게이트 전극들(WL11~WL1n)을 포함할 수 있다. 제1 몰드 게이트 전극들(ECL, GSL, WL11~WL1n)은 1개의 그라운드 선택 라인(GSL)을 포함하는 것으로 도시되었으나 이는 예시적인 것일 뿐이며, 제1 몰드 게이트 전극들(ECL, GSL, WL11~WL1n)은 2개의 그라운드 선택 라인을 포함할 수도 있고, 3개 이상의 그라운드 선택 라인을 포함할 수도 있음은 물론이다. 다른 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 몰드 게이트 전극들(WL21~WL2n) 및 층간 절연층들(110)들을 포함할 수 있다. 제3 몰드 구조체(MS3)는 제2 몰드 구조체(MS2) 상에 교대로 적층되는 제3 몰드 게이트 전극들(WL31~WL3n) 및 층간 절연층들(110)들을 포함할 수 있다.
제1 게이트 전극들(130)은 각각의 층간 절연층들(110)과 교대로 적층될 수 있다. 예를 들어, 제1 게이트 전극들(130)은 셀 기판(100) 상에서 제3 방향(Z 방향)을 따라 서로 이격되어 순차적으로 적층될 수 있다. 복수의 층간 절연층들(110)은 제1 게이트 전극들(130) 사이 및 제1 게이트 전극들(130)과 셀 기판(100) 사이에 개재될 수 있다.
제1 게이트 전극들(130)은 서로 동일한 두께를 갖는 것으로 도시되었으나, 이에 제한되는 것은 아니고, 제1 게이트 전극들(130)은 서로 다른 두께를 가질 수도 있다.
제1 게이트 전극들(130)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극들(130)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에서, 도 3에 도시된 것처럼, 반도체 메모리 장치는 각각의 제1 게이트 전극들(130) 사이에 배치되는 게이트 유전층(132)을 더 포함할 수 있다. 게이트 유전층(132)은 각각의 제1 게이트 전극들(130)을 둘러싸도록 형성될 수 있다.
게이트 유전층(132)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄(Ti) 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
복수의 층간 절연층들(110)은 절연성 물질을 포함할 수 있다. 복수의 층간 절연층들(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(140)은 셀 기판(100) 상에 형성되어 몰드 구조체(MS1, MS2, MS3)를 덮을 수 있다. 일 실시예에서, 층간 절연막(140)은 제1 몰드 구조체(MS1), 제2 몰드 구조체(MS2), 및 제3 몰드 구조체(MS3)를 각각 덮을 수 있다. 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 채널 구조체(CH1)는 몰드 구조체(MS1, MS2, MS3)를 관통하여 제3 방향(Z 방향)으로 연장될 수 있다. 예를 들어, 제1 채널 구조체(CH1)는 셀 기판(100) 상에 필러(pillar) 형상으로 형성되어, 제1 게이트 전극들(130) 및 층간 절연층들(110)을 관통할 수 있다. 다만, 제1 채널 구조체(CH1)의 형상이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다. 예를 들면, 제1 채널 구조체(CH1)가 다각 기둥이나 타원 기둥 형태로 이루어질 수도 있다. 이에 따라, 제1 게이트 전극들(130)은 제1 채널 구조체(CH1)와 교차할 수 있다. 일 실시예에서, 제1 채널 구조체(CH1)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이, 제2 몰드 구조체(MS2)와 제3몰드 구조체(MS3) 사이에서 절곡부를 가질 수 있다.
도 3을 더 참조하면, 제1 채널 구조체(CH1)는 제1 채널층(340), 제1 채널층(340)의 내측에 위치하는 제1 매립 절연층(350), 제1 채널층(340)의 외측면 상에 위치하는 제1 유전층(310)을 포함한다.
제1 채널 구조체(CH1)는 필러(pillar) 형상의 제1 매립 절연층(350)과, 제1 매립 절연층(350)의 바닥면 및 측벽을 따라 컨포멀하게(conformally) 연장되는 제1 채널층(340)을 포함할 수 있다. 제1 채널층(340)은 몰드 구조체(MS1, MS2, MS3)를 관통하여 셀 기판(100)과 접속될 수 있다. 제1 채널층(340)은 제3 방향(Z 방향)으로 연장될 수 있다. 제1 채널층(340)은 예를 들어, 컵 형상으로 형성될 수 있다. 그러나, 일 실시예에 따른 반도체 메모리 장치의 제1 채널 구조체(CH1)의 제1 채널층(340)은 원기둥 형상, 다각 기둥 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 제1 채널층(340)은 폴리 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 또한, 제1 매립 절연층(350)은 실리콘 산화물을 포함할 수 있다.
제1 유전층(310)은 터널 절연막(311), 전하 저장막(312) 및 블로킹 절연막(313)을 포함한다. 터널 절연막(311), 전하 저장막(312) 및 블로킹 절연막(313)은 제1 채널층(340)의 외측면 상에 차례로 적층될 수 있다.
터널 절연막(311)은 제1 채널층(340)의 측벽을 둘러싸도록 형성될 수 있다. 또한, 터널 절연막(311)은 제3 방향(Z 방향)으로 연장될 수 있다. 터널 절연막(311)은 예를 들어, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 또는, 예를 들어, 터널 절연막(311)은 실리콘 산화막과 실리콘 질화막의 이중층 등으로 형성될 수도 있다.
터널 절연막(311)의 측벽 상에는 전하 저장막(312)이 형성될 수 있다. 이에 따라, 터널 절연막(311)은 제1 채널층(340)과 전하 저장막(312) 사이에 개재될 수 있다. 또한, 전하 저장막(312)은 제3 방향(Z 방향)으로 연장될 수 있다. 전하 저장막(312)은 제1 채널층(340)과 각각의 제1 게이트 전극들(130) 사이에 개재될 수 있다.
전하 저장막(312) 내에는 제1 채널층(340)으로부터 터널 절연막(311)을 통과한 전하들이 저장될 수 있다. 전하 저장막(312) 내에 저장되는 전하는, 예를 들어, 제1 채널층(340)과 제1 게이트 전극들(130) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(fowler-nordheim　tunneling)에 의해 변경될 수 있다.
전하 저장막(312)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 풍부형 질화물(Si-rich nitride) 및 나노크리스탈 실리콘(nanocrystalline Si) 중 적어도 하나를 포함할 수 있다. 여기에서, 나노크리스탈 실리콘은 수 나노미터의 크기를 갖는 결정 입자를 포함하는 실리콘일 수 있다.
전하 저장막(312)의 측벽 상에는 블로킹 절연막(313)이 형성될 수 있다. 이에 따라, 전하 저장막(312)은 터널 절연막(311)과 블로킹 절연막(313) 사이에 개재될 수 있다. 블로킹 절연막(313)은 전하 저장막(312)과 각각의 제1 게이트 전극들(130) 사이에 개재될 수 있다. 또한, 블로킹 절연막(313)은 제3 방향(Z 방향)을 따라 연장될 수 있다.
블로킹 절연막(313)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄(Ti) 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 채널 구조체(CH1)는 메모리 채널 패드(320)를 더 포함할 수 있다. 메모리 채널 패드(320)는 제1 채널층(340)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 메모리 채널 패드(320)는 제1 매립 절연층(350)의 상면 및 제1 채널층(340)의 상면 상에 형성될 수도 있다. 다만, 이에 제한되는 것은 아니다.
메모리 채널 패드(320)는 도전성 물질을 포함할 수 있다. 메모리 채널 패드(320)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 채널 구조체(CH1)는 캡핑 패드(330)를 더 포함할 수 있다. 캡핑 패드(330)는 절연 패턴(401)과 메모리 채널 패드(320) 사이에 배치될 수 있다. 캡핑 패드(330)의 상면은 층간 절연층들(110)의 상면과 실질적으로 동일한 레벨에 위치할 수 있으며, 절연 패턴(401)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 캡핑 패드(330)는 실리콘 산화물 등의 산화물 계열의 물질을 포함할 수 있다. 캡핑 패드(330)는 도전 패턴(404) 형성 공정에서 발생하는 메모리 채널 패드(320) 식각에 의한 불량을 방지하기 위한 구성일 수 있다. 다만, 이에 제한되는 것은 아니고, 캡핑 패드(330)는 생략될 수도 있다.
블록 분리 영역(WCF)은 제3 방향(Z 방향)으로 연장되어 몰드 구조체(MS1, MS2, MS3)를 절단할 수 있다. 블록 분리 영역(WCF)은 몰드 구조체(MS1, MS2, MS3)를 완전히 절단할 수 있다. 예를 들어, 블록 분리 영역(WCF)은 제1 방향(X 방향)으로 연속적으로 연장될 수 있다. 이에 따라, 제2 방향(Y 방향)을 따라 연장되는 몰드 구조체(MS1, MS2, MS3)는 블록 분리 영역(WCF)에 의해 분할되어 복수의 메모리 셀 블록들을 형성할 수 있다.
제1 채널 구조체(CH1) 및 블록 분리 영역(WCF) 상에는 절연 패턴(401)이 배치될 수 있다. 절연 패턴(401)은 컨포멀한 형상을 갖고 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되도록 배치될 수 있다. 절연 패턴(401)은 층간 절연층들(110)과 다른 물질을 포함할 수 있다. 절연 패턴(401)은 층간 절연층들(110)과 식각 선택성이 있는 물질을 포함할 수 있다. 예를 들어, 절연 패턴(401)은 실리콘 질화물 및 실리콘 산질화물 등 질화물 계열의 물질 중 적어도 하나를 포함할 수 있다.
절연 패턴(401) 내에 도전 패턴(404)이 배치될 수 있다. 도전 패턴(404)은 절연 패턴(401)을 관통하여 제1 채널 구조체(CH1)와 연결될 수 있다. 도전 패턴(404)은 원형, 타원형, 다각형 등의 형상을 갖는 복수의 홀 내에 채워진 구조물일 수 있다. 제3 방향(Z 방향)에서, 도전 패턴(404)은 제1 채널 구조체(CH1)와 부분적으로 중첩될 수 있다. 도전 패턴(404)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
절연 패턴(401) 및 도전 패턴(404) 상에는 제2 게이트 전극(430)이 배치될 수 있다. 제2 게이트 전극(430)은 제1 채널 구조체(CH1)보다 높은 레벨에 위치할 수 있다. 또한, 제2 게이트 전극(430)과 절연 패턴(401) 사이 및 제2 게이트 전극(430)과 도전 패턴(404) 사이에는 제1 상부 절연층(402)이 배치될 수 있다. 즉, 제2 게이트 전극(430)은 제1 상부 절연층(402)에 의해 절연 패턴(401)과 이격될 수 있다. 제1 상부 절연층(402)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제2 게이트 전극(430)의 두께는 제1 게이트 전극들(130) 각각의 두께보다 클 수 있다. 예를 들어, 제2 게이트 전극(430)의 두께는 제1 게이트 전극들(130) 각각의 두께보다 5배 이상 클 수 있다.
제2 게이트 전극(430)은 제1 게이트 전극들(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(430)은 폴리 실리콘 등의 반도체 물질층일 수 있다. 이와 달리, 제1 게이트 전극들(130)은 도핑된 반도체 물질, 금속(예를 들어, TiN, TaN), 및 전이금속(예를 들어, Ti, Ta) 중 적어도 하나를 포함할 수도 있다. 제2 게이트 전극(430)은 스트링 선택 트랜지스터(SST)를 이루는 스트링 선택 라인(SSL)일 수 있다.
상부 분리 영역(SS)은 제2 게이트 전극(430)을 관통하고 제1 방향(X 방향)으로 연장되도록 배치될 수 있다. 일 실시예에서, 상부 분리 영역(SS)의 상면은 제2 게이트 전극(430)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 상부 분리 영역(SS)은 제2 게이트 전극(430)을 관통하고 제1 상부 절연층(402) 내로 연장될 수 있다. 또한, 상부 분리 영역(SS) 내에는 상부 분리 절연층(103)이 배치될 수 있다. 일 실시예에서, 상부 분리 절연층(103)은 실리콘 산화물 등의 절연성 물질을 포함할 수 있다.
제2 채널 구조체(CH2)는 제2 게이트 전극(430)을 관통하여 도전 패턴(404)과 연결될 수 있다. 제2 채널 구조체(CH2) 각각은 도전 패턴(404)을 통해 제1 채널 구조체(CH1) 각각과 전기적으로 연결될 수 있다. 제2 채널 구조체(CH2)는 스트링 선택 트랜지스터(SST)를 이루는 채널 구조체일 수 있다.
제2 채널 구조체(CH2)는 제2 채널층(440), 반도체 스페이서층(420), 제2 유전층(410), 및 제2 채널층(440) 사이의 제2 매립 절연층(450)을 포함할 수 있다.
제2 채널층(440)은 내부의 제2 매립 절연층(450)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예들에 따라, 제2 매립 절연층(450) 없이 원기둥 또는 다각 기둥과 같은 기둥 형상을 가질 수도 있다. 제2 채널층(440)은 하부에서 도전 패턴(404)과 연결될 수 있다. 제2 채널층(440)은 폴리 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
제2 유전층(410)은 제2 게이트 전극(430)과 제2 채널층(440)의 사이에 배치될 수 있다. 일 실시예에서, 제2 유전층(410)은 제1 유전층(310)과 다른 구조 또는 다른 물질을 포함할 수 있다. 예를 들어, 상술한 바와 같이, 제1 유전층(310)은 다중층 구조이고, 제2 유전층(410)은 단일층 구조일 수 있다. 제2 유전층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고유전율(high-k) 유전 물질을 포함하는 단일층 구조일 수 있다.
반도체 스페이서층(420)은 제2 채널층(440)의 외측면의 일부를 덮는 층일 수 있다. 반도체 스페이서층(420)은 컨포멀한 형상을 갖고 제2 유전층(410)과 제2 채널층(440) 사이에 위치할 수 있다. 반도체 스페이서층(420)의 하단은 절연 패턴(401)보다 높은 레벨에 위치하고, 제2 유전층(410)은 반도체 스페이서층(420)의 하단을 덮으면서 제2 채널층(440)과 접촉할 수 있다.
반도체 스페이서층(420)은 도전 패턴(404)을 형성하기 위한 이방성 식각 공정을 위한 스페이서 구조물일 수 있고, 제2 채널층(440)과 함께 채널층의 역할을 수행할 수도 있다. 반도체 스페이서층(420)은 실리콘 등의 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 스페이서층(420)과 제2 채널층(440)이 동일한 물질을 포함하는 경우, 두 구성 간의 계면이 구분되지 않을 수도 있다. 다만, 실시예들에 따라, 반도체 스페이서층(420)은 생략되거나 반도체 이외의 별도의 스페이서층으로 대체될 수도 있다.
도 4를 더 참조하면, 제2 채널 구조체(CH2) 상에 채널 패드(CP)가 배치될 수 있다.
채널 패드(CP)는 제1 채널 패드(CP1) 및 제2 채널 패드(CP2)를 포함한다.
제1 채널 패드(CP1)는 제2 채널 구조체(CH2)의 제2 매립 절연층(450), 제2 채널층(440), 및 반도체 스페이서층(420)의 상면을 덮을 수 있다. 또한, 제1 채널 패드(CP1)는 제2 매립 절연층(450), 제2 채널층(440), 및 반도체 스페이서층(420)과 각각 접할 수 있다. 제1 채널 패드(CP1)는 제2 채널층(440)과 전기적으로 연결될 수 있다.
제1 채널 패드(CP1)는 제2 유전층(410)으로 둘러싸일 수 있다. 예를 들어, 제1 채널 패드(CP1)의 측면은 제2 유전층(410)과 접하고, 제2 유전층(410)으로 둘러싸일 수 있다. 즉, 제2 유전층(410)은 제1 채널 패드(CP1)의 측면을 덮을 수 있다. 제1 채널 패드(CP1)는 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 채널 패드(CP2)는 제1 채널 패드(CP1) 상에 위치할 수 있다. 제2 채널 패드(CP2)는 제2 채널 구조체(CH2)의 상면을 덮을 수 있다. 예를 들어, 제2 채널 패드(CP2)는 제1 채널 패드(CP1) 및 제2 유전층(410)의 상면과 중첩할 수 있다. 즉, 제2 채널 패드(CP2)의 제2 폭(W2)은 제1 채널 패드(CP1)의 폭보다 클 수 있다. 또한, 제2 채널 패드(CP2)는 제1 채널 패드(CP1)와 접속되고, 제1 채널 패드(CP1)와 전기적으로 연결될 수 있다.
제2 채널 패드(CP2)는 제1 채널 패드(CP1)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 채널 패드(CP2)는 금속(예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 등)을 포함할 수 있다. 이와 달리, 제1 채널 패드(CP1)는 폴리 실리콘을 포함할 수 있다.
일 실시예에서, 제2 채널 패드(CP2)는 제1 도전 채널 패드(CPM1) 및 제2 도전 채널 패드(CPM2)를 포함할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제2 채널 패드(CP2)는 제1 채널 패드(CP1) 상에 위치하는 제1 도전 채널 패드(CPM1) 및 제1 도전 채널 패드(CPM1) 상에 위치하는 제2 도전 채널 패드(CPM2)를 포함할 수 있다.
제1 도전 채널 패드(CPM1)는 제1 채널 패드(CP1) 상에 위치할 수 있다. 제1 도전 채널 패드(CPM1)는 제2 채널 구조체(CH2)의 상면을 덮을 수 있다. 예를 들어, 제1 도전 채널 패드(CPM1)는 제1 채널 패드(CP1) 및 제2 유전층(410)의 상면과 중첩할 수 있다. 제1 도전 채널 패드(CPM1)의 외측면은 제2 상부 절연층(441)과 접할 수 있다. 제1 도전 채널 패드(CPM1)는 예를 들어, 컵 형상으로 형성될 수 있다. 그러나, 일 실시예에 따른 반도체 메모리 장치의 제1 도전 채널 패드(CPM1)는 제2 채널 구조체(CH2)의 형상에 따라 다양한 형상을 가질 수도 있다. 제1 도전 채널 패드(CPM1)는 금속 물질을 포함할 수 있다. 예를 들어, 제1 도전 채널 패드(CPM1)는 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1) 상에 위치할 수 있다. 제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)의 상면의 일부를 덮을 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)와 일부 중첩할 수 있다. 즉, 제1 도전 채널 패드(CPM1)의 상면의 일부는 제2 도전 채널 패드(CPM2)와 접하고, 나머지 일부는 제2 상부 절연층(441)과 접할 수 있다.
제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)로 둘러싸일 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)의 측면은 제1 도전 채널 패드(CPM1)로 둘러싸일 수 있다. 이에 따라, 제2 도전 채널 패드(CPM2)의 제3 폭(W3)은 제1 도전 채널 패드(CPM1)의 제2 폭(W2)보다 클 수 있다. 제2 도전 채널 패드(CPM2)의 상면은 제2 상부 절연층(441)과 접할 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)의 하면 및 측면은 제1 도전 채널 패드(CPM1)와 접하고, 제2 도전 채널 패드(CPM2)의 상면은 제2 상부 절연층(441) 및 제1 컨택 전극(MC1)과 접할 수 있다. 제2 도전 채널 패드(CPM2)는 금속 물질을 포함할 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)는 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 등을 포함할 수 있다.
또는, 도 5에 도시된 것처럼, 제2 채널 패드(CP2)는 제1 도전 채널 패드(CPM1) 및 제2 도전 채널 패드(CPM2)와 함께 제3 도전 채널 패드(CPM3)를 더 포함할 수 있다.
도 5를 참조하면, 제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)와 같이 컵 형상을 갖고, 제3 도전 채널 패드(CPM3)는 제2 도전 채널 패드(CPM2)에 의해 둘러싸일 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)의 측면은 제1 도전 채널 패드(CPM1)로 둘러싸이고, 제3 도전 채널 패드(CPM3)의 측면은 제2 도전 채널 패드(CPM2)로 둘러싸일 수 있다. 제3 도전 채널 패드(CPM3)의 상면은 제2 상부 절연층(441)과 접할 수 있다. 제3 도전 채널 패드(CPM3)는 금속 물질을 포함할 수 있다. 예를 들어, 제3 도전 채널 패드(CPM3)는 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 등을 포함할 수 있다.
다시 도 2 내지 도 4를 참조하면, 각각의 채널 패드(CP) 위에 컨택 전극(MC)이 위치한다. 컨택 전극(MC)은 도전성 물질을 포함하고, 제2 채널 구조체(CH2), 제2 게이트 전극(430), 셀 컨택(462), 또는 관통 비아(164)와 전기적으로 연결될 수 있다.
컨택 전극(MC)은 제1 컨택 전극(MC1), 제2 컨택 전극(MC2), 및 제3 컨택 전극(MC3)을 포함할 수 있다.
제1 컨택 전극(MC1)은 채널 패드(CP) 위에 위치할 수 있다. 제1 컨택 전극(MC1)은 채널 패드(CP)를 통해 제1 및 제2 채널 구조체(CH1, CH2)와 전기적으로 연결될 수 있다. 예를 들어, 제1 컨택 전극(MC1)은 상부 배선 구조체(M1, M2, M3)와 채널 패드(CP) 사이에 위치하고, 채널 패드(CP)의 상면과 접촉할 수 있다. 제1 컨택 전극(MC1)은 상부 배선 구조체(M1, M2, M3)와 채널 패드(CP)를 전기적으로 연결시킬 수 있다. 이에 따라, 제1 및 제2 채널 구조체(CH1, CH2)는 상부 배선 구조체(M1, M2, M3)와 전기적으로 연결될 수 있다. 제1 컨택 전극(MC1)은 도전성 물질을 포함할 수 있다.
일 실시예에서, 제1 컨택 전극(MC1)의 폭은 채널 패드(CP)를 향함에 따라 점진적으로 감소할 수 있다. 예를 들어, 제1 컨택 전극(MC1)이 채널 패드(CP)와 접하는 부분의 제1 폭(W1)은 상부 배선 구조체(M1, M2, M3)와 접하는 제1 컨택 전극(MC1)의 상면의 제4 폭(W4)보다 작을 수 있다. 이는 제1 컨택 전극(MC1)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제1 컨택 전극(MC1)의 폭은 채널 패드(CP)의 폭보다 작을 수 있다. 예를 들어, 제1 컨택 전극(MC1)이 채널 패드(CP)와 접하는 부분의 제1 폭(W1)은 제2 채널 패드(CP2)의 제2 폭(W2)보다 작을 수 있다. 또한, 상부 배선 구조체(M1, M2, M3)와 접하는 제1 컨택 전극(MC1)의 상면의 제4 폭(W4)은 제2 채널 패드(CP2)의 제2 폭(W2)보다 작을 수 있다. 또한, 제1 컨택 전극(MC1)이 채널 패드(CP)와 접하는 부분의 제1 폭(W1)은 제2 도전 채널 패드(CPM2)의 제3 폭(W3)보다 작을 수 있다. 일 실시예에 따른 제1 컨택 전극(MC1)의 폭이 채널 패드(CP)의 폭보다 작더라도, 제2 채널 패드(CP2)가 금속을 포함함으로써, 제1 컨택 전극(MC1)의 전기적 저항을 낮출 수 있다.
도 6을 더 참조하면, 제2 컨택 전극(MC2)은 제2 게이트 전극(430) 위에 위치할 수 있다. 제2 컨택 전극(MC2)은 제2 게이트 전극(430)과 전기적으로 연결될 수 있다. 예를 들어, 제2 컨택 전극(MC2)은 상부 배선 구조체(M1, M2, M3)와 제2 게이트 전극(430) 사이에 위치하고, 제2 게이트 전극(430)의 상면과 접촉할 수 있다. 제2 컨택 전극(MC2)은 상부 배선 구조체(M1, M2, M3)와 제2 게이트 전극(430)을 전기적으로 연결시킬 수 있다. 이에 따라, 제2 게이트 전극(430)은 상부 배선 구조체(M1, M2, M3)와 전기적으로 연결될 수 있다. 제2 컨택 전극(MC2)은 도전성 물질을 포함할 수 있다.
일 실시예에서, 제2 컨택 전극(MC2)의 폭은 제2 게이트 전극(430)을 향함에 따라 점진적으로 감소할 수 있다. 예를 들어, 제2 컨택 전극(MC2)이 제2 게이트 전극(430)과 접하는 부분의 제5 폭(W5)은 상부 배선 구조체(M1, M2, M3)와 접하는 제2 컨택 전극(MC2)의 상면의 제6 폭(W6)보다 작을 수 있다.
제2 컨택 전극(MC2)의 폭은 제1 컨택 전극(MC1)의 폭보다 클 수 있다. 예를 들어, 제2 컨택 전극(MC2)이 제2 게이트 전극(430)과 접하는 부분의 제5 폭(W5)은 제1 컨택 전극(MC1)이 채널 패드(CP)와 접하는 부분의 제1 폭(W1)보다 6배 이상 9배 이하일 수 있다. 또한, 상부 배선 구조체(M1, M2, M3)와 접하는 제2 컨택 전극(MC2)의 상면의 제6 폭(W6)은 상부 배선 구조체(M1, M2, M3)와 접하는 제1 컨택 전극(MC1)의 상면의 제4 폭(W4)보다 6배 이상 9배 이하일 수 있다.
구체적으로 살펴보면, 제2 게이트 전극(430)은 채널 패드(CP)보다 낮은 레벨에 위치할 수 있다. 이에 따라, 도 2에 도시된 것처럼, 제3 방향(Z 방향)에 따른 제2 컨택 전극(MC2)의 길이는 제3 방향(Z 방향)에 따른 제1 컨택 전극(MC1)의 길이보다 길 수 있다. 이 경우, 제2 컨택 전극(MC2)에 의해 상부 배선 구조체(M1, M2, M3)와 제2 게이트 전극(430)이 연결되는 신뢰성을 확보하기 위해서는, 식각 공정의 특성상, 제2 컨택 전극(MC2)이 제2 게이트 전극(430)과 접하는 부분의 제5 폭(W5)은 제1 컨택 전극(MC1)이 채널 패드(CP)와 접하는 부분의 제1 폭(W1)보다 커야 한다.
따라서, 식각 공정의 특성상, 상기 제5 폭(W5)이 상기 제1 폭(W1)보다 6배 이상인 경우, 제2 컨택 전극(MC2)은 상부 배선 구조체(M1, M2, M3)와 제2 게이트 전극(430) 사이를 연결하기 위한 충분한 폭을 가질 수 있다. 이에 따라, 제2 컨택 전극(MC2)에 의해 상부 배선 구조체(M1, M2, M3)와 제2 게이트 전극(430)이 연결되는 신뢰성을 확보할 수 있다. 또한, 상기 제5 폭(W5)이 상기 제1 폭(W1)보다 9배 이하인 경우, 제2 컨택 전극(MC2)이 형성되는 공정에서, 주변에 위치하는 다른 도전체(예를 들면, 제1 컨택 전극(MC1) 또는 제3 컨택 전극(MC3)과 단락되는 문제가 발생하지 않을 수 있다.
도 7을 참조하면, 제3 컨택 전극(MC3)은 셀 컨택(462) 위에 위치할 수 있다. 제3 컨택 전극(MC3)은 셀 컨택(462)과 전기적으로 연결될 수 있다. 예를 들어, 제3 컨택 전극(MC3)은 상부 배선 구조체(M1, M2, M3)와 셀 컨택(462) 사이에 위치하고, 셀 컨택(462)의 상면과 접촉할 수 있다. 제3 컨택 전극(MC3)은 상부 배선 구조체(M1, M2, M3)와 셀 컨택(462)을 전기적으로 연결시킬 수 있다. 이에 따라, 셀 컨택(462)은 상부 배선 구조체(M1, M2, M3)와 전기적으로 연결될 수 있다. 제3 컨택 전극(MC3)은 도전성 물질을 포함할 수 있다.
일 실시예에서, 제3 컨택 전극(MC3)의 폭은 셀 컨택(462)을 향함에 따라 점진적으로 감소할 수 있다. 예를 들어, 제3 컨택 전극(MC3)이 셀 컨택(462)과 접하는 부분의 제7 폭(W7)은 상부 배선 구조체(M1, M2, M3)와 접하는 제3 컨택 전극(MC3)의 상면의 제8 폭(W8)보다 작을 수 있다. 이는 제3 컨택 전극(MC3)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제3 컨택 전극(MC3)의 폭은 제1 컨택 전극(MC1)의 폭과 실질적으로 동일하거나 더 클 수 있다. 예를 들어, 제3 컨택 전극(MC3)이 셀 컨택(462)과 접하는 부분의 제7 폭(W7)은 제1 컨택 전극(MC1)이 채널 패드(CP)와 접하는 부분의 제1 폭(W1)보다 1배 이상 9배 이하일 수 있다. 또한, 상부 배선 구조체(M1, M2, M3)와 접하는 제3 컨택 전극(MC3)의 상면의 제8 폭(W8)은 상부 배선 구조체(M1, M2, M3)와 접하는 제1 컨택 전극(MC1)의 상면의 제4 폭(W4)보다 1배 이상 9배 이하일 수 있다.
또한, 제3 컨택 전극(MC3)은 관통 비아(164) 위에 위치할 수 있다. 제3 컨택 전극(MC3)이 관통 비아(164)와 전기적으로 연결될 수 있다. 관통 비아(164)와 연결되는 제3 컨택 전극(MC3)의 구조는 셀 컨택(462)과 연결되는 제3 컨택 전극(MC3)의 구조와 실질적으로 동일하므로, 생략하기로 한다.
다시 도 2를 참조하면, 제2 내지 제4 상부 절연층들(441, 442, 443)은 제2 게이트 전극(430) 상에 차례로 적층될 수 있다. 제2 내지 제4 상부 절연층들(441, 442, 443)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제2 내지 제4 상부 절연층들(441, 442, 443) 내에 상부 배선 구조체(M1, M2, M3)가 형성될 수 있다. 상부 배선 구조체(M1, M2, M3)는 도전성 물질을 포함하고, 제2 채널 구조체(CH2) 및 컨택 전극(MC)과 전기적으로 연결될 수 있다. 상부 배선 구조체(M1, M2, M3)은 제1 배선 구조체(M1), 제2 배선 구조체(M2), 및 제3 배선 구조체(M3)를 포함할 수 있다.
예를 들어, 제1 배선 구조체(M1)는 제1 컨택 전극(MC1)을 통해 제2 채널 구조체(CH2)와 연결되고, 상술한 바와 같이, 제2 컨택 전극(MC)을 통해 셀 컨택(462)과 연결되며, 제3 컨택 전극(MC)을 통해 관통 비아(164)와 연결될 수 있다. 또한, 제2 배선 구조체(M2)는 제1 배선 구조체(M1)와 전기적으로 연결되고, 제3 배선 구조체(M3)는 제2 배선 구조체(M2)와 전기적으로 연결될 수 있다. 이에 따라, 상부 배선 구조체(M1, M2, M3)는 제1 컨택 전극(MC1)을 통해 제1 및 제2 채널 구조체(CH1, CH2)와 연결되고, 제2 컨택 전극(MC)을 통해 셀 컨택(462)과 연결되며, 제3 컨택 전극(MC)을 통해 관통 비아(164)와 연결될 수 있다.
상부 배선 구조체(M1, M2, M3)의 일부는 제1 컨택 전극(MC1)과 접촉하는 비트 라인들(BL)일 수 있다. 상기 비트 라인들(BL)은 제1 컨택 전극(MC1)을 통해 제1 및 제2 채널 구조체(CH1, CH2)와 전기적으로 연결될 수 있다.
셀 컨택(462)은 확장 영역(EXT) 상에 형성될 수 있다. 셀 컨택(462)은 제3 방향(Z 방향)으로 연장되어 확장 영역(EXT) 상의 몰드 구조체(MS1, MS2, MS3)를 관통할 수 있다. 셀 컨택(462)은 예를 들어, 제3 방향(Z 방향)으로 연장되는 필라(pillar) 모양(예컨대, 원기둥 모양)의 구조물일 수 있다. 일 실시예에서, 셀 컨택(462)의 폭은 주변 회로 기판(200)을 향함에 따라 점진적으로 감소할 수 있다. 이는 셀 컨택(462)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
또한, 셀 컨택(462)은 워드 패드 영역(WP1)을 통해 각각의 제1 게이트 전극들(130)과 전기적으로 연결될 수 있다. 예를 들어, 셀 컨택(462)은 워드 패드 영역(WP1)을 관통할 수 있고, 셀 컨택(462)의 측면은 워드 패드 영역(WP1)의 내측면과 접촉할 수 있다. 이에 따라, 제1 게이트 전극들(130) 중 일부의 게이트 전극은 셀 컨택(462)과 전기적으로 연결될 수 있다. 셀 컨택(462)은 도전 물질, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 확장 영역(EXT) 상의 몰드 구조체(MS1, MS2, MS3) 내에는 절연 링(161)이 형성될 수 있다. 절연 링(161)은 제1 게이트 전극들(130) 중에서 일부의 게이트 전극과 셀 컨택(462) 사이에 개재될 수 있다. 이에 따라, 제1 게이트 전극들(130) 중 일부의 게이트 전극은 셀 컨택(462)과 전기적으로 절연될 수 있다. 절연 링(161)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
관통 비아(164)는 제3 방향(Z 방향)으로 연장되어 상의 몰드 구조체(MS1, MS2, MS3)를 관통할 수 있다. 예를 들어, 관통 비아(164)는 제3 방향(Z 방향)으로 연장되는 필라(pillar) 모양(예컨대, 원기둥 모양)의 구조물일 수 있다. 일 실시예에서, 관통 비아(164)의 폭은 주변 회로 기판(200)을 향함에 따라 점진적으로 감소할 수 있다. 이는 관통 비아(164)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
셀 컨택(462), 및 관통 비아(164)는 각각 층간 절연막(140) 상의 상부 배선 구조체(M1, M2, M3)와 접속될 수 있다. 예를 들어, 셀 컨택(462), 및 관통 비아(164)는 각각 제2 컨택 전극(MC), 및 제3 컨택 전극(MC)에 의해 상부 배선 구조체(M1, M2, M3)와 연결될 수 있다.
주변 회로 영역(PERI)은 주변 회로 기판(200), 주변 회로 소자(PT) 및 하부 배선 구조체(260)를 포함할 수 있다.
주변 회로 기판(200)은 셀 기판(100) 아래에 배치될 수 있다. 예를 들어, 주변 회로 기판(200)의 상면은 셀 기판(100)의 하면과 대향할 수 있다. 주변 회로 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 주변 회로 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 소자(PT)는 주변 회로 기판(200) 상에 형성될 수 있다. 주변 회로 소자(PT)는 반도체 메모리 장치의 동작을 제어하는 주변 회로를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직, 로우 디코더 및 페이지 버퍼 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자(PT)가 배치되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 상면(upper surface)으로 지칭될 수 있다. 반대로, 주변 회로 기판(200)의 상면과 반대되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 하면(under surface)으로 지칭될 수 있다.
주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
셀 기판(100)의 하면은 주변 회로 기판(200)의 상면과 대향할 수 있다. 예를 들어, 주변 회로 기판(200)의 상면 상에 주변 회로 소자(PT)를 덮는 제2 배선간 절연막(240)이 형성될 수 있다. 셀 기판(100)은 제2 배선간 절연막(240)의 상면 상에 적층될 수 있다.
상부 배선 구조체(M1, M2, M3)는 관통 비아(164)를 통해 주변 회로 소자(PT)와 연결될 수 있다. 예를 들어, 제2 배선간 절연막(240) 내에 주변 회로 소자(PT)와 연결되는 하부 배선 구조체(260)가 형성될 수 있다. 관통 비아(164)는 제3 방향(Z 방향)으로 연장되어 상부 배선 구조체(M1, M2, M3)와 하부 배선 구조체(260)를 연결할 수 있다. 이를 통해, 제1 게이트 전극들(130), 및/또는 제2 게이트 전극(430)은 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
일 실시예에 따른 반도체 메모리 장치의 집적도를 향상시키기 위해서는 제2 채널 구조체(CH2) 및 제2 채널 구조체(CH2)와 연결되는 제1 컨택 전극(MC1)의 폭이 작아야 한다. 다만, 제1 컨택 전극(MC1)의 폭이 작은 경우, 제1 컨택 전극(MC1)과 채널 패드(CP) 사이의 전기적 저항이 커지고, 이는 반도체 메모리 장치의 신뢰성을 저하시키는 문제가 된다.
그러나, 일 실시예에 따른 반도체 메모리 장치는, 제1 컨택 전극(MC1)의 폭이 채널 패드(CP)의 폭보다 작음으로써, 집적도가 향상될 수 있다. 또한, 제1 컨택 전극(MC1)의 폭이 채널 패드(CP)의 폭보다 작더라도, 제2 채널 패드(CP2)가 금속을 포함함으로써, 제2 채널 패드(CP2)와 제1 컨택 전극(MC1) 사이의 전기적 저항이 감소할 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 8 및 도 9는 또 다른 실시예에 따른 반도체 메모리 장치의 컨택 전극을 나타낸 단면도이다.
도 8 및 도 9의 실시예는 제2 채널 패드(CP)의 형상을 제외하고는 도 1 내지 도 7의 실시예와 실질적으로 동일하다. 따라서, 도 8 및 도 9의 실시예에 관한 설명은 도 1 내지 도 7의 실시예와 차이점 위주로 설명하기로 한다.
도 8을 참조하면, 제2 채널 구조체(CH2) 상에는 채널 패드(CP)가 배치될 수 있다. 채널 패드(CP)는 제2 상부 절연층(441) 내에 형성될 수 있다. 채널 패드(CP)는 제2 채널층(440)의 상부에 배치될 수 있다.
채널 패드(CP)는 제1 채널 패드(CP1) 및 제2 채널 패드(CP2)를 포함한다. 제1 채널 패드(CP)에 관한 설명은 도 1 내지 도 7의 실시예와 실질적으로 동일하므로, 생략하기로 한다.
제2 채널 패드(CP2)는 제1 도전 채널 패드(CPM1) 및 제2 도전 채널 패드(CPM2)를 포함할 수 있다. 예를 들어, 제2 채널 패드(CP2)는 제1 채널 패드(CP1) 상에 위치하는 제1 도전 채널 패드(CPM1) 및 제1 도전 채널 패드(CPM1) 상에 위치하는 제2 도전 채널 패드(CPM2)를 포함할 수 있다.
제1 도전 채널 패드(CPM1)는 제1 채널 패드(CP1) 상에 위치할 수 있다. 제1 도전 채널 패드(CPM1)는 제1 채널 패드(CP1)의 상면을 덮을 수 있다. 예를 들어, 제1 도전 채널 패드(CPM1)는 제1 채널 패드(CP1)의 상면과 중첩할 수 있다.
제1 도전 채널 패드(CPM1)는 제2 유전층(410)으로 둘러싸일 수 있다. 즉, 제1 도전 채널 패드(CPM1)의 측면은 제2 유전층(410)과 접할 수 있다. 제1 도전 채널 패드(CPM1)는 예를 들어, 컵 형상으로 형성될 수 있다. 제1 도전 채널 패드(CPM1)는 금속 물질을 포함할 수 있다. 예를 들어, 제1 도전 채널 패드(CPM1)는 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1) 상에 위치할 수 있다. 제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)의 상면의 일부를 덮을 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)와 일부 중첩할 수 있다. 즉, 제1 도전 채널 패드(CPM1)의 일부는 제2 도전 채널 패드(CPM2)와 접하고, 나머지 일부는 제2 상부 절연층(441)과 접할 수 있다.
제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)로 둘러싸일 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)의 측면은 제1 도전 채널 패드(CPM1)로 둘러싸일 수 있다. 이에 따라, 제1 도전 채널 패드(CPM1)의 폭은 제2 도전 채널 패드(CPM2)의 폭보다 클 수 있다. 제2 도전 채널 패드(CPM2)의 하면 및 측면은 제1 도전 채널 패드(CPM1)와 각각 접하고, 제2 도전 채널 패드(CPM2)의 상면은 제2 상부 절연층(441) 및 제1 컨택 전극(MC1)과 각각 접할 수 있다. 제2 도전 채널 패드(CPM2)는 금속 물질을 포함할 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)는 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 등을 포함할 수 있다.
또는, 도 9에 도시된 것처럼, 제2 채널 패드(CP2)는 제1 도전 채널 패드(CPM1) 및 제2 도전 채널 패드(CPM2)와 함께 제3 도전 채널 패드(CPM3)를 더 포함할 수 있다.
도 9를 참조하면, 제1 도전 채널 패드(CPM1)는 제2 유전층(410)으로 둘러싸일 수 있다. 즉, 제1 도전 채널 패드(CPM1)의 측면은 제2 유전층(410)과 접할 수 있다. 또한, 제2 도전 채널 패드(CPM2)는 제1 도전 채널 패드(CPM1)와 같이 컵 형상을 갖을 수 있다.
제3 도전 채널 패드(CPM3)는 제2 도전 채널 패드(CPM2)로 둘러싸일 수 있다. 예를 들어, 제2 도전 채널 패드(CPM2)의 측면은 제1 도전 채널 패드(CPM1)로 둘러싸이고, 제3 도전 채널 패드(CPM3)의 측면은 제2 도전 채널 패드(CPM2)로 둘러싸일 수 있다. 제3 도전 채널 패드(CPM3)는 제2 상부 절연층(441)과 접할 수 있다. 제3 도전 채널 패드(CPM3)는 금속 물질을 포함할 수 있다. 예를 들어, 제3 도전 채널 패드(CPM3)는 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 등을 포함할 수 있다.
각각의 채널 패드(CP) 위에 컨택 전극(MC)이 위치한다. 컨택 전극(MC)은 도전성 물질을 포함하고, 제2 채널 구조체(CH2), 제2 게이트 전극(430), 셀 컨택(462), 또는 관통 비아(164)와 전기적으로 연결될 수 있다. 이에 관한 설명은 도 1 내지 도 7의 실시예와 실질적으로 동일하므로, 생략하기로 한다.
일 실시예에 따른 반도체 메모리 장치의 경우에도, 제1 컨택 전극(MC1)의 폭이 채널 패드(CP)의 폭보다 작음으로써, 집적도가 향상될 수 있다. 또한, 제1 컨택 전극(MC1)의 폭이 채널 패드(CP)의 폭보다 작더라도, 제2 채널 패드(CP2)가 금속을 포함함으로써, 제2 채널 패드(CP2)와 제1 컨택 전극(MC1) 사이의 전기적 저항이 감소할 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 10은 또 다른 실시예에 따른 반도체 메모리 장치의 컨택 전극을 나타낸 단면도이다.
도 10의 실시예는 제3 채널 패드(CP3)에 관한 설명을 제외하고는 도 1 내지 도 7의 실시예와 실질적으로 동일하다. 따라서, 도 10의 실시예에 관한 설명은 도 1 내지 도 7의 실시예와 차이점 위주로 설명하기로 한다.
도 10을 참조하면, 제2 채널 구조체(CH2) 상에는 채널 패드(CP)가 배치될 수 있다. 채널 패드(CP)는 제2 상부 절연층(441) 내에 형성될 수 있다. 채널 패드(CP)는 제2 채널층(440)의 상부에 배치될 수 있다.
채널 패드(CP)는 제1 채널 패드(CP1) 및 제3 채널 패드(CP3)를 포함한다.
제1 채널 패드(CP1)는 제2 채널 구조체(CH2)의 제2 매립 절연층(450), 제2 채널층(440), 및 반도체 스페이서층(420)의 상면을 덮을 수 있다. 또한, 제1 채널 패드(CP1)는 제2 채널층(440), 및/또는 반도체 스페이서층(420)과 접속될 수 있다. 제1 채널 패드(CP1)는 제2 채널층(440)과 전기적으로 연결될 수 있다.
제3 채널 패드(CP3)는 제1 채널 패드(CP1) 상에 위치할 수 있다. 제3 채널 패드(CP3)는 제1 채널 패드(CP1)의 상면을 덮을 수 있다. 즉, 제3 채널 패드(CP3)는 제1 채널 패드(CP1)의 상면과 중첩할 수 있다. 예를 들어, 제3 채널 패드(CP3)의 폭은 제1 채널 패드(CP1)의 폭과 실질적으로 동일할 수 있다. 또한, 제3 채널 패드(CP3)는 제1 채널 패드(CP1)와 접속되고, 제1 채널 패드(CP1)와 전기적으로 연결될 수 있다.
제3 채널 패드(CP3)는 제1 채널 패드(CP1)와 다른 물질을 포함할 수 있다. 예를 들어, 제3 채널 패드(CP3)는 실리사이드 물질을 포함할 수 있다. 또는, 제3 채널 패드(CP3)는 실리사이드화된 제1 채널 패드(CP1)의 상부일 수 있다. 제3 채널 패드(CP3)는 티타늄 실리사이드, 티타늄 질화물 실리사이드, 또는 텅스텐 실리사이드 등을 포함할 수 있으나, 이에 제한되는 것은 아니고, 니켈 실리사이드, 코발트 실리사이드, 또는 기타 금속 실리사이드 물질을 포함할 수 있다. 이와 달리, 제1 채널 패드(CP1)는 폴리 실리콘을 포함할 수 있다.
각각의 채널 패드(CP) 위에 컨택 전극(MC)이 위치한다. 컨택 전극(MC)은 도전성 물질을 포함하고, 제2 채널 구조체(CH2), 제2 게이트 전극(430), 셀 컨택(462), 또는 관통 비아(164)와 전기적으로 연결될 수 있다. 이에 관한 설명은 도 1 내지 도 7의 실시예와 실질적으로 동일하므로, 생략하기로 한다.
일 실시예에 따른 반도체 메모리 장치의 경우에도, 제1 컨택 전극(MC1)의 폭이 채널 패드(CP)의 폭보다 작음으로써, 집적도가 향상될 수 있다. 또한, 제1 컨택 전극(MC1)의 폭이 채널 패드(CP)의 폭보다 작더라도, 제2 채널 패드(CP2)가 실리사이드를 포함함으로써, 제1 컨택 전극(MC1)의 전기적 저항이 감소할 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 11 내지 도 15는 일 실시예에 따른 반도체 메모리 장치의 채널 패드 및 컨택 전극의 제조 방법을 순차적으로 나타낸 단면도이다.
먼저 도 11을 참조하면, 제2 게이트 전극(430), 제2 상부 절연층(441), 제2 채널 구조체(CH2), 및 제1 채널 패드(CP1)가 형성될 수 있다.
제2 게이트 전극(430) 및 제2 상부 절연층(441)이 차례로 증착 공정을 통해 형성될 수 있다. 제2 게이트 전극(430)은 도전성 물질, 예를 들어 도핑된 폴리 실리콘을 증착하여 형성될 수 있다. 제2 게이트 전극(430)은 제1 게이트 전극들(130) 각각의 두께보다 큰 두께를 갖도록 형성될 수 있다.
다음으로, 제2 게이트 전극(430) 및 제2 상부 절연층(441)을 관통하는 트렌치가 형성되고, 상기 트렌치 내에 제2 유전층(410), 반도체 스페이서층(420), 제2 채널층(440), 및 제2 매립 절연층(450)이 순차적으로 증착될 수 있다. 이후, 평탄화 공정을 통해 제2 채널 구조체(CH2)가 형성될 수 있다. 또한, 반도체 스페이서층(420), 제2 채널층(440), 및 제2 매립 절연층(450) 상에 제1 채널 패드(CP1)가 형성될 수 있다.
도 12 및 도 13을 참조하면, 제2 상부 절연층(441) 내에 제1 홀(HH1)이 형성되고, 제1 도전 채널 패드(CPM1) 및 제2 도전 채널 패드(CPM2)가 형성될 수 있다.
먼저, 제2 상부 절연층(441)을 패터닝하여, 제1 홀(HH1)을 형성할 수 있다. 제1 홀(HH1)은 제1 도전 채널 패드(CPM1)에 대응되는 영역일 수 있다. 예를 들어, 제1 홀(HH1)은 제1 채널 패드(CP1) 및 제2 유전층(410)과 중첩할 수 있다. 제1 홀(HH1)이 형성됨에 따라, 제1 채널 패드(CP1) 및 제2 유전층(410)이 노출될 수 있다.
다음으로, 제2 상부 절연층(441) 및 제1 홀(HH1) 내에 제1 예비 도전 채널 패드(ICPM1)가 형성될 수 있다. 제1 홀(HH1)의 하면 및 측면에 도전성 물질이 증착될 수 있다. 상기 도전성 물질은 금속(예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 등), 또는 실리사이드 물질을 포함할 수 있다. 이때, 제1 홀(HH1) 내에 컨포멀하게 도전성 물질이 증착될 수 있다.
이어서, 제1 예비 도전 채널 패드(ICPM1) 상에 제2 예비 도전 채널 패드(ICPM2)가 형성될 수 있다. 제1 예비 도전 채널 패드(ICPM1) 상에 도전성 물질이 증착될 수 있다. 상기 도전성 물질은 상술한 바와 같이, 금속(예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 등)일 수 있다.
이어, 화학적 기계적 연마 공정을 진행하여 제1 예비 도전 채널 패드(ICPM1) 및 제2 예비 도전 채널 패드(ICPM2)의 상부면을 평탄화할 수 있다. 이에 따라, 제1 홀(HH1) 내에 채널 패드(CP)가 형성될 수 있다. 채널 패드(CP)는 제1 도전 채널 패드(CPM1) 및 제1 도전 채널 패드(CPM1) 위에 위치하는 제2 도전 채널 패드(CPM2)를 포함할 수 있다. 제2 도전 채널 패턴(CPM2)의 하면 및 측면은 제1 도전 채널 패턴(CPM1)에 의해 둘러싸여 있을 수 있다.
도 14 및 도 15를 참조하면, 추가적인 증착 공정을 진행하여 제2 상부 절연층(441)의 두께를 더 높이고, 제2 상부 절연층(441)을 패터닝하여 제2 홀(HH2)을 형성하고, 제1 컨택 전극(MC1)을 형성할 수 있다.
먼저, 도 14를 참조하면, 제2 상부 절연층(441)을 더 두껍게 형성한 후 제2 상부 절연층(441)을 패터닝함으로써, 제2 홀(HH2)이 형성될 수 있다. 제2 홀(HH2)은 채널 패드(CP)와 중첩하고, 제2 홀(HH2)의 폭은 채널 패드(CP)의 폭보다 작을 수 있다. 제2 홀(HH2)의 폭은 채널 패드(CP)를 향함에 따라 점진적으로 감소할 수 있다. 이는 제2 홀(HH2)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 제2 홀(HH2)이 형성됨에 따라, 제2 도전 채널 패드(CPM2)가 노출될 수 있다.
다음으로, 제2 홀(HH2) 내에 제1 컨택 전극(MC1)이 형성될 수 있다. 제2 홀(HH2) 내에 제2 도전 채널 패드(CPM2) 상에 도전성 물질을 매립한 후 평탄화 공정을 수행함에 따라 제1 컨택 전극(MC1)이 형성될 수 있다.
그 다음으로, 도 2 내지 도 4를 참조하면, 제3 및 제4 상부 절연층들(442, 443) 및, 제1 컨택 전극(MC1)과 접속하는 상부 배선 구조체(M1, M2, M3)가 순차적으로 형성될 수 있다. 이에 따라, 도 2 내지 도 4의 반도체 메모리 장치가 형성될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 셀 기판
MS1, MS2, MS3: 몰드 구조체
CH1: 제1 채널 구조체
CH2: 제2 채널 구조체
130: 제1 게이트 전극들
430: 제2 게이트 전극
CP: 채널 패드
CP1: 제1 채널 패드
CP2: 제2 채널 패드
MC: 컨택 전극
462: 셀 컨택
164: 관통 비아

Claims (10)

  1. 기판 위에 교대로 적층되는 제1 게이트 전극들 및 층간 절연층들을 포함하는 몰드 구조체;
    상기 제1 게이트 전극들 및 상기 층간 절연층들을 관통하는 제1 채널 구조체;
    상기 제1 채널 구조체 위에 위치하는 제2 게이트 전극;
    상기 제2 게이트 전극을 관통하며, 상기 제1 채널 구조체와 연결되는 제2 채널 구조체;
    상기 제2 채널 구조체와 연결되고, 폴리 실리콘을 포함하는 제1 채널 패드 및 상기 제1 채널 패드 위에 위치하고, 금속을 포함하는 제2 채널 패드를 포함하는 채널 패드;
    상기 채널 패드 위에 위치하는 상부 배선 구조체; 및
    상기 상부 배선 구조체와 상기 채널 패드 사이에 위치하며, 상기 상부 배선 구조체와 상기 채널 패드 사이를 연결하는 제1 컨택 전극을 포함하고,
    상기 제1 컨택 전극이 상기 채널 패드와 접하는 부분의 제1 폭은 상기 제2 채널 패드의 제2 폭보다 작은 반도체 메모리 장치.
  2. 제1항에서,
    상기 제2 채널 패드는 상기 제2 채널 구조체의 상면을 덮는 반도체 메모리 장치.
  3. 제1항에서,
    상기 제2 채널 패드는 제1 도전 채널 패드 및 상기 제1 도전 채널 패드 위에 위치하는 제2 도전 채널 패드를 포함하고,
    상기 제2 도전 채널 패드의 측면은 상기 제1 도전 채널 패드로 둘러싸인 반도체 메모리 장치.
  4. 제3항에서,
    상기 제2 도전 채널 패드의 제3 폭은 상기 제1 폭보다 큰 반도체 메모리 장치.
  5. 제3항에서,
    상기 제2 채널 패드는 상기 제2 도전 채널 패드 위에 위치하는 제3 도전 채널 패드를 더 포함하고,
    상기 제3 도전 채널 패드의 측면은 상기 제2 도전 채널 패드로 둘러싸인 반도체 메모리 장치.
  6. 제1항에서,
    상기 상부 배선 구조체와 접하는 상기 제1 컨택 전극의 상면의 제4 폭은 상기 제1 폭보다 큰 반도체 메모리 장치.
  7. 제1항에서,
    상기 상부 배선 구조체와 상기 제2 게이트 전극 사이에 위치하며, 상기 상부 배선 구조체와 상기 제2 게이트 전극 사이를 연결하는 제2 컨택 전극을 포함하고,
    상기 제2 컨택 전극이 상기 채널 패드와 접하는 부분의 제5 폭은 상기 제1 폭보다 큰 반도체 메모리 장치.
  8. 제7항에서,
    상기 제5 폭은 상기 제1 폭의 6배 이상 9배 이하인 반도체 메모리 장치.
  9. 기판 위에 교대로 적층되는 제1 게이트 전극들 및 층간 절연층들을 포함하는 몰드 구조체;
    상기 제1 게이트 전극들 및 상기 층간 절연층들을 관통하는 제1 채널 구조체;
    상기 제1 채널 구조체 위에 위치하는 제2 게이트 전극;
    상기 제2 게이트 전극을 관통하며, 상기 채널 구조체와 연결되는 제2 채널 구조체;
    상기 제2 채널 구조체와 연결되고, 폴리 실리콘을 포함하는 제1 채널 패드 및 상기 제1 채널 패드 위에 위치하고, 실리사이드를 포함하는 제3 채널 패드를 포함하는 채널 패드;
    상기 채널 패드 위에 위치하는 상부 배선 구조체; 및
    상기 상부 배선 구조체와 상기 채널 패드 사이에 위치하며, 상기 상부 배선 구조체와 상기 채널 패드 사이를 연결하는 제1 컨택 전극을 포함하고,
    상기 제1 컨택 전극이 상기 채널 패드와 접하는 부분의 제1 폭은 상기 제3 채널 패드의 제2 폭보다 작은 반도체 메모리 장치.
  10. 제9항에서,
    상기 제3 채널 패드는 티타늄 실리사이드, 티타늄 질화물 실리사이드, 또는 텅스텐 실리사이드를 포함하는 반도체 메모리 장치.
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