CN110416213B - Otp存储器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种OTP存储器件及其制作方法、电子装置，该OTP存储间包括：半导体衬底，在所述半导体衬底中形成有第一有源区和第二有源区；在第一有源区上形成有若干存储单元，同一第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，相邻所述第一有源区上的位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的位于同一直线上的所述源线彼此不连接；在所述半导体衬底上还形成有阻挡层，所述阻挡层覆盖所述浮栅。根据本发明的OTP存储器件可以避免相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性。该OTP存储器件的制作方法和电子装置具有类似的优点。

Description

OTP存储器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种与OTP存储器件及其制作方法、电子装置。

背景技术

OTP(one time Programmable，一次可编程)存储器是一种常用的非挥发性存储器，其可以由多种结构实现，例如耦合电容型、串联晶体管型和电介质击穿型等。串联晶体管型OTP存储器由于具有面积小成本低的优势是一种常用的OTP存储器。如图1所示，串联晶体管型OTP存储器的存储单元(cell)由2个串联的PMOS器件组成，其中一个用作选择管，另外一个用作存储数据的存储管，选择管对应的栅极为选择栅SG(Select gate)，存储管对应的栅极为浮栅FG(floating Gate)，并且各个存储管的浮栅彼此不相连。选择管的源极用作源线SL(其上施加源线电压VSL)，存储管的漏极用作位线BL(其上施加位线电压VBL)，选择管的漏极和存储管的源极彼此连接。

串联晶体管型OTP存储器的工作过程例如为：编程状态下，如果要对某个OTP存储单元编程进行编程，首先通过选择栅SG和位线BL选择到对应存储单元，把选择管打开(对应的选择栅SG上接高负电位(例如-5V)，NWell和源线SL都接GND)，然后在位线BL上加高的负电位(例如-5V)，这样沟道中会产生强拉电流，由于热载流子效应，有一部分的电子会跑到浮栅FG上面去(1状态)，如果没有编程，浮栅FG上面没有电子(0状态)。正常读取状态下，选择栅SG和位线BL只加比较低的电位如-1.8V，如果浮栅FG上面有电荷，这时存储单元就会有比较大的电流，如果浮栅FG上没有电荷，整个存储单元的电流很小，用这种方法来判断OTP存储器的存储单元是1还是0。

如上所述，编程后浮栅FG上有电荷，我们定义为1，但是随着时间的推移，浮栅FG上面的电荷会慢慢跑掉，为了延缓这个进程，在浮栅FG上面需要沉积一层比较厚的防止电荷逃逸的阻挡层(SAB)，阻挡层可以用氧化物层再加氮氧化硅或者氮化硅层组成，一般阻挡层越厚，防止电子逃逸的效果越好，从可靠性的角度讲，一般是用数据保持(Data retention，DR)这个术语来表示OTP保存电荷的能力，即阻挡层越厚，存储器的数据保持效果是越好。

然而，这种沉积有阻挡层的OTP存储器容易出现因接触孔桥接(bridge)，而引起器件失效的问题，降低了产品的良率和可靠性。

因此有必要提出一种OTP存储器件及其制作方法、电子装置，以至少部分解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的至少一个问题，本发明一方面提供一种OTP存储器件，包括：

半导体衬底，在所述半导体衬底中形成有隔离结构和被所述隔离结构分隔的有源区，所述有源区包括沿第一方向延伸的多个第一有源区和沿第二方向延伸的多个第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直；

在所述第一有源区上形成有若干存储单元，每个所述存储单元包括串联连接的选通管和存储管，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，每个所述位线两侧各形成有一个沿所述第二方向延伸的浮栅，每个所述源线两侧各形成一个沿所述第二方向延伸的选择栅，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅彼此不连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接；

在所述半导体衬底上还形成有阻挡层，所述阻挡层覆盖所述浮栅。

在本发明一个实施例中，所述阻挡层还覆盖相邻所述浮栅之间的所述有源区和所述隔离结构。

在本发明一个实施例中，所述阻挡层还覆盖部分所述选择栅以及所述选择栅与相邻的所述浮栅之间的所述有源区和所述隔离结构。

在本发明一个实施例中，所述阻挡层呈矩形状。

在本发明一个实施例中，在所述半导体衬底上还形成有覆盖所述半导体衬底、所述浮栅和所述选择栅的层间介电层，

在所述层间介电层中形成有位线接触孔和源线接触孔，所述源线接触孔形成在所述源线对应的位置处，所述位线接触孔形成在所述第二有源区上未覆盖有所述阻挡层的区域。

根据本发明的OTP存储器件，通过优化版图使得存储单源之间位线公用，而源线则单独使用，工作时通过源线和选择栅来选定存储单元，这样相邻浮栅之间的有源区上就不需要形成位线接触孔，因而也就避免了相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性。此外，由于相邻浮栅之间的有源区上不需要形成位线接触孔，使得存储单元可以做得更小。

本发明另一方面提供一种OTP存储器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，所述有源区包括沿第一方向延伸的多个第一有源区和沿第二方向延伸的多个第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直；

在所述第一有源区上形成若干存储单元，每个所述存储单元包括串联连接的选通管和存储管，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，每个所述位线两侧各形成有一个沿所述第二方向延伸的浮栅，每个所述源线两侧各形成一个沿所述第二方向延伸的选择栅，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅彼此不连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接；

在所述半导体衬底上形成阻挡层，所述阻挡层覆盖所述浮栅。

在本发明一个实施例中，所述阻挡层还覆盖相邻所述浮栅之间的所述有源区和所述隔离结构。

在本发明一个实施例中，所述阻挡层还覆盖部分所述选择栅以及所述选择栅与相邻的所述浮栅之间的所述有源区和所述隔离结构。

在本发明一个实施例中，所述阻挡层呈矩形状。

在本发明一个实施例中，还包括：

在所述半导体衬底上形成覆盖所述半导体衬底、所述浮栅和所述选择栅的层间介电层，

在所述层间介电层中形成位线接触孔和源线接触孔，所述源线接触孔形成在所述源线对应的位置处，所述位线接触孔形成在所述第二有源区上未覆盖有所述阻挡层的区域。

在本发明一个实施例中，所述阻挡层还用作金属硅化物遮蔽层，所述制作方法还包括：

以所述阻挡层为掩膜在所述选择栅、所述位线接触孔和所述源线接触孔的形成区域上形成金属硅化物。

根据本发明的OTP存储器件的制作方法，通过优化版图使得存储单源之间位线公用，而源线则单独使用，工作时通过源线和选择栅来选定存储单元，这样相邻浮栅之间的有源区上就不需要形成位线接触孔，因而也就避免了相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性。此外，由于相邻浮栅之间的有源区上不需要形成位线接触孔，使得存储单元可以做得更小。

本发明又一方面提供一种电子装置，包括如上所述的OTP存储器件以及与所述OTP存储器件相连的电子组件。

根据本发明的电子装置，由于所包含的OTP存储器件避免了相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性，因此该电子装置具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出一种OTP存储器件的存储单元的结构示意图；

图2A示出一种OTP存储器件的示意性版图；

图2B-图2D示出图2A所示的OTP存储器件沿X1、X2和Y方向的示意性剖面图；

图3A示出根据本发明实施例的OTP存储器件的示意性版图；

图3B示出图3A所示OTP存储器件编程时电流流向示意图；

图3C示出图2A所示OTP存储器件编程时电流流向示意图；

图4示出根据本发明实施例的OTP存储器件的制作方法的步骤流程图；

图5A～图9A示出了根据本发明一实施方式的OTP存储器件的制作方法依次实施各步骤所获得器件的沿X1方向剖面示意图；

图5B～图9B示出了根据本发明一实施方式的OTP存储器件的制作方法依次实施各步骤所获得器件的沿X2方向剖面示意图；

图5C～图9C示出了根据本发明一实施方式的OTP存储器件的制作方法依次实施各步骤所获得器件的沿Y方向剖面示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述沉积有阻挡层的OTP存储器容易出现因接触孔桥接(bridge)，而引起器件失效的问题，经分析出现这种问题的原因有以下几点：

第一、在工艺顺序上阻挡层的沉积是在多晶硅(poly)，间隙壁(Spacer)和源漏S/D制作之后，层间介电层(ILD)和接触孔(CT)之前进行，其制作过程为整个晶圆上先长一层阻挡层材料，然后通过光刻和刻蚀去除不需要阻挡层地方的阻挡层材料。对串联晶体管型OTP存储器的存储单元而言，选择栅SG不需要阻挡层，而浮栅FG因为用于存储电荷而需要保留阻挡层。

第二、如图2A所示，串联晶体管型OTP存储器的存储单元都是镜像放置的，位线BL(用接触孔CT引出来，作为左右存储单元的公共端)左右各有一个浮栅FG，浮栅FG上沉积有阻挡层SAB，且位于同一列浮栅FG上的阻挡层呈整体布置。假如浮栅FG本身的多晶硅的高度为

阻挡层的厚度也是

多晶硅加阻挡层的总厚度为

而在要形成接触孔CT的位置(BL)的高度为0，这样后面进行层间介电层介质(例如为BPSG和TEOS)填充时，图2B和图2C所示，浮栅FG之间的介质就可能会出现孔洞200。由于浮栅FG是左右各一列，如图2D所示，实际上会在整个2列浮栅FG之间(中间)形成连续的孔洞200，等接触孔CT刻蚀完成，填充金属钨塞(钨是一种填充能力很强的金属)时就会发生2个接触孔CT之间通过金属钨互连，发生接触孔桥接(bridge)，引起器件失效，表现形式就是上下存储单元数据串扰。

如上所述如果层间介电层填充不良内部会出现孔洞，接触孔CT刻蚀后填的钨就会沿孔洞扩散导致上下2个接触孔由于钨而出现互连，引起器件失效。孔洞的产生是由于2个浮栅的多晶硅再加上它们上面的阻挡层的总厚度太高导致后面的层间介电层介质(例如BPSG和TEOS)填充不良而引起。当前阻挡层是与浮栅FG并行设置，如果形成孔洞，孔洞是沿着2个FG的中间上下形成一串一串链条200A(如图2A中虚线所示，以及图2D所示)。此外，虽然在2个浮栅FG的交接位置由于没有多晶硅，高度差相对较小，其形成的空洞可能较小(例如图2C位置处的空洞一般比图2B位置处的空洞小)，或者孔洞有可能不连续，但是其同样对产品的良率和可靠性造成影响，而且通常严重的情况下空洞会形成连续链条导致桥接。

本发明基于上述分析，通过优化OTP存储器件的布图，使得存储单元之间位线公用，而源线则单独使用，工作时通过源线和选择栅来选定存储单元，这样相邻浮栅之间的有源区上就不需要形成位线接触孔，因而也就避免了相邻的位线接触孔桥接互连而引起器件失效的问题，而阻挡层则可以覆盖浮栅所在的整个区域来防止电荷逃逸。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

图3A示出根据本发明实施例的OTP存储器件的示意性版图；图3B示出图3B所示OTP存储器件编程时电流流向示意图；图3C示出图2A所示OTP存储器件编程时电流流向示意图。

如图3A和图3B所示，根据本实施例OTP存储器件包括：

半导体衬底，在所述半导体衬底中形成有隔离结构和被所述隔离结构分隔的有源区AA，所述有源区AA包括沿第一方向延伸的第一有源区和沿第二方向延伸的第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底的构成材料选用单晶硅。所述隔离结构例如为浅沟槽隔离结构。所述第一方向例如为X方向(即X1、X2所示方向)，所述第二方向例如为Y方向，所述第一有源区在第二方向间隔布置，图3A中作为示意仅示出4个第一有源区和1个第二有源区，而实际上所述第一有源区和所述第二有源区均有多个。

在所述第一有源区上形成有存储单元，如图3A中虚线框所示区域即为一个存储单元。每个所述存储单元包括串联连接的选通管和存储管，选通管的栅极作为选择栅SG，存储管的栅极作为浮栅FG，选通管的源极作为源线SL，存储管的漏极作为位线BL，选通管的漏极与存储管的源极连接。在本实施例中，OTP存储器件的存储单元采用镜像布置。具体地，如图3A所示，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线BL和源线SL，每个所述位线BL两侧各形成有一个沿所述第二方向延伸的浮栅FG，每个所述源线SL两侧各形成一个沿所述第二方向延伸的选择栅SG。例如图3A中位于最下方的第一有源区上示出两个存储单元，该两个存储单元共用形成在中间的位线BL，该位线BL左右两侧形成一个浮栅FG，而该示出的两个存储单元与左右未示出的存储单元也呈镜像布置，并分别与左右未示出的存储单元共用源线SL，该源线SL左右两侧形成一个选择栅SG。

在本实施例中，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅SG彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅FG彼此不连接。也即在本实施中，位于同一列的SG彼此连接，或者说选择栅在第二方向上跨越多个第一有源区，使该区域上的选通管共用一个选择栅SG。而浮栅FG则是每个存储单元单独所有，各个存储单元的浮栅彼此不连接。

如前所述，目前形成在浮栅FG上的阻挡层容易造成接触孔桥接导致器件失效的问题。在本实施例中，为了避免出现这种问题，对源线、位线以及阻挡层SAB的图形进行优化了。如图3A所示，在本实施例中，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接。也即，在本实施例中，与图2A所示的OTP存储器件存储单元之间共用源线，位线单独使用不同的是，根据本实施例的OTP存储器件存储单元之间共用位线，而源线则是单独使用，即通过源线和选择栅来选定存储单元，而不是通过位线和选择栅来选定存储单元，这样相邻浮栅之间的有源区上就不需要形成位线接触孔，因而也就避免了相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性。

进一步地，在本实施例中，同样形成有覆盖浮栅FG的阻挡层SAB，而且所述阻挡层不仅覆盖浮栅FG，还覆盖相邻所述浮栅FG之间的所述有源区和隔离结构。这样即使在相邻浮栅FG之间的有源区上形成位线接触孔，由于浮栅之间形成有阻挡层，使得浮栅之间不会形成高台阶，因而在后续填充的层间介电层中也不会形成孔洞，从而避免在相邻的位线接触孔之间产生连续空洞形成的链条，进而避免了相邻的位线接触孔桥接互连而引起器件失效的问题。

示例性地，在本实施例中，所述阻挡层呈矩形状。所述阻挡层还覆盖部分所述选择栅SG以及所述选择栅SG与相邻的所述浮栅FG之间的所述有源区和隔离结构

在本实施例中，该OTP存储器件还包括覆盖所述半导体衬底、所述浮栅FG和所述选择栅SG的层间介电层(未示出)，以及形成在所述层间介电层中的接触孔CT，所述接触孔包括位线接触孔、源线接触孔和字线接触孔。示例性地，所述源线接触孔形成在所述源线对应的位置处，所述位线接触孔形成在所述第二有源区上未覆盖有所述阻挡层的区域，所述字线接触孔形成在所述选择栅上。即，在本实施例中，每个存储单元的源线通过源线接触孔单独引出；在所述第二方向上位于同一直线上的位线通过所述第二有源区引出到存储单元所在区域的外部，例如图3A中通过第二有源区将位线引出到第一有源区之外的区域，然后在存储单元外部的区域制作位线接触孔，将公用的位线引出。在本实施例中，所述字线接触孔也形成在存储单元区域之外的区域上，为公用的选择栅提供电连接。

根据本实施例的OTP存储器件与图2A所示的OTP存储器件，在编程时电流流向分别如图3B和图3C所示，从图3B和图3C可知，根据本实施例的OTP存储器件在编程时电流由公用的位线BL经由通过源线和选择栅选定的存储单元的沟道流向被选定的存储单元的源线，而图2A所示的OTP存储器件在编程时电流则是由通过位线和选择栅选定的存储单元的单独的位线经由被选定的存储单元的沟道流向公用的源线。

根据本实施例的OTP存储器件，通过优化版图使得存储单元之间位线公用，而源线则单独使用，工作时通过源线和选择栅来选定存储单元，这样相邻浮栅之间的有源区上就不需要形成位线接触孔，因而也就避免了相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性。此外，由于相邻浮栅之间的有源区上不需要形成位线接触孔，使得存储单元可以做得更小，提高了存储单元的集成度。

实施例二

图4示出根据本发明实施例的OTP存储器件的制作方法的步骤流程图。

如图4所示，本实施例公开一种OTP存储器件的制作方法，包括：

步骤401，半导体衬底，在所述半导体衬底中形成有隔离结构和被所述隔离结构分隔的有源区，所述有源区包括沿第一方向延伸的多个第一有源区和沿第二方向延伸的多个第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直；

步骤402，在所述第一有源区上形成有若干存储单元，每个所述存储单元包括串联连接的选通管和存储管，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，每个所述位线两侧各形成有一个沿所述第二方向延伸的浮栅，每个所述源线两侧各形成一个沿所述第二方向延伸的选择栅，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅彼此不连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接；

步骤403，在所述半导体衬底上还形成有阻挡层，所述阻挡层覆盖所述浮栅。

根据本实施例的OTP存储器件的制作方法，通过优化版图使得存储单元之间位线公用，而源线则单独使用，工作时通过源线和选择栅来选定存储单元，这样相邻浮栅之间的有源区上就不需要形成位线接触孔，因而也就避免了相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性。此外，由于相邻浮栅之间的有源区上不需要形成位线接触孔，使得存储单元可以做得更小。

下面结合图5A～图9C对根据本发明实施例的OTP存储器件的制作方法进行详细描述。

首先，如图5A-图5C所示，提供半导体衬底100，在所述半导体衬底100中形成隔离结构101和被所述隔离结构101分隔的有源区，所述有源区包括沿第一方向延伸的第一有源区和沿第二方向延伸的第二有源区，在所述第一有源区上形成若干存储单元。

其中，半导体衬底100可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。隔离结构101可以为诸如局部氧化硅或浅沟槽隔离的隔离结构。示例性地，在本实施例中，隔离结构101采用浅沟槽隔离结构(STI)。

有源区和隔离结构101的形状和布置如图3A所示，所述有源区包括沿第一方向延伸的第一有源区和沿第二方向延伸的第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直。所述第一方向例如为X方向，所述第二方向例如Y方向。

所述存储单元包括串联连接的选通管和存储管，选通管和存储管均包括栅极以及与位于栅极两侧的源极和漏极。其中选通管的栅极作为选择栅SG，存储管的栅极作为浮栅FG。选通管和存储管的制作过程例如为：首先，在半导体衬底100上形成栅极氧化层102和多晶硅层103，然后按与图3A所示布图对应的掩膜进行刻蚀，形成选择栅SG和浮栅FG，然后在所述选择栅SG和浮栅FG的侧壁上形成间隙壁104，最后进行离子注入在选择栅SG和浮栅FG两侧形成源极和漏极，其中存储管的漏极用作位线，选通管的源极用作源线，选通管的漏极与存储管的源极连接(也即共用一个端点)。

在本实施例中，如图3A所示，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，每个所述位线两侧各形成有一个沿所述第二方向延伸的浮栅，每个所述源线两侧各形成一个沿所述第二方向延伸的选择栅，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅彼此不连接。并且，如图3A所示，在本实施例中，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接。

接着，如图6A-图6C所示，在所述半导体衬底100上形成阻挡材料层105。

阻挡材料层105可以为各种合适的材料，例如氧化物或氮化物。示例性地，在本实施例中，阻挡材料层105为氧化物，例如氧化硅，其可以诸如CVD(化学气相沉积)、PECVD(等离子体化学气相沉积)等方法形成。

接着，如图7A-图7C所示，对所述阻挡材料层105进行刻蚀，以形成阻挡层105A。

阻挡层105A的形成过程为：在阻挡材料层105上形成图形化的光刻胶层和/或硬掩膜层，所述图形化的光刻胶层和/或硬掩膜层具有阻挡层的图像，所述阻挡层的图形如图3A所示，然后以所述图形化的光刻胶层和/或硬掩膜层为掩膜，通过合适的干法或湿法刻蚀工艺，去除不需要形成阻挡层的区域的阻挡材料层105，保留需要形成阻挡层区域的阻挡材料层105，从而形成图7A-图7C所示的阻挡层105A。

在本实施例中，阻挡层105A呈矩形状，其覆盖浮栅FG以及相邻浮栅之间的有源区和隔离结构。可选地，在其它实施例中，阻挡层105A还可以覆盖部分所述选择栅以及所述选择栅与相邻的所述浮栅之间的所述有源区和隔离结构。

进一步地，在本实施中，阻挡层105A还用作硅化物遮蔽层，当形成阻挡层105A之后，以所述阻挡层为掩膜在所述选择栅、位线接触孔和源线接触孔的形成区域上形成金属硅化物。

接着，如图8A-图8C所示，在所述半导体衬底100上形成覆盖所述半导体衬底、所述浮栅FG和所述选择栅SG的第一层间介电材料层106。

第一层间介电材料层106可以采用各种合适的低K介质材料，例如PSG(掺磷硅玻璃)、BPSG(硼磷硅玻璃)等。示例性地，在本实施例中，第一层间介电材料层106采用BPSG，其具有更好的流动性，可以在间隙之间实现更好的填充。示例性地，第一层间介电材料层106的形成过程包括：BPSG材料的沉积和回流过程，通过回流使BPSG材料进行再流动，以实现更好的填充以及平坦的表面。

最后，如图9A-图9C所示，在第一层间介电材料层106上形成第二层间介电材料层107，并执行平坦化，以形成初始层间介电层，并在所述初始层间介电层中形成接触孔。

第二层间介电材料层107可以采用各种合适的介质材料，例如氧化物。示例性地，在本实施例中，第二层间介电材料层107采用TEOS(正硅酸乙酯)氧化物。其可以通过加热TEOS工艺、PECVD TEOS工艺或O₃-TEOS工艺形成。

当第二层间介电材料层107沉积完成之后，则通过诸如CMP(化学机械抛光)或机械研磨等平坦化工艺进行平坦化。示例性地，在本实施例中，采用CMP工艺进行平坦化。

当完成平坦化后，则通过刻蚀工艺在所述初始层间介电层(即ILD0)中形成接触孔，并在所述接触孔中填充导电材料，例如金属钨以形成插塞。所述接触孔包括位线接触孔、源线接触孔和字线接触孔，并且如图3A所示，每个存储单元的源线通过源线接触孔单独引出；在所述第二方向上位于同一直线上的位线通过所述第二有源区引出到存储单元所在区域的外部，例如图3A中通过第二有源区将位线引出到第一有源区之外的区域，然后在存储单元外部的区域制作位线接触孔，将公用的位线引出。在本实施例中，所述字线接触孔也形成在存储单元区域之外的区域上，为公用的选择栅提供电连接。

进一步地，如图9A所示，在本实施例中，所述阻挡层105A不仅覆盖浮栅FG，还覆盖相邻所述浮栅FG之间的所述有源区和隔离结构。这样即使在相邻浮栅FG之间的有源区上形成位线接触孔，由于浮栅之间形成有阻挡层，使得浮栅之间不会形成高台阶，因而在后续填充的层间介电层中也不会形成孔洞，从而避免在相邻的位线接触孔之间产生连续空洞形成的链条，进而避免了相邻的位线接触孔桥接互连而引起器件失效的问题。

至此，完成了根据本发明实施例的制作方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法中会同步制作闪存器件(未示出)，也即该方法与闪存器件的工艺制程完全兼容，无需增加额外的工艺步骤。还应当理解，根据本发明实施例的制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，例如形成源漏接触孔和栅极接触孔，以及金属层的步骤，其都包括在本实施制作方法的范围内。

实施例三

本发明的再一个实施例提供一种电子装置，包括OTP存储器件以及与所述OTP存储器件相连的电子组件。其中，该OTP存储器件包括：半导体衬底，在所述半导体衬底中形成有隔离结构和被所述隔离结构分隔的有源区，所述有源区包括沿第一方向延伸的第一有源区和沿第二方向延伸的第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直；在所述第一有源区上形成有若干存储单元，每个所述存储单元包括串联连接的选通管和存储管，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，每个所述位线两侧各形成有一个沿所述第二方向延伸的浮栅，每个所述源线两侧各形成一个沿所述第二方向延伸的选择栅，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅彼此不连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接；在所述半导体衬底上还形成有阻挡层，所述阻挡层覆盖所述浮栅。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底的构成材料选用单晶硅。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

根据本发明的电子装置，由于所包含的OTP存储器件避免了相邻的位线接触孔桥接互连而引起器件失效的问题，提高了器件的良率和可靠性，因此该电子装置具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种OTP存储器件，其特征在于，包括：

半导体衬底，在所述半导体衬底中形成有隔离结构和被所述隔离结构分隔的有源区，所述有源区包括沿第一方向延伸的多个第一有源区和沿第二方向延伸的多个第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直；

在所述第一有源区上形成有若干存储单元，每个所述存储单元包括串联连接的选通管和存储管，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，每个所述位线两侧各形成有一个沿所述第二方向延伸的浮栅，每个所述源线两侧各形成一个沿所述第二方向延伸的选择栅，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅彼此不连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接；

在所述半导体衬底上还形成有阻挡层，所述阻挡层覆盖所述浮栅。

2.根据权利要求1所述的OTP存储器件，其特征在于，所述阻挡层还覆盖相邻所述浮栅之间的所述有源区和所述隔离结构。

3.根据权利要求1所述的OTP存储器件，其特征在于，所述阻挡层还覆盖部分所述选择栅以及所述选择栅与相邻的所述浮栅之间的所述有源区和所述隔离结构。

4.根据权利要求2或3所述的OTP存储器件，其特征在于，所述阻挡层横截面呈矩形状。

5.根据权利要求1所述的OTP存储器件，其特征在于，在所述半导体衬底上还形成有覆盖所述半导体衬底、所述浮栅和所述选择栅的层间介电层，

在所述层间介电层中形成有位线接触孔和源线接触孔，所述源线接触孔形成在所述源线对应的位置处，所述位线接触孔形成在所述第二有源区上未覆盖有所述阻挡层的区域。

6.一种OTP存储器件的制作方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，所述有源区包括沿第一方向延伸的多个第一有源区和沿第二方向延伸的多个第二有源区，所述第一有源区沿第二方向间隔布置，所述第一方向和所述第二方向彼此垂直；

在所述第一有源区上形成若干存储单元，每个所述存储单元包括串联连接的选通管和存储管，同一所述第一有源区上相邻的所述存储单元呈镜像布置，并且具有公共的位线和源线，每个所述位线两侧各形成有一个沿所述第二方向延伸的浮栅，每个所述源线两侧各形成一个沿所述第二方向延伸的选择栅，相邻所述第一有源区上的在所述第二方向上位于同一直线上的选择栅彼此连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的浮栅彼此不连接，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述位线通过所述第二有源区彼此连接成为公用位线，相邻所述第一有源区上的在所述第二方向上位于同一直线上的所述源线彼此不连接；

在所述半导体衬底上形成阻挡层，所述阻挡层覆盖所述浮栅。

7.根据权利要求6所述的制作方法，其特征在于，所述阻挡层还覆盖相邻所述浮栅之间的所述有源区和所述隔离结构。

8.根据权利要求6所述的制作方法，其特征在于，所述阻挡层还覆盖部分所述选择栅以及所述选择栅与相邻的所述浮栅之间的所述有源区和所述隔离结构。

9.根据权利要求7或8所述的制作方法，其特征在于，所述阻挡层横截面呈矩形状。

10.根据权利要求6所述的制作方法，其特征在于，还包括：

在所述半导体衬底上形成覆盖所述半导体衬底、所述浮栅和所述选择栅的层间介电层，

在所述层间介电层中形成位线接触孔和源线接触孔，所述源线接触孔形成在所述源线对应的位置处，所述位线接触孔形成在所述第二有源区上未覆盖有所述阻挡层的区域。

11.根据权利要求10所述的制作方法，其特征在于，所述阻挡层还用作金属硅化物遮蔽层，所述制作方法还包括：

以所述阻挡层为掩膜在所述选择栅、所述位线接触孔和所述源线接触孔的形成区域上形成金属硅化物。

12.一种电子装置，包括权利要求1-5中的任意一项所述的OTP存储器件以及与所述OTP存储器件相连的电子组件。

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