CN112701121B - 三维存储器件及用于形成三维存储器件的方法 - Google Patents

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Abstract

公开了3D存储器件以及用于形成3D存储器件的方法的实施例。在一示例中，3D存储器件包括具有第一侧和与第一侧相对的第二侧的基板。该3D存储器件还包括存储堆叠，该存储堆叠包括在基板的第一侧的交错的导电层和介电层。该3D存储器件还包括多个沟道结构，各沟道结构垂直地延伸穿过存储堆叠。该3D存储器件还包括第一绝缘结构，该第一绝缘结构垂直地延伸穿过存储堆叠，并且横向地延伸以将所述多个沟道结构分离成多个块。该3D存储器件还包括在基板中并且与第一绝缘结构相接触的第一掺杂区。该3D存储器件还包括从基板的第二侧垂直地延伸以与第一掺杂区相接触的第一触点。

Description

三维存储器件及用于形成三维存储器件的方法
本申请是申请日为2020年1月28日、申请号为202080000226.5、名称为“三维存储器件及用于形成三维存储器件的方法”的申请的分案申请。
技术领域
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进过程技术、电路设计、编程算法和制造过程，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，针对平面存储单元的存储密度接近上限。
3D存储架构可以解决在平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往存储阵列和来自存储阵列的信号的外围设备。
发明内容
本文公开了3D存储器件以及用于形成3D存储器件的方法的实施例。
在一示例中，一种3D存储器件包括具有第一侧和与所述第一侧相对的第二侧的基板。该3D存储器件还包括存储堆叠，该存储堆叠包括在所述基板的第一侧的交错的导电层和介电层。该3D存储器件还包括多个沟道结构，各沟道结构垂直地延伸穿过所述存储堆叠。该3D存储器件还包括第一绝缘结构，所述第一绝缘结构垂直地延伸穿过所述存储堆叠，并且横向地延伸以将所述多个沟道结构分离成多个块。该3D存储器件还包括在所述基板中并且与第一绝缘结构相接触的第一掺杂区。该3D存储器件还包括从所述基板的第二侧垂直地延伸以与第一掺杂区相接触的第一触点。
在另一示例中，一种3D存储器件包括：包括外围电路的第一半导体结构、第二半导体结构、以及在第一半导体结构与第二半导体结构之间的接合界面。第二半导体结构包括存储堆叠，所述存储堆叠包括交错的导电层和介电层。第二半导体结构还包括多个沟道结构，各沟道结构垂直地延伸穿过所述存储堆叠并且电连接到所述外围电路。第二半导体结构还包括多个绝缘结构，各绝缘结构垂直地延伸穿过所述存储堆叠，并且横向地延伸以将所述多个沟道结构分离成多个块。第二半导体结构还包括：包括多个第一掺杂区和第二掺杂区的半导体层，各第一掺杂区与所述多个绝缘结构中的各自的一个绝缘结构相接触，以及第二掺杂区与所述多个第一掺杂区相接触。第二半导体结构还包括多个触点，各触点垂直地延伸穿过所述半导体层的第二掺杂区，以与第一掺杂区中的各自的一个第一掺杂区相接触。
在又一示例中，公开了一种用于形成3D存储器件的方法。在基板的第一侧形成多个沟道结构，各沟道结构垂直地延伸穿过存储堆叠。在所述基板中形成第一掺杂区。形成第一绝缘结构，所述第一绝缘结构垂直地延伸穿过所述存储堆叠到第一掺杂区，并且横向地延伸以将所述多个沟道结构分离成多个块。形成第一触点，该第一触点从与所述基板的第一侧相对的第二侧垂直地延伸以与第一掺杂区相接触。
附图说明
并入本文并形成说明书的一部分的附图说明了本公开内容的实施例，以及连同描述一起，用于进一步解释本公开内容的原理，以及使相关领域技术人员能够制造和使用本公开内容。
图1示出了3D存储器件的横截面。
图2根据本公开内容的一些实施例示出了示例性3D存储器件的横截面。
图3A根据本公开内容的一些实施例示出了另一示例性3D存储器件的横截面。
图3B根据本公开内容的一些实施例示出了又一示例性3D存储器件的横截面。
图4A根据本公开内容的一些实施例示出了又一示例性3D存储器件的横截面。
图4B根据本公开内容的一些实施例示出了又一示例性3D存储器件的横截面。
图5根据本公开内容的一些实施例示出了示例性键合3D存储器件的横截面。
图6A-6D根据本公开内容的一些实施例示出了用于形成3D存储器件的示例性制造过程。
图7根据本公开内容的一些实施例示出了用于形成3D存储器件的示例性方法的流程图。
图8根据本公开内容的一些实施例示出了用于形成3D存储器件的另一示例性方法的流程图。
图9根据本公开内容的一些实施例示出了用于形成3D存储器件的示例性方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然讨论了具体的配置和布置，但应当理解的是，这仅是出于说明性目的。相关领域技术人员将认识到的是，在不背离本公开内容的精神和保护范围的情况下，可以使用其它配置和布置。对于相关领域技术人员来说显而易见的是，本公开内容还可以是在各种其它应用中采用的。
应当注意的是，说明书中对“一个实施例”、“一实施例”、“示例性实施例”、“一些实施例”等等的引用，指示所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定指的是同一实施例。进一步地，当结合实施例描述特定的特征、结构或特性时，其将在相关领域技术人员的知识内以结合无论是否明确地描述的其它实施例来影响这样的特征、结构或特性。
通常，术语可以是至少部分地根据在上下文中的使用来理解的。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，再次诸如“一(a)”、“一个(an)”或“该”的术语可以被理解为传达单数用法或者传达复数用法，其至少部分地取决于上下文。另外，可以将术语“基于”理解为不一定旨在传达一组排他性因素，以及反而可以再次至少部分地取决于上下文来考虑存在不一定明确地描述的额外的因素。
应当容易理解的是，本公开内容中的“上面(on)”、“上方(above)”和“之上(over)”的含义应该以最广泛的方式来解释，使得“在……上”不仅意指“直接地在某物上”，还包括在其之间具有中间特征或层的“在某物上”的含义，以及“上方”或“之上”不仅意指“在某物上方”或“在某物之上”的含义，还可以包括在其之间不具有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接地在某物上)。
进一步地，诸如“下方(beneath)”、“之下(below)”、“更下(lower)”、“上方”、“更上(upper)”等等的空间相对术语可以在本文中使用以便于描述以描述如在图中所示出的一个元件或特征与另一元件或特征的关系。除了在附图中所描绘的定向之外，空间相对术语旨在包含在使用或操作中的设备的不同定向。装置可以以其它方式来定向(旋转90度或者在其它定向上)，以及本文所使用的空间相对描述符可以是同样相应地解释的。
如本文所使用的，术语“基板”指的是在其上添加后续材料层的材料。基板本身可以进行图案化。添加在基板的顶部的材料可以进行图案化或者可以保持未图案化。此外，基板可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等等。或者，基板可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的范围。进一步地，层可以是均匀或不均匀连续结构的区域，其中不均匀连续结构具有小于连续结构的厚度的厚度。例如，层可以位于在连续结构的顶表面与底表面之间或者在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿锥形表面进行延伸。基板可以是层，可以包括在其中的一层或多层，和/或可以具有在其上、之上和/或之下的一层或多层。层可以包括多层。例如，互连层可以包括一个或多个导体和触点层(在其中形成互连线和/或垂直互连通道(VIA)触点)和一个或多个介电层。
如本文所使用的，术语“标称/名义上”指的是在产品或过程的设计阶段期间设定的用于组件或过程操作的特征或参数的期望值或目标值，连同高于和/或低于期望值的值的范围。该值的范围可能是由于在制造过程或公差的微小变化造成的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点来变化的给定数量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10-30％内变化的给定数量的值(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”指的是在横向地定向的基板上具有垂直地定向的存储单元晶体管串(在本文中称为“存储串”，诸如NAND存储串)的半导体器件，使得存储串在相对于基板的垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”意指名义上垂直于基板的侧表面。
在一些3D NAND存储器件中，存储阵列单元的源极侧在字线方向上与壁形线触点接触。沿着位线方向，每两个或更多个存储串来形成这些壁形触点(还称为阵列共源级(ACS)触点)。但是，嵌入在存储堆叠中的ACS触点与在存储堆叠中的字线保持较大的耦合电容。此外，源选择门的源极侧(例如，包括PN阱)跨越在平面中的所有存储块来横跨，以及电连接所有存储块，因此还保持较大的电容负载。来自传统壁式ACS触点的寄生电容以及较大的PN阱负载属性归因于在存储器擦除和程序操作中的缓慢上升(ramping)和大电流消耗。
例如，图1示出了3D存储器件100的横截面。3D存储器件100包括具有多个N阱104的P型基板102、与N阱104中的各N阱104相接触的P阱106、以及与P阱106相接触的N阱108。3D存储器件100还在基板102的前侧包括具有交错的导电层112(用作栅极线/字线)和介电层114的存储堆叠110。应当注意的是，在图1中包括x轴，y轴和z轴，以说明在3D存储器件100中的组件的空间关系。基板102包括在x-y平面中横向地延伸的两个侧面：在晶圆正面上的正表面、以及与晶圆正面相对的背面上的背表面。x方向和y方向是晶圆平面中的两个正交方向：x方向是字线方向，以及y方向是位线方向。z轴垂直于x和y轴两者。如本文所使用的，当基板在z方向上位于半导体器件的最低平面中时，一个组件(例如，层或器件)在半导体器件(例如，3D存储器件)的另一组件(例如，层或器件)“上面”、“上方”还是“之下”是在z方向(垂直于x-y平面的垂直方向)上相对于半导体器件的基板(例如，基板102)来确定的。用于描述空间关系的相同的概念是贯穿本公开内容来应用的。
如在图1中所示，3D存储器件100还包括沟道结构阵列116(用作NAND存储串)和多个平行的缝隙结构118，其中的各者垂直地(在z方向上)延伸穿过存储堆叠110的交错的导电层112和介电层114。各沟道结构116电连接到位线120中的各自的位线。各缝隙结构118(还称为栅缝隙(GLS))还沿着位线方向(y方向)横向地延伸，以将沟道结构阵列116分离成多个存储块。用作ACS触点，各缝隙结构118包括与N阱104中的各自的N阱相接触的壁形触点122，以将ACS的各自的PN阱电连接到源极线124。各壁形触点122是通过间隔体126围绕并且与导电层(字线)112电绝缘的，该间隔体126由在缝隙结构118中的介电材料构成。
结果，垂直地延伸穿过存储堆叠110的壁形触点122形成对导电层(字线)112的大耦合电容，当存储单元垂直地按比例放大时，随着字线112的数量增加，该耦合电容持续增加。此外，在不同存储块中的沟道结构116与它们的ACS共享相同的PN阱106和108。因此，形成与P阱106相接触的单个触点128，以将公共源电压施加到P阱106，该P阱106跨越在存储平面中的所有存储块来横跨。PN阱106和108也保持大的电容负载，归因于在存储器擦除和程序操作中的缓慢上升和大电流消耗。
根据本公开内容的各种实施例提供了改进的3D存储器件架构及其制造方法，以减小上文例如相对于图1所描述的各种类型的寄生电容，从而提高字线偏置斜变速度以及降低3D存储器件的功耗。在一些实施例中，利用背面源极线触点来取代传统的正面壁式ACS触点。结果，嵌入在存储堆叠中的缝隙结构可以利用介电材料来完全地填充(即，成为绝缘结构)，以避免对字线的耦合电容。在一些实施例中，ACS的单个PN阱是通过每存储块来从基板的背面形成绝缘结构(例如，沟槽隔离)来分割的，从而将大的PN阱电容除以存储块的数量。此外，多个P阱可以是使用多个块选择开关在存储块级别单独地控制的，例如，通过每块来施加较小的P阱电压，以减少P阱负载，从而进一步改善器件性能。在一些实施例中，背面源极线触点是穿过沟槽隔离以及被沟槽隔离包围来形成的。
图2根据本公开内容的一些实施例示出了示例性3D存储器件200的横截面。3D存储器件200可以包括基板202，基板202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其它适当的材料。在一些实施例中，基板202是从具有正常厚度的晶圆减薄的半导体层(即，减薄的基板)。基板202可以具有能在其上形成诸如存储单元的半导体器件的正面、以及与正面相对的背面。
如在图2中所示，根据一些实施例，基板202包括各种掺杂区，这些掺杂区包括：具有相同类型的掺杂剂(P型掺杂剂或N型掺杂剂)的多个第一掺杂区204、具有与第一掺杂区204相比不同类型的掺杂剂的第二掺杂区206、以及具有与第二掺杂区206相比不同类型的掺杂剂的第三掺杂区208。也就是说，单个第二掺杂区206可以与多个第一掺杂区204相接触以形成多个PN结，以及单个第三掺杂区208可以与单个第二掺杂区206相接触以形成另一PN结。在一些实施例中，基板202是P型基板，各第一掺杂区204包括N阱，第二掺杂区206包括P阱，以及第三掺杂区208包括N阱。也就是说，单个第二掺杂区206可以跨越多个第一掺杂区204来横跨。在一些实施例中，第一掺杂区204和第二掺杂区206是从基板202的正面掺杂的。
在一些实施例中，3D存储器件200是NAND闪存器件，在其中存储单元是以NAND存储串的阵列的形式来提供的。各存储串可以包括垂直地延伸穿过多个对的沟道结构210，各对包括导电层212和介电层214(在本文中称为“导电/介电层对”)。堆叠的导电/介电层对在本文中还称为在基板202的正面的存储堆叠216。在存储堆叠216中的导电/介电层对的数量(例如，32、64、96或128)确定在3D存储器件200中的存储单元的数量。存储堆叠216可以包括交错的导电层212和介电层214。在存储堆叠216中的导电层212和介电层214可以在垂直方向上交替。导电层212可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂的硅、硅化物或者其任意组合。介电层214可以包括介电材料，该介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施例中，存储堆叠216的各导电层212包括诸如钨的金属，以及各介电层214包括氧化硅。
沟道结构210可以包括填充有半导体材料(例如，作为半导体沟道)和介电材料(例如，作为存储膜)的沟道孔。在一些实施例中，半导体沟道包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是包括隧穿层、存储层(还称为“电荷陷阱层”)和阻挡层的复合层。沟道结构210的沟道孔的剩余空间可以部分地或完全地利用包括介电材料(诸如氧化硅)的包覆层来填充。沟道结构210可以具有圆柱形状(例如，柱形)。根据一些实施例，包覆层、半导体沟道、隧穿层、存储层和阻挡层是以该顺序从柱的中心朝着柱的外表面径向地布置的。隧穿层可以包括氧化硅、氮氧化硅或者其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或者其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。
在一些实施例中，在存储堆叠216中的导电层212用作在NAND存储串中的存储单元的栅极导体/栅极线。导电层212可以包括多个NAND存储单元的多个控制栅极，以及可以作为字线横向地延伸(例如，如在图2中所示的x方向上)，该字线终止于(例如，在3D存储器件200的阶梯结构中)在存储堆叠216的边缘处。在一些实施例中，各沟道结构210的一端电连接到位线218中的各自的一条，该位线218垂直于字线212(例如，如在图2中所示的y方向上)横向地延伸。在一些实施例中，各沟道结构210的另一端与第二掺杂区206(例如，P阱)相接触，以将各沟道结构210电连接到第二掺杂区206。
如在图2中所示，3D存储器件200还包括多个绝缘结构220，各绝缘结构220垂直地延伸穿过存储堆叠216的交错的导电层212和介电层214。各绝缘结构220还可以(例如，如在图2中所示的y方向上)横向地延伸，以将沟道结构210分离成多个块。也就是说，存储堆叠216可以是通过绝缘结构220来划分成多个存储块的，从而沟道结构阵列210可以被分离成各存储块。在一些实施例中，各绝缘结构220与在基板202中的第一掺杂区204(例如，N阱)中的各自的一个第一掺杂区204相接触。与在图1中的3D存储器件100中的配对缝隙结构118不同(其包括在基板102的正面作为ACS触点的壁形触点122)，在图2中的绝缘结构220在其中不包括任何触点(即，不用作源触点)，因此不像缝隙结构118那样对导电层(字线)212引入寄生电容。在一些实施例中，各绝缘结构220包括利用一种或多种介电材料来填充的缝隙开口(例如，沟槽)，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一个示例中，各绝缘结构220可以是利用氧化硅来完全地填充的。
代替正面源触点(例如，在图1中的3D存储器件100的缝隙结构118里的壁形触点122)，3D存储器件200可以包括多个背面源触点222，各背面源触点垂直地延伸穿过基板202的第二掺杂区206以与第一掺杂区204中的各自的一个第一掺杂区204相接触，如在图2中所示。也就是说，源触点222从基板202的背面垂直地延伸以与在基板202中的各自的第一掺杂区204(例如，N阱)相接触。源触点222可以包括任何适当类型的触点。在一些实施例中，源触点222包括VIA触点。在一些实施例中，源触点222包括例如在图2中的y方向上横向地延伸的壁形触点。背面源触点222可以电连接到在基板202的背面的一条或多条源极线或源极线网(未示出)。
在一些实施例中，3D存储器件200还包括与第二掺杂区206(例如，P阱)相接触的触点224。触点224可以将第二掺杂区206电连接到选择开关(例如，晶体管)和/或3D存储器件200的外围电路(未示出)，用于控制施加到第二掺杂区206的电压。如在图2中所示，触点224可以延伸到基板202的正面，例如，从基板202的第二掺杂区206垂直地延伸穿过存储堆叠216。应当理解的是，在一些实施例中，触点224可以延伸到基板202的背面，例如，从第二掺杂区206垂直地延伸穿过基板202。
图3A根据本公开内容的一些实施例示出了另一示例性3D存储器件300的横截面。3D存储器件300可以包括基板302，该基板302可以包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI、GOI或者任何其它适当的材料。在一些实施例中，基板302是从具有正常厚度的晶圆减薄的半导体层(即，减薄的基板)。基板302可以具有在其处能够形成诸如存储单元的半导体器件的正面、以及与正面相对的背面。
如在图3A中所示，根据一些实施例，基板302包括各种掺杂区，所述掺杂区包括：具有相同类型的掺杂剂(P型掺杂剂或N型掺杂剂)的多个第一掺杂区304、具有相同类型的掺杂剂(P型掺杂剂或N型掺杂剂)但不同于第一掺杂区304的多个第二掺杂区306、以及具有相同类型的掺杂剂(P型掺杂剂或N型掺杂剂)但不同于第二掺杂区306的多个第三掺杂区308。在一些实施例中，第一掺杂区304和第二掺杂区306是从基板302的正面掺杂的。与在图1中的3D存储器件100的基板102不同(在其中单个P阱106跨越多个N阱104来横跨)，在图3A中的3D存储器件300的基板302包括与多个第一掺杂区304相接触的多个分开的第二掺杂区306。
如在图3A中所示，3D存储器件300可以包括多个背面绝缘结构310，各背面绝缘结构310从基板302的背面垂直地延伸到第一掺杂区304中的各自的一个第一掺杂区304，以分离第二掺杂区306和第三掺杂区308。各背面绝缘结构310可以包括沟槽隔离，即利用一种或多种介电材料填充的沟槽，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施例中，第二掺杂区306与第一掺杂区304相接触，以及由背面绝缘结构310以及第一掺杂区304来分开。也就是说，根据一些实施例，相邻的第二掺杂区306不彼此电连接，因此需要是单独地驱动的(即，施加单独的电压信号)。在一些实施例中，第三掺杂区308分别与第二掺杂区306相接触，以及也由背面绝缘结构310来分开。也就是说，根据一些实施例，相邻的第三掺杂区308不彼此电连接。在一些实施例中，基板302是P型基板，各第一掺杂区304包括N阱，各第二掺杂区306包括P阱，以及各第三掺杂区308包括N阱。结果，与在图1中的单个P阱106的PN阱电容相比，可以减小各第二掺杂区306的PN阱电容，从而节省3D存储器件300的功耗。
在一些实施例中，3D存储器件300是NAND闪存器件，在其中以NAND存储串的阵列的形式来提供存储单元。各存储串可以包括垂直地延伸穿过多个对的沟道结构312，各对包括导电层314和介电层316(在本文中称为“导电/介电层对”)。在本文中堆叠的导电/介电层对还称为在基板302的正面的存储堆叠318。在存储堆叠318中的导电/介电层对的数量(例如，32、64、96或128)确定在3D存储器件300中的存储单元的数量。存储堆叠318可以包括交错的导电层314和介电层316。在存储堆叠318中的导电层314和介电层316可以在垂直方向上交替。导电层314可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物或其任意组合。介电层316可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，存储堆叠318的各导电层314包括诸如钨的金属，以及各介电层316包括氧化硅。
沟道结构312可以包括利用半导体材料(例如，作为半导体沟道)和介电材料(例如，作为存储膜)来填充的沟道孔。在一些实施例中，半导体沟道包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是包括隧穿层、存储层(还称为“电荷陷阱层”)和阻挡层的复合层。沟道结构312的沟道孔的剩余空间可以部分地或完全地利用包括介电材料(诸如氧化硅)的包覆层来填充。沟道结构312可以具有圆柱形状(例如，柱形)。根据一些实施例，包覆层、半导体沟道、隧穿层、存储层和阻挡层是以该顺序从柱的中心朝着柱的外表面径向地布置的。隧穿层可以包括氧化硅、氮氧化硅或者其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或者其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或者其任意组合。
在一些实施例中，在存储堆叠318中的导电层314用作在NAND存储串中的存储单元的栅极导体/栅极线。导电层314可以包括多个NAND存储单元的多个控制栅极，以及可以作为字线横向地延伸(例如，如在图3A中所示的x方向上)，该字线终止于存储堆叠318的边缘(例如，在3D存储器件300的阶梯结构中)。在一些实施例中，各沟道结构312的一端电连接到位线320中的各自的一条位线320，所述位线218垂直于字线314(例如，如在图3A中所示的y方向上)横向地延伸。在一些实施例中，各沟道结构312的另一端与第二掺杂区306中的一个第二掺杂区306(例如，P阱)相接触，以将各沟道结构312电连接到第二掺杂区306中的一个第二掺杂区306。
如在图3A中所示，3D存储器件300还包括多个缝隙结构322，各缝隙结构322垂直地延伸穿过存储堆叠318的交错的导电层314和介电层316。各缝隙结构322还可以(例如，如在图3A中所示的y方向上)横向地延伸，以将沟道结构312分离成多个块。也就是说，存储堆叠318可以是通过缝隙结构322来划分成多个存储块，从而沟道结构阵列312可以分离成各存储块。在一些实施例中，各缝隙结构322与在基板302中的第一掺杂区304(例如，N阱)中的各自的一个第一掺杂区304相接触。根据一些实施例，由于各背面绝缘结构310也从另一侧与第一掺杂区304中的各自的一个第一掺杂区304(其分离第二掺杂区306)相接触，因此第二掺杂区306也被分离成存储块。换言之，第二掺杂区306(例如，N阱)可以是每存储块来划分的。类似地，第三掺杂区308(例如，P阱)也可以是每存储块来划分的。在一些实施例中，各第二掺杂区306对应于存储块中的各自的一个存储块，使得在各自的存储块中的沟道结构312与对应于同一存储块的第二掺杂区306相接触。
在一些实施例中，各缝隙结构322包括缝隙开口(例如，沟槽)，该缝隙开口是利用正面源触点324和围绕源触点324的间隔体326来填充的。源触点324可以包括一种或多种导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物或者其任意组合。间隔体326可以包括一种或多种介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。间隔体326可以使源触点324与在存储堆叠318中的导电层314电绝缘，以及将存储堆叠318分离成块。源触点324可以电连接到源极线(或源极网格)328，以将各自的第一掺杂区304电连接到源极线328。应当理解的是，在一些实施例中，缝隙结构322可以不包括正面源触点324，即，是利用一种或多种介电材料(如在图2中的绝缘结构220)来填充的。也就是说，如下文相对于图5所描述的，正面源触点324可以是利用延伸穿过背面绝缘结构310中的各自的一个背面绝缘结构310的背面源触点来代替的。
如在图3A中所示，3D存储器件300还包括多个触点330，各触点与第二掺杂区306(例如，P阱)中的各自的一个第二掺杂区306相接触，用于控制相应的第二掺杂区306的电压。与在图1中包括单个P阱106和单个触点128的3D存储器件300不同，在图3A中的3D存储器件300包括多个分开的第二掺杂区306，其继而要求多个触点330用于分别地施加电压信号。各触点330可以将相应的第二掺杂区306电连接到选择开关(例如，晶体管)和/或3D存储器件300的外围电路(未示出)，用于控制施加到相应的第二掺杂区306的电压。如在图3A中所示，各触点330可以延伸到基板302的正面，例如，从相应的第二掺杂区306垂直地延伸穿过存储堆叠318。在一些实施例中，触点330是每存储块来形成的，正如第二掺杂区306。因此，在基板302中的P阱电压可以是每块来单独地控制的。应当理解的是，在一些实施例中，例如，如在图3B中所示，3D存储器件301的各触点331可以延伸到基板302的背面，例如，从相应的第二掺杂区306垂直地延伸穿过基板302。因此，对第二掺杂区306的每块布置(例如，导致每块的P阱)和每块的单独P阱控制可以将P阱负载减少块的数量。在一些实施例中，如果第二掺杂区306是与背面绝缘结构310分开的，则与每存储块相对应的P阱电压是根据存储块的地址来控制的。
图4A根据本公开内容的一些实施例示出了又一示例性3D存储器件400的横截面。如上文相对于图2所描述的，3D存储器件200可以通过利用正面绝缘结构220和背面源触点222替换在缝隙结构中的正面ACS触点，来减小在正面ACS触点与字线之间的寄生电容。如上文相对于图3A和图3B所描述的，3D存储器件300可以通过使用背面绝缘结构310将单个P阱分成多个P阱(第二掺杂区306)来减小PN阱的寄生电容。3D存储器件400可以组合3D存储器件200和3D存储器件300两者的结构改进，以减小由ACS字线和PN阱两者引入的寄生电容。为了便于描述，3D存储器件400将是基于3D存储器件300来描述的，以及不再重复在3D存储器件300和3D存储器件400中的相同组件。
如在图4A中所示，根据一些实施例，3D存储器件400包括多个正面绝缘结构402，各正面绝缘结构402垂直地延伸穿过存储堆叠318，并且(例如，在图4A中的y方向上)横向地延伸以将沟道结构312分离成多个块。各绝缘结构402可以与第一掺杂区304中的各自的一个第一掺杂区304相接触。代替包括正面源触点324和间隔体326的缝隙结构322，在3D存储器件400中的存储块是通过不包括导电材料的绝缘结构402来划分的，以避免对导电层314的寄生电容。换言之，在图3A中的缝隙结构322可以是利用介电材料来完全地填充的，以成为在3D存储器件400中的正面绝缘结构402。
如在图4A中所示，3D存储器件400还包括多个背面绝缘结构310，各背面绝缘结构310从基板302的背面垂直地延伸到第一掺杂区304中的各自的一个第一掺杂区304，以将第二掺杂区306分离成块。代替如在图3A中所示的正面源触点322，3D存储器件400还包括多个背面源触点404，各背面源触点404被背面绝缘结构310中的各自的一个背面绝缘结构310包围，以及各背面源触点404从基板302的背面垂直地延伸以与第一掺杂区304中的各自的一个第一掺杂区304相接触。也就是说，各背面源触点404可以穿透相应的背面绝缘结构310以电连接到相应的第一掺杂区304，例如，N阱。源触点404可以包括任何适当类型的触点。在一些实施例中，源触点404包括VIA触点。在一些实施例中，源触点404包括例如在图4A中的y方向上横向地延伸的壁形触点。背面源触点404可以电连接到在基板302的背面的一个或多个源极线或源极线网(未示出)。
如在图4A中所示，3D存储器件400还包括多个触点330，各触点330与第二掺杂区306(例如，P阱)中的各自的一个第二掺杂区306相接触，用于控制相应的第二掺杂区306的电压。各触点330可以将相应的第二掺杂区306电连接到选择开关(例如，晶体管)和/或3D存储器件400的外围电路(未示出)，用于控制施加到相应的第二掺杂区306的电压。如在图4A中所示，各触点330可以延伸到基板302的正面，例如，从相应的第二掺杂区306垂直地延伸穿过存储堆叠318。在一些实施例中，触点330是每存储块来形成的，正如第二掺杂区306。因此，在基板302中的PN阱可以是每块来独立地控制的。应当理解的是，在一些实施例中，例如，如在图4B中所示，3D存储器件401的各触点331可以延伸到基板302的背面，例如，从相应的第二掺杂区306垂直地延伸穿过基板302。因此，第二掺杂区306的每块布置(例如，导致每块的PN阱)和每块的单独PN阱控制，可以将PN阱负载减少块的数量。
图5根据本公开内容的一些实施例示出了示例性键合的3D存储器件500的横截面。3D存储器件500表示键合芯片的示例。3D存储器件500的组件(例如，3D NAND存储单元和外围电路)可以是在不同的基板上单独地形成的，然后进行接合以形成键合芯片。3D存储器件500可以包括第一半导体结构502和堆叠在第一半导体结构502之上的第二半导体结构504。根据一些实施例，第一半导体结构502和第二半导体结构504在它们之间的接合界面506(诸如键合界面)处接合。应当理解的是，在一些实施例中，可以交换第一半导体结构502和第二半导体结构504的相对位置，即，第一半导体结构502堆叠在第二半导体结构504之上。
在一些实施例中，第一半导体结构502包括外围电路。外围电路可以是利用改进的逻辑过程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等等的技术节点)来实现以实现高速。在一些实施例中，在第一半导体结构102中的外围电路在使用互补金属氧化物半导体(CMOS)技术。在一些实施例中，外围电路包括多个晶体管508，所述晶体管508形成用于促进3D存储器件的操作的任何适当的数字、模拟和/或混合信号外围电路，其包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或基准电压。可以在基板501上形成晶体管508。也可以在基板501中形成隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，晶体管508的源区和漏区)。
在一些实施例中，3D存储器件500的第一半导体结构502还包括互连层510，以将电信号传送给外围电路以及从外围电路传送电信号。互连层510可以包括多个互连(本文还称为“触点”)，包括横向互连线和VIA触点。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，诸如中段工艺(middle-end-of-line，MEOL)互连和后段工艺(back-end-of-line，BEOL)互连。互连层510还可以包括一个或多个层间介电(ILD)层(还称为“金属间介电(IMD)层”)，在其中可以形成互连线和VIA触点。3D存储器件500的第一半导体结构502还可以包括在接合界面506(例如，键合界面)处的键合层512。键合层512可以包括多个键合触点和电隔离键合触点的电介质。键合触点和在键合层512中的周围电介质可以用于混合键合。
类似地，3D存储器件500的第二半导体结构504还可以包括在接合界面506(例如，键合界面)处的键合层514。键合层514可以包括多个键合触点以及电隔离键合触点的电介质。第二半导体结构504可以在接合界面506处以面对面的方式键合在第一半导体结构502的顶部。在一些实施例中，作为混合键合(还称为“金属/电介质混合键合”)的结果，接合界面506是布置在键合层514与512之间的键合界面，所述混合键合是直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下，在表面之间形成键合)，以及可以同时地获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面是在其处满足并键合键合层514和512的位置。实际上，键合界面可以是具有一定厚度的层，其包括第一半导体结构502的键合层512的顶表面和第二半导体结构504的键合层514的底表面。
在一些实施例中，3D存储器件500的第二半导体结构504还包括互连层516以传送电信号。互连层516可以包括多个互连，诸如MEOL互连和BEOL互连。互连层516还可以包括在其中能形成互连线和VIA触点的一个或多个ILD层。
在一些实施例中，3D存储器件500的第二半导体结构504包括NAND闪存器件，在其中在与图4A中的3D存储器件400基本相同的架构中以3D NAND存储单元阵列的形式提供存储单元。应当理解的是，下文不再重复在3D存储器件400和第二半导体结构504两者中的类似结构、材料、功能等等的细节。
第二半导体结构504可以包括存储堆叠518，该存储堆叠518包括交错的导电层520(例如，作为栅极线和字线)和介电层522。在一些实施例中，第二半导体结构504还包括多个沟道结构524，各沟道结构524垂直地延伸穿过存储堆叠518。各沟道结构524可以通过在互连层516和510中的互连(诸如位线526)以及在键合层514和512中的键合触点，电连接到第一半导体结构502的外围电路。第二半导体结构504还可以包括多个绝缘结构528，各绝缘结构528垂直地延伸穿过存储堆叠518并且横向地延伸以将沟道结构524分离成多个块。在一些实施例中，各绝缘结构528是利用一种或多种介电材料(诸如氧化硅)来填充的，以避免对在存储堆叠518中的导电层520的寄生电容。
第二半导体结构504还可以包括半导体层530(诸如减薄的基板)。在一些实施例中，半导体层530包括均与绝缘结构528中的各自的一个绝缘结构528相接触的多个第一掺杂区532。例如，各第一掺杂区532可以包括N阱。在一些实施例中，半导体层530还包括与第一掺杂区532相接触的多个第二掺杂区534。例如，各第二掺杂区534可以包括P阱。各沟道结构524可以与第二掺杂区534相接触。在一些实施例中，在块中的各块中的一个或多个沟道结构524与在同一块中的第二掺杂区534中的各自的一个第二掺杂区534相接触。根据一些实施例，半导体层530还包括与第二掺杂区534相接触的多个第三掺杂区536。例如，各第三掺杂区536可以包括N阱。
第二半导体结构504还可以包括多个绝缘结构538，各绝缘结构538从半导体层530的背面垂直地延伸到第一掺杂区532中的各自的一个第一掺杂区532，以将第二掺杂区534分离成块。在一些实施例中，各绝缘结构538包括沟槽隔离。第二半导体结构504还可以包括多个触点540，各触点540垂直地延伸穿过半导体层530的第二掺杂区536以与第一掺杂区532中的各自的一个第一掺杂区532相接触。因此各触点540可以用作背面源触点。在一些实施例中，各触点540被绝缘结构538中的各自的一个绝缘结构538包围。触点540可以包括VIA触点或壁形触点。通过使用背面绝缘结构538将单个掺杂区划分为多个单独的第二掺杂区534，可以减小与各第二掺杂区534相关联的PN阱电容和负载。
第二半导体结构504还可以包括多个触点542，各触点542与第二掺杂区534中的各自的一个第二掺杂区534相接触，用于控制相应的第二掺杂区534的电压。触点542可以延伸到半导体层530的正面(例如，垂直地延伸穿过存储堆叠518，如在图5中所示)，或者延伸到半导体层530的背面(例如，垂直地延伸穿过半导体层530(图5中未示出))。在一些实施例中，各触点542延伸到半导体层530的正面，以及通过在互连层516和510中的互连以及在键合层514和512中的键合触点，将相应的第二掺杂区534电连接到第一半导体结构502的外围电路。
图6A-6D根据本公开内容的一些实施例示出了用于形成3D存储器件的示例性制造过程。图7根据本公开内容的一些实施例示出了用于形成3D存储器件(例如，在图2中所描绘的3D存储器件200)的示例性方法700的流程图。图8根据本公开内容的一些实施例示出了用于形成3D存储器件(例如，在图3A和图3B中所描绘的3D存储器件300和301)的另一示例性方法800的流程图。图9根据本公开内容的一些实施例示出了用于形成3D存储器件(例如，在图4A和图4B中所描绘的3D存储器件400和401)的示例性方法900的流程图。图6A-图6D和图7-图9将是一起来描述的。应当理解的是，在方法700、800和900中示出的操作不是详尽的，以及可以在所示操作中的任何操作之前、之后或之间执行其它操作。进一步地，操作中的一些操作可以是同时地执行的，或者是以与图7-9中所示不同的顺序来执行的。
图7根据本公开内容的一些实施例示出了用于形成3D存储器件(例如，在图2中所描绘的3D存储器件200)的示例性方法700的流程图。参照图7，方法700在操作702处开始，在操作702处，在基板的第一侧形成多个沟道结构，各沟道结构垂直地延伸穿过存储堆叠。基板可以是硅基板，以及第一侧可以是基板的正面。在一些实施例中，为了形成存储堆叠，在基板的第一侧形成包括交错的牺牲层和介电层的介电堆叠，形成缝隙开口，该缝隙开口垂直地延伸穿过介电堆叠到达基板，以及通过将牺牲层替换为穿过缝隙开口的导电层，来形成包括交错的导电层和介电层的存储堆叠。在一些实施例中，在形成介电堆叠之前，在基板中形成第二掺杂区。第二掺杂区可以包括P阱。在一些实施例中，为了形成沟道结构，蚀刻垂直地延伸穿过介电堆叠的沟道孔，随后在沟道孔的侧壁和底表面之上沉积存储膜和半导体沟道。沟道结构中的各沟道结构可以与第二掺杂区相接触。
参照图6A，使用光刻对诸如P阱的掺杂区604进行图案化，以及使用离子注入、热扩散或者其组合在硅基板602中形成掺杂区604。多个沟道结构606可以形成于硅基板602的接触掺杂区604的正面。虽然在图6A中未示出，但是包括交错的导电层和介电层的存储堆叠可以形成于硅基板602的正面，使得各沟道结构606垂直地延伸穿过存储堆叠到达在硅基板602中的掺杂区604。
为了形成存储堆叠，在一些实施例中，在硅基板602上方形成包括交错的第一介电层(还称为“牺牲层”)和第二介电层(在本文中一起称为“介电层对”)的介电堆叠。介电层和牺牲层可以是通过一种或多种薄膜沉积过程来交替地沉积在硅基板602上，所述薄膜沉积过程包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合。
为了形成沟道结构606，在一些实施例中，多个沟道孔是使用光刻、显影和蚀刻同时地穿过介电堆叠来形成的。介电堆叠可以是使用图案化的蚀刻掩模来同时地在通过光刻掩模和蚀刻掩模定义的图案中形成沟道孔，通过一种或多种湿法蚀刻和/或干法蚀刻过程(诸如深反应离子蚀刻(DRIE))来蚀刻穿过的。在一些实施例中，各沟道孔进一步垂直地延伸到硅基板602的掺杂区604中。在一些实施例中，存储膜(例如，包括阻挡层、存储层和隧穿层)和半导体沟道是随后使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或者其任意组合)以该顺序在沟道孔的侧壁和底表面之上进行沉积的。在一些实施例中，在沉积半导体沟道之后，通过沉积介电材料在各沟道孔的剩余空间中完全地或部分地填充包覆层。根据一些实施例，由此形成沟道结构606。
如在图7中所示，方法700进行到操作704，其中在操作704处，在基板中形成第一掺杂区。在一些实施例中，为了形成第一掺杂区，通过缝隙开口对基板的一部分进行掺杂。根据一些实施例，第一掺杂区与第二掺杂区相接触。第一掺杂区可以包括N阱。
如在图6A中所示，使用离子注入、热扩散或者其组合，在硅基板602中形成诸如N阱的多个掺杂区610。可以形成与掺杂区604相接触的掺杂区610以形成多个PN阱。在一些实施例中，使用诸如DRIE的一种或多种湿法蚀刻和/或干法蚀刻过程来蚀刻穿过介电堆叠(未示出)的多个缝隙开口，以到达硅基板602的掺杂区604。在一些实施例中，缝隙开口垂直地进一步延伸到硅基板602的上部。然后，可以通过对硅基板602中的由缝隙开口暴露的部分进行掺杂(例如，通过将N型掺杂剂注入到P阱中)来形成掺杂区610，然后进行热扩散。
如在图7中所示，方法700进行到操作706，其中在操作706处，形成第一绝缘结构，该第一绝缘结构垂直地延伸穿过存储堆叠到达第一掺杂区，并且横向地延伸以将多个沟道结构分离成多个块。在一些实施例中，为了形成第一绝缘结构，缝隙开口是利用一种或多种介电材料来填充的。
如在图6A中所示，形成分别垂直地延伸穿过存储堆叠(未示出)到达掺杂区610的多个绝缘结构608。绝缘结构608还可以(例如，在图6A中的y方向上)横向地延伸，以将沟道结构606分离成存储块。可以通过使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或者其任意组合)利用一种或多种介电材料(诸如氧化硅)填充缝隙开口来形成绝缘结构608。在一些实施例中，没有导电材料被填充到缝隙开口中。换言之，绝缘结构608是其不包括触点的缝隙结构。
在一些实施例中，在将介电材料沉积到缝隙开口中以形成绝缘结构608之前，执行栅极替换过程以从介电堆叠形成存储堆叠。在介电堆叠中的牺牲层可以是使用对介电层有选择性的湿蚀刻和/或干蚀刻来去除的。用于去除牺牲层的蚀刻剂可以是通过缝隙开口来输送的。存储堆叠的导电层可以是通过使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或其任意组合)穿过缝隙开口填充由蚀刻的牺牲层所留下的横向凹槽来形成的。换言之，导电层由此代替牺牲层以将介电堆叠转换成存储堆叠。
如在图7中所示，方法700进行到操作708，其中在操作708处，形成从与基板的第一侧相对的第二侧垂直地延伸的第一触点，以与第一掺杂区相接触。在一些实施例中，为了形成第一触点，形成VIA触点。在一些实施例中，为了形成第一触点，形成壁形触点。在一些实施例中，在形成第一触点之前，从基板的第一侧形成与第二掺杂区相接触的第二触点。
如在图6B中所示，在硅基板602的正面形成接触掺杂区604的一个或多个触点612。如上文所详细描述的，触点612的数量可以取决于在完成制造过程之后在最终3D存储器件中的掺杂区604的数量。例如，如果没有进一步将掺杂区604划分为多个区域(保持为单个掺杂区604)，则可以形成单个触点612。否则，触点612的数量可以与要划分的掺杂区604的数量相同，诸如与通过绝缘结构608所划分的存储块的数量相同。在一些实施例中，通过使用DRIE蚀刻穿过存储堆叠(未示出)以形成接触孔，然后使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程、或其任意组合)利用介电材料(作为间隔体)和一种或多种导电材料来填充接触孔，来形成触点612。如在图6B中所示，可以进一步通过一种或多种薄膜沉积过程(其包括但不限于CVD、PVD、ALD、电镀、化学镀或其任意组合)来形成互连(诸如电连接到沟道结构606的位线614)。
如在图6D中所示，形成均从硅基板602的背面垂直地延伸的多个触点618。各触点618可以与在硅基板602中的掺杂区610中的各自的一个掺杂区610相接触。各触点618可以是(例如，在图6D中的y方向上)横向地延伸的VIA触点或壁形触点。在一些实施例中，为了形成触点618，将硅基板602上下颠倒，使得接触孔或沟槽可以是使用湿法蚀刻和/或干法蚀刻(诸如DRIE)从硅基板602的背面来蚀刻穿过硅基板602的。可以通过控制蚀刻速度和/或持续时间当接触孔或沟槽到达掺杂区610时停止蚀刻。一种或多种导电材料可以是一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或其任意组合)来沉积到接触孔或沟槽中的，从而分别形成与掺杂区610相接触的触点618。应当理解的是，虽然图6D进一步示出了触点618被划分掺杂区604的背面绝缘结构616所包围，但是触点618可以是在无背面绝缘结构616的情况下形成的。换言之，在未形成背面绝缘结构616的情况下，掺杂区604可以保持单个掺杂区，其跨越在最终3D存储器件(例如，在图2中的3D存储器件200)中的多个存储块来横跨。
图8根据本公开内容的一些实施例示出了用于形成3D存储器件(例如，在图3A和图3B中所描绘的3D存储器件300和301)的另一示例性方法800的流程图。应当理解的是，由于方法700和800共享一些基本相似的操作，因此下文可以不再重复在方法700和方法800两者中的相似过程的细节。参照图8，方法800在操作802处开始，在其中从基板的第一侧形成基板中的掺杂区域。基板可以是硅基板，以及第一侧可以是基板的正面。根据一些实施例，掺杂区包括P阱。参照图6A，使用光刻对诸如P阱的掺杂区604进行图案化，以及使用离子注入、热扩散或者其组合在硅基板602中形成掺杂区604。
如在图8中所示，方法800进行到操作804，其中在操作804处，在基板的第一侧形成多个沟道结构，各沟道结构垂直地延伸穿过存储堆叠。在一些实施例中，为了形成存储堆叠，在基板的第一侧形成包括交错的牺牲层和介电层的介电堆叠，形成垂直地延伸穿过介电堆叠到基板的缝隙开口，以及通过将牺牲层替换为穿过缝隙开口的导电层来形成包括交错的导电层和介电层的存储堆叠。
参照图6A，在接触掺杂区604的硅基板602的正面形成沟道结构606。虽然在图6A中未示出，但可以在硅基板602的正面形成包括交错的导电层和介电层的存储堆叠，使得各沟道结构606垂直地延伸穿过存储堆叠到达在硅基板602中的掺杂区604。
如在图8中所示，方法800进行到操作806，其中在操作806处，在基板中形成与掺杂区域相接触的第一掺杂区。在一些实施例中，为了形成第一掺杂区，通过缝隙开口对基板的一部分进行掺杂。第一掺杂区可以包括N阱。
如在图6A中所示，使用离子注入、热扩散或者其组合在硅基板602中形成诸如N阱的掺杂区610。可以形成与掺杂区604相接触的掺杂区610以形成多个PN阱。在一些实施例中，多个缝隙开口是使用诸如DRIE的一种或多种湿法蚀刻和/或干法蚀刻过程来蚀刻穿过介电堆叠(未示出)的，以到达硅基板602的掺杂区604。在一些实施例中，缝隙开口垂直地进一步延伸到硅基板602的上部。然后，可以通过对硅基板602中的由缝隙开口暴露的部分进行掺杂(例如，使用将N型掺杂剂注入到P阱中)来形成掺杂区610，然后进行热扩散。
如在图8中所示，方法800进行到操作808，其中在操作808处，形成缝隙结构，该缝隙结构垂直地延伸穿过存储堆叠到达第一掺杂区，并且横向地延伸以将多个沟道结构分离成多个块。在一些实施例中，为了形成缝隙结构，随后利用间隔体和壁形触点来沉积缝隙开口。
虽然图6A示出了利用介电材料来填充的绝缘结构608，但应当理解的是，在一些实施例中，各包括间隔体和壁形触点的多个缝隙结构可以代替在最终的3D存储器件中的绝缘结构608。缝隙结构可以分别垂直地延伸穿过存储堆叠(未示出)到达掺杂区610，并且还可以(例如，在图6A中的y方向上)横向地延伸以将沟道结构606分离成存储块。随后，可以通过使用一种或多种薄膜沉积过程(例如，ALD、CVD、PVD、任何其它适当的过程或者其任意组合)沉积一种或多种介电材料(作为间隔体)和一个或多个导电材料(作为触点)来形成缝隙结构。
如在图8中所示，方法800进行到操作812，其中在操作812处，形成从基板的第二侧垂直地延伸到第一掺杂区的绝缘结构，以将掺杂区域分离成多个第二掺杂区。为了形成绝缘结构，根据一些实施例，从基板的第二侧蚀刻沟槽直到第一掺杂区，以及该沟槽填充有一种或多种介电材料。
如在图6C中所示，将硅基板602上下颠倒，以及从硅基板602的背面形成多个绝缘结构616，以将单个掺杂区604分离成多个掺杂区604。各绝缘结构616可以从硅基板602的背面垂直地延伸到掺杂区610的各自的一个掺杂区610。在一些实施例中，各绝缘结构616还(例如，在图6C中的y方向上)横向地延伸。为了形成绝缘结构616，使用光刻法，从硅基板602的背面对多个沟槽进行图案化，以分别与掺杂区610对准，随后进行湿法蚀刻和/或干法蚀刻(诸如DRIE)。可以对蚀刻速度和/或持续时间进行控制，使得当沟槽到达掺杂区610时蚀刻停止。可以使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或者其任意组合)将一种或多种介电材料(诸如氧化硅)沉积到沟槽中。在一些实施例中，没有导电材料被沉积到沟槽中。也就是说，在最终的3D存储器件(例如，在图3A中的3D存储器件300或在图3B中的3D存储器件301)中，可以在缝隙结构中的硅基板602的正面(与硅基板602的背面相反)形成源触点。
方法800还包括形成多个触点的操作，各触点与第二掺杂区中的各自的一个第二掺杂区相接触，用于控制相应的第二掺杂区的电压。触点的形成可以在操作812之前的操作810处或者在操作812之后的操作814处发生。
可选地，在操作810处，从基板的第一侧形成均与掺杂区相接触的多个触点。如在图6B中所示，在硅基板602的正面形成与掺杂区604接触的触点612。如上文所更详细描述的，触点612的数量可以与要由绝缘结构616划分的掺杂区604的数量相同(如在图6C中所示)。在一些实施例中，通过使用DRIE蚀刻穿过存储堆叠(未示出)以形成接触孔，然后使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或者其任意组合)利用介电材料(作为间隔体)和一种或多种导电材料填充接触孔，来形成触点612。
可选地，在操作814处，从基板的第二侧形成均与第二掺杂区中的各自的一个第二掺杂区相接触的多个触点。虽然没有在图6C中示出，但可以在硅基板602的背面形成分别与掺杂区604接触的多个触点。如上文详细描述的，触点的数量可以与掺杂区604的数量相同。在一些实施例中，通过使用DRIE蚀刻硅基板602直到掺杂区604以形成接触孔，然后使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或者其任意组合)利用介电材料(作为间隔体)和一种或多种导电材料填充接触孔，来形成触点。
图9根据本公开内容的一些实施例示出了用于形成3D存储器件(例如，在图4A和图4B中所描绘的3D存储器件400和401)的另一示例性方法900的流程图。应当理解的是，为了描述简易起见，没有详细地重复在方法700、方法800和方法900中的相同操作。
参照图9，方法900开始于操作802，其中在操作802处，从基板的第一侧形成在基板中的掺杂区域。如在图9中所示，方法900进行到操作804，在操作804中形成多个沟道结构，各沟道结构垂直地延伸穿过在基板的第一侧的存储堆叠。如在图9中所示，方法900进行到操作806，在操作806中在基板中形成与掺杂区相接触的第一掺杂区。如在图9中所示，方法900进行到操作706，在操作706中形成第一绝缘结构，该第一绝缘结构垂直地延伸穿过存储堆叠到达第一掺杂区，并且横向地延伸以将多个沟道结构分离成多个块。可选地，如在图9中所示，方法900进行到操作810，在操作810中从基板的第一侧形成均与掺杂区相接触的多个第一触点。如在图9中所示，方法900进行到操作812，在操作812中形成从基板的第二侧垂直地延伸到第一掺杂区的第二绝缘结构，以将掺杂区域分离成多个第二掺杂区。
如在图9中所示，方法900进行到操作902，在操作902中形成从基板的第二侧垂直地延伸穿过第二绝缘结构的第二触点，以与第一掺杂区相接触。在一些实施例中，为了形成第二触点，形成VIA触点。在一些实施例中，为了形成第二触点，形成壁形触点。
如在图6D中所示，形成均从硅基板602的背面垂直地延伸穿过绝缘结构616中的各自的一个绝缘结构616的多个触点618。各触点618可以与在硅基板602中的掺杂区610中的各自的一个掺杂区610相接触。各触点618可以是(例如，在图6D中的y方向上)横向地延伸的VIA触点或壁形触点。在一些实施例中，为了形成触点618，将硅基板602上下颠倒，使得接触孔或沟槽可以是使用湿法蚀刻和/或干法蚀刻(诸如DRIE)从硅基板602的背面蚀刻穿过绝缘结构616的。可以使用光刻从硅基板602的背面对接触孔或沟槽进行图案化，以分别与绝缘结构616对准。蚀刻可以是通过控制蚀刻速度和/或持续时间当接触孔或沟槽到达掺杂区610时停止的。一种或多种导电材料可以是使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其它适当的过程或其任意组合)来沉积到接触孔或沟槽中的，从而分别形成与掺杂区610相接触的触点618。从而，在最终3D存储器件(例如，在图4A中的3D存储器件400或在图4B中的3D存储器件401)中形成由背面绝缘结构616所包围的背面源触点618。
可选地，如在图9中所示，方法900进行到操作814，在操作814中从基板的第二侧形成均与第二掺杂区中的各自的一个第二掺杂区相接触的多个第一触点。
根据本公开内容的一个方面，一种3D存储器件包括：具有第一侧和与第一侧相对的第二侧的基板。该3D存储器件还包括存储堆叠，所述存储堆叠包括在所述基板的所述第一侧的交错的导电层和介电层。该3D存储器件还包括多个沟道结构，各沟道结构垂直地延伸穿过所述存储堆叠。该3D存储器件还包括第一绝缘结构，所述第一绝缘结构垂直地延伸穿过所述存储堆叠，并且横向地延伸以将所述多个沟道结构分离成多个块。该3D存储器件还包括在所述基板中并且与所述第一绝缘结构相接触的第一掺杂区。该3D存储器件还包括从所述基板的所述第二侧垂直地延伸以与所述第一掺杂区相接触的第一触点。
在一些实施例中，所述第一绝缘结构填充有一种或多种介电材料。
在一些实施例中，所述第一触点包括VIA触点。在一些实施例中，所述第一触点包括壁形触点。
在一些实施例中，该3D存储器件还包括在所述基板中并且与所述第一掺杂区相接触的第二掺杂区、以及与所述第二掺杂区相接触的第二触点。
在一些实施例中，所述沟道结构中的各沟道结构与所述第二掺杂区相接触。
在一些实施例中，所述第二触点延伸到所述基板的所述第一侧。在一些实施例中，所述第二触点延伸到所述基板的所述第二侧。
在一些实施例中，所述第一掺杂区包括N阱，以及所述第二掺杂区包括P阱。
在一些实施例中，该3D存储器件还包括多个所述第一绝缘结构和多个所述第一掺杂区，使得所述第一掺杂区中的各第一掺杂区与所述第一绝缘结构中的各自的一个第一绝缘结构相接触。根据一些实施例，所述第一触点被所述第二绝缘结构包围。
根据本公开内容的另一方面，一种3D存储器件包括：包括外围电路的第一半导体结构、第二半导体结构、以及在所述第一半导体结构与所述第二半导体结构之间的接合界面。所述第二半导体结构包括存储堆叠，所述存储堆叠包括交错的导电层和介电层。所述第二半导体结构还包括多个沟道结构，各沟道结构垂直地延伸穿过所述存储堆叠并且电连接到所述外围电路。所述第二半导体结构还包括多个绝缘结构，各绝缘结构垂直地延伸穿过所述存储堆叠，并且横向地延伸以将所述多个沟道结构分离成多个块。所述第二半导体结构还包括半导体层，所述半导体层包括多个第一掺杂区和第二掺杂区，各第一掺杂区与所述多个绝缘结构中的各自的一个绝缘结构相接触，所述第二掺杂区与所述多个第一掺杂区相接触。所述第二半导体结构还包括多个触点，各触点垂直地延伸穿过所述半导体层的所述第二掺杂区，以与所述第一掺杂区中的各自的一个第一掺杂区相接触。
在一些实施例中，所述绝缘结构中的各绝缘结构填充有一种或多种介电材料。
在一些实施例中，第一触点包括VIA触点。在一些实施例中，第一触点包括壁形触点。
在一些实施例中，所述沟道结构中的各沟道结构与所述第二掺杂区相接触。
在一些实施例中，所述第一掺杂区包括N阱，以及所述第二掺杂区包括P阱。
根据本公开内容的另一方面，公开了一种用于形成3D存储器件的方法。在基板的第一侧形成多个沟道结构，各沟道结构垂直地延伸穿过存储堆叠。在所述基板中形成第一掺杂区。形成第一绝缘结构，所述第一绝缘结构垂直地延伸穿过所述存储堆叠到所述第一掺杂区，并且横向地延伸以将所述多个沟道结构分离成多个块。形成第一触点，所述第一触点从与所述基板的所述第一侧相对的所述第二侧垂直地延伸以与所述第一掺杂区相接触。
在一些实施例中，在所述基板的所述第一侧形成包括交错的牺牲层和介电层的介电堆叠，形成缝隙开口，所述缝隙开口垂直地延伸穿过所述介电堆叠到达所述基板，以及通过将所述牺牲层替换为穿过所述缝隙开口的所述导电层，来形成包括交错的导电层和所述介电层的所述存储堆叠。
在一些实施例中，为了形成所述第一掺杂区，所述基板的一部分是穿过所述缝隙开口来掺杂的。
在一些实施例中，为了形成所述第一绝缘结构，所述缝隙开口是利用用一种或多种介电材料来填充的。
在一些实施例中，为了形成所述第一触点，形成VIA触点。在一些实施例中，为了形成所述第一触点，形成壁形触点。
在一些实施例中，在形成所述介电堆叠之前，在所述基板中形成第二掺杂区。所述第一掺杂区可以与所述第二掺杂区相接触。在一些实施例中，形成与所述第二掺杂区相接触的第二触点。
在一些实施例中，所述沟道结构中的各沟道结构与所述第二掺杂区相接触。
在一些实施例中，为了形成所述第二触点，从所述基板的所述第一侧形成所述第二触点。在一些实施例中，为了形成所述第二触点，从所述基板的所述第二侧形成所述第二触点。
在一些实施例中，所述第一掺杂区包括N阱，以及所述第二掺杂区包括P阱。
在一些实施例中，在形成所述第一触点之前，形成第二绝缘结构，所述第二绝缘结构从所述基板的所述第二侧垂直地延伸到所述第一掺杂区，以将所述第二掺杂区分离成块。
在一些实施例中，为了形成所述第一触点，形成垂直地延伸穿过所述第二绝缘结构以与所述第一掺杂区相接触的所述第一触点。
前述的对具体实施例的描述将因此揭示本公开内容的一般性质，在无过度实验以及不背离本公开内容的一般概念的情况下，本领域技术人员可以通过应用在本领域的技术内的知识来容易地针对这样的特定实施例的各种应用进行修改和/或调整。因此，基于本文给出的教导和指导，这样的调整和修改旨在落入所公开实施例的等同物的含义和范围内。应当理解的是，本文中的措辞或术语仅是出于描述目的而非做出限制，使得本说明书的术语或措辞将由本领域中熟练的技术人员根据教导和指导来解释。
上文借助于用于示出特定功能的实现方式以及其关系的功能构建块，来描述了本公开内容的实施例。为了便于描述起见，本文任意定义了这些功能构建块的边界。只要适当地执行指定的功能以及其关系，就可以定义替代的边界。
发明内容和摘要部分阐述了如发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此，其并不是旨在以任何方式对本公开内容和所附权利要求进行限制。
本公开内容的广度和范围不应受到上述示例性实施例中的任何示例性实施例的限制，而应当仅根据所附权利要求及其等同物来限定。

Claims (27)

1.一种三维存储器件，包括：
基板，其具有第一侧和与所述第一侧相对的第二侧；
存储堆叠，其包括在所述基板的所述第一侧的交错的导电层和介电层；
多个沟道结构，各沟道结构垂直地延伸穿过所述存储堆叠；
第一绝缘结构，所述第一绝缘结构垂直地延伸穿过所述存储堆叠，并且横向地延伸以将所述多个沟道结构分离成多个块；
第一掺杂区，其在所述基板中并且与所述第一绝缘结构相接触；
第二掺杂区，其在所述基板中并且与所述第一掺杂区相接触；
第一触点，其从所述基板的所述第二侧垂直地延伸以与所述第一掺杂区相接触；以及
第二绝缘结构，所述第二绝缘结构从所述基板的所述第二侧垂直地延伸到所述第一掺杂区，以将所述第二掺杂区分离成单独地控制的块，
其中，所述第一触点被所述第二绝缘结构包围。
2.根据权利要求1所述的三维存储器件，其中，所述第一绝缘结构填充有一种或多种介电材料。
3.根据权利要求1或2所述的三维存储器件，其中，所述第一触点包括垂直互连通道(VIA)触点。
4.根据权利要求1或2所述的三维存储器件，其中，所述第一触点包括壁形触点。
5.根据权利要求1所述的三维存储器件，还包括：
第二触点，其与所述第二掺杂区相接触。
6.根据权利要求1所述的三维存储器件，其中，所述沟道结构中的各沟道结构与所述第二掺杂区相接触。
7.根据权利要求5所述的三维存储器件，其中，所述第二触点延伸到所述基板的所述第一侧。
8.根据权利要求5所述的三维存储器件，其中，所述第二触点延伸到所述基板的所述第二侧。
9.根据权利要求1所述的三维存储器件，其中，所述第一掺杂区包括N阱，以及所述第二掺杂区包括P阱。
10.根据权利要求1所述的三维存储器件，还包括多个所述第一绝缘结构和多个所述第一掺杂区，使得所述第一掺杂区中的各第一掺杂区与所述第一绝缘结构中的各自的一个第一绝缘结构相接触，
其中，所述第二掺杂区与所述多个所述第一掺杂区相接触。
11.一种三维存储器件，包括：
第一半导体结构，其包括外围电路；
第二半导体结构，其包括：
存储堆叠，其包括交错的导电层和介电层；
多个沟道结构，各沟道结构垂直地延伸穿过所述存储堆叠并且电连接到所述外围电路；
多个绝缘结构，各绝缘结构垂直地延伸穿过所述存储堆叠，并且横向地延伸以将所述多个沟道结构分离成多个块；
半导体层，其包括多个第一掺杂区和第二掺杂区，各第一掺杂区与所述多个绝缘结构中的各自的一个绝缘结构相接触，以及所述第二掺杂区与所述多个第一掺杂区相接触；以及
多个触点，各触点垂直地延伸穿过所述半导体层的所述第二掺杂区，以与所述第一掺杂区中的各自的一个第一掺杂区相接触，其中，各触点是被背面绝缘结构包围的，所述背面绝缘结构将所述第二掺杂区分离成单独地控制的块；以及
在所述第一半导体结构与所述第二半导体结构之间的接合界面。
12.根据权利要求11所述的三维存储器件，其中，所述绝缘结构中的各绝缘结构填充有一种或多种介电材料。
13.根据权利要求11或12所述的三维存储器件，其中，所述触点中的各触点包括垂直互连通道(VIA)触点。
14.根据权利要求11或12所述的三维存储器件，其中，所述触点中的各触点包括壁形触点。
15.根据权利要求11所述的三维存储器件，其中，所述沟道结构中的各沟道结构与所述第二掺杂区相接触。
16.根据权利要求11所述的三维存储器件，其中，所述第一掺杂区包括N阱，以及所述第二掺杂区包括P阱。
17.一种用于形成三维存储器件的方法，包括：
在基板的第一侧形成多个沟道结构，各沟道结构垂直地延伸穿过存储堆叠；
在所述基板中形成第一掺杂区；
在所述基板中形成第二掺杂区，其中，所述第二掺杂区与所述第一掺杂区相接触；
形成第一绝缘结构，所述第一绝缘结构垂直地延伸穿过所述存储堆叠到所述第一掺杂区，并且横向地延伸以将所述多个沟道结构分离成多个块；
形成第二绝缘结构，所述第二绝缘结构从所述基板的第二侧垂直地延伸到所述第一掺杂区，以将所述第二掺杂区分离成单独地控制的块；以及
形成垂直地延伸穿过所述第二绝缘结构以与所述第一掺杂区相接触的第一触点，所述第一触点从与所述基板的所述第一侧相对的所述第二侧垂直地延伸以与所述第一掺杂区相接触。
18.根据权利要求17所述的方法，还包括：
在所述基板的所述第一侧形成包括交错的牺牲层和介电层的介电堆叠；
形成缝隙开口，所述缝隙开口垂直地延伸穿过所述介电堆叠到达所述基板；以及
通过将所述牺牲层替换为穿过所述缝隙开口的导电层，来形成包括交错的所述导电层和所述介电层的所述存储堆叠。
19.根据权利要求18所述的方法，其中，形成所述第一掺杂区包括：穿过所述缝隙开口掺杂所述基板的一部分。
20.根据权利要求18或19所述的方法，其中，形成所述第一绝缘结构包括：利用一种或多种介电材料来填充所述缝隙开口。
21.根据权利要求17所述的方法，其中，形成所述第一触点包括：形成垂直互连通道(VIA)触点。
22.根据权利要求17所述的方法，其中，形成所述第一触点包括形成壁形触点。
23.根据权利要求17所述的方法，还包括：
形成与所述第二掺杂区相接触的第二触点。
24.根据权利要求17所述的方法，其中，所述沟道结构中的各沟道结构与所述第二掺杂区相接触。
25.根据权利要求23所述的方法，其中，形成所述第二触点包括：从所述基板的所述第一侧形成所述第二触点。
26.根据权利要求23所述的方法，其中，形成所述第二触点包括：从所述基板的所述第二侧形成所述第二触点。
27.根据权利要求17所述的方法，其中，所述第一掺杂区包括N阱，以及所述第二掺杂区包括P阱。
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