CN109314117A - 操作3d存储器件的方法 - Google Patents

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Abstract

因此，公开了三维存储器件架构和操作该器件的方法的实施例。擦除存储器件的存储单元的方法包括将大于10V的第一电压施加到一个或多个第一垂直结构的第一半导体层。该方法还包括将大于10V的第二电压施加到堆叠在一个或多个第一垂直结构之上的一个或多个第二垂直结构的第二半导体层。该方法还包括将多个字线中的每一个接地。多个字线与绝缘层布置成衬底之上的交替堆叠层，并且一个或多个第一垂直结构和一个或多个第二垂直结构延伸穿过交替堆叠层。

Description

操作3D存储器件的方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
闪存器件经历了快速发展。闪存器件可以在相当长的时间内存储数据而无需供电(即，它们是非易失性存储器的一种形式)，并且具有诸如高集成度、快速访问、易于擦除和重写的优点。为了进一步提高位密度并降低闪存器件的成本，已经开发出三维NAND闪存器件。
三维NAND闪存器件包括布置在衬底之上的栅电极的堆叠层，其中多个半导体沟道穿过并交叉字线，到p型和/或n型注入衬底。底部/下部栅电极用作底部/下部选择栅(BSG)。顶部/上部栅电极用作顶部/上部选择栅(TSG)。后段工序(BEOL)金属起着位线(BL)的作用。顶部/上部选择栅电极和底部/下部栅电极之间的字线/栅电极用作字线(WL)。字线和半导体沟道的交叉点形成存储单元。WL和BL通常彼此垂直放置(例如，在X方向和Y方向上)，并且TSG在垂直于WL和BL两者的方向上放置(例如，在Z方向上)。
发明内容
因此，本文公开了三维存储器件架构以及操作该器件的方法的实施例。所公开的结构和方法提供改进的擦除操作以确保沿3D NAND存储器串的所有存储单元被充分擦除。
在一些实施例中，存储器件包括一个或多个第一垂直结构和一个或多个第二垂直结构，所述一个或多个第二垂直结构在所述一个或多个第一垂直结构中的对应的一个或多个第一垂直结构之上对准；以及设置在一个或多个第一垂直结构和一个或多个第二垂直结构之间的导电材料。擦除存储器件的存储单元的方法包括将大于10V的第一电压施加到一个或多个第一垂直结构的第一半导体层。该方法还包括将大于10V的第二电压施加到一个或多个第二垂直结构的第二半导体层。该方法还包括将多个字线中的每一个接地。多个字线与绝缘层布置成衬底之上的交替堆叠层，并且一个或多个第一垂直结构和一个或多个第二垂直结构延伸穿过交替堆叠层。
在一些实施例中，施加第一电压包括施加12V和27V之间的电压。
在一些实施例中，施加第二电压包括施加12伏特和27伏特之间的电压。
在一些实施例中，施加第二电压包括将第二电压施加到设置在一个或多个第二垂直结构的顶部的导电材料，导电材料与第二半导体层导电接触。
在一些实施例中，施加第一电压包括将第一电压施加到衬底。
在一些实施例中，该方法还包括将第三电压施加到设置在多个字线上方的选择栅。
在一些实施例中，第三电压在3V和7V之间。
在一些实施例中，施加第一电压包括将第一电压施加到导电触点，该导电触点延伸穿过交替堆叠层并邻接衬底的掺杂部分。
在一些实施例中，第一电流在流过一个或多个第一垂直结构的沟道层之后流向多个字线。
在一些实施例中，第二电流在流过一个或多个第二垂直结构的沟道层之后流向多个字线。
在一些实施例中，存储器件包括一个或多个第一垂直结构和一个或多个第二垂直结构，所述一个或多个第二垂直结构在所述一个或多个第一垂直结构中的对应的一个或多个第一垂直结构之上对准；以及导电材料，其设置在一个或多个第一垂直结构和一个或多个第二垂直结构之间。擦除存储器件的存储单元的方法包括将大于10V的电压施加到一个或多个第一垂直结构的第一半导体层。第一半导体层中的电荷隧穿穿过导电材料以到达一个或多个第二垂直结构的第二半导体层。该方法还包括将多个字线中的每一个接地。多个字线与绝缘层布置成衬底之上的交替堆叠层，并且一个或多个第一垂直结构和一个或多个第二垂直结构延伸穿过交替堆叠层。
在一些实施例中，施加电压包括施加12V和27V之间的电压。
在一些实施例中，施加电压包括将电压施加到衬底。
在一些实施例中，施加电压包括将电压施加到导电触点，该导电触点延伸穿过交替堆叠层并邻接衬底的掺杂部分。
在一些实施例中，导电材料的厚度在15nm和45nm之间。
在一些实施例中，导电材料掺杂有浓度至少为1019的n型掺杂剂。
在一些实施例中，施加电压使得电流流过一个或多个第一垂直结构的沟道层和一个或多个第二垂直结构的沟道层。
在一些实施例中，电流在流过一个或多个第一垂直结构的沟道层或一个或多个第二垂直结构的沟道层之后，流向多个字线。
公开了擦除操作，其更有效地擦除由本公开提供的三维存储器件的所有存储单元。这种擦除操作可以用在利用堆叠NAND串配置的存储器件中，其中导电材料存在于NAND串之间。由于导电材料的存在，常规擦除方法可能无法充分擦除所有存储单元。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的通用实践，各种特征未按比例绘制。实际上，为了清楚说明和讨论，可以任意增加或减少各种特征的尺寸。
图1是三维存储器件的图示。
图2示出了根据一些实施例的三维存储结构的侧视图。
图3示出了根据一些实施例的三维存储结构的更详细的侧视图。
图4A-4C示出了根据一些实施例的在三维存储结构上执行的示例操作。
图5示出了根据一些实施例的对三维存储结构执行的另一示例操作。
图6A-6F示出了根据第一实施例的在示例性制造工艺的不同阶段的三维存储结构的侧视图。
图7A-7F示出了根据第二实施例的在示例性制造工艺的不同阶段的三维存储结构的侧视图。
图8A-8F示出了根据第三实施例的在示例性制造工艺的不同阶段的三维存储结构的侧视图。
图9是根据一些实施例的操作三维存储结构的方法的图示。
图10是根据一些实施例的操作三维存储结构的另一种方法的图示。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在本公开中，为了便于描述，“层级”用于指沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“层级”，字线和下面的绝缘层可以一起被称为“层级”，具有基本相同高度的字线可以被称为“字线的层级”或类似的，等等。
图1示出了三维NAND闪存器件100的一部分。闪存器件100包括衬底101、在衬底101之上的绝缘层103、在绝缘层103之上的一层下部选择栅电极104、以及堆叠在底部选择栅电极104的顶部上用以形成交替的导体/电介质堆叠层的多层控制栅电极107。闪存器件还包括在控制栅电极107的堆叠层之上的一层上部选择栅电极109、在衬底101的相邻下部选择栅电极104之间的部分中的掺杂的源线区120、以及穿过上部选择栅电极109、控制栅电极107、下部选择栅电极104和绝缘层103的NAND串114。NAND串114包括在NAND串114的内表面之上的存储膜113和由存储膜113围绕的芯填充膜115。闪存器件100还包括在上部选择栅电极109之上连接到NAND串114的多个位线111和通过多个金属触点117连接到栅电极的多个金属互连119。相邻层的栅电极之间的绝缘层为清楚起见未在图1中示出。栅电极包括上部选择栅电极109、控制栅电极107(例如，也称为字线)和下部选择栅电极104。
在图1中，为了说明的目的，三层控制栅电极107-1、107-2和107-3与一层上部选择栅电极109和一层下部选择栅电极104一起示出。每层栅电极在衬底101之上具有基本相同的高度。每层栅电极由栅缝隙108-1和108-2通过栅电极堆叠层分隔开。同一层级中的每个栅电极通过金属触点117导电连接到金属互连119。也就是说，形成在栅电极上的金属触点的数量等于栅电极的数量(即，所有上部选择栅电极109、控制栅电极107和下部选择栅电极104的总和)。此外，形成相同数量的金属互连以连接到每个金属接触通孔。在一些布置中，形成额外的金属触点以连接到栅电极之外的其他结构，例如，虚设结构。
当形成NAND串114时，也可以形成其他垂直结构，其延伸穿过控制栅电极107-1、107-2和107-3的层级向下到达衬底101。其他垂直结构的示例包括贯穿阵列触点(TAC)，其可用于与栅电极层级上方和/或下方的组件进行电连接。这些其他垂直结构为清楚起见未在图1中示出，但是参考后面的附图将被更详细地讨论。
为了说明的目的，使用相同的元件编号来标记三维NAND器件中的类似或相同的部件。然而，元件编号仅用于区分具体实施方式中的相关部分，并不表示功能、组成或位置的任何相似性或差异。尽管在各种应用和设计中使用三维NAND器件作为示例，但是所公开的结构也可以应用于类似或不同的半导体器件中，以例如减少金属连接或布线的数量。所公开的结构的具体应用不应受本公开的实施例的限制。出于说明性目的，字线和栅电极可互换使用以描述本公开。
图2示出了根据一些实施例的示例性三维存储器件200。为了便于描述，未示出存储器件200的其他部分。在一些实施例中，存储器件200包括衬底202。衬底202可以提供用于形成后续结构的平台。这种后续结构形成在衬底202的前(例如，顶部)表面上。并且这种后续结构被称为在垂直方向上形成(例如，正交于衬底202的前表面)。在图2中，并且对于所有后续示出的结构，X和Y方向沿着平行于衬底202的前表面和后表面的平面，而Z方向是与衬底202的前表面和后表面正交的方向。
在一些实施例中，衬底202包括用于形成三维存储器件的任何合适的材料。例如，衬底202可包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V化合物。
在一些实施例中，在衬底202之上形成交替的导体/绝缘体叠层204。叠层204包括与绝缘体层208交替的导电层206。导体层206或绝缘体层208的示例厚度可范围从20nm至500nm。在一些实施例中，电介质材料209沉积在叠层204之上。电介质材料209可具有与绝缘体层208相同的材料成分。绝缘体层208可以是氧化硅、氮化硅、氮氧化硅或其任何组合。导电层206可包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。尽管在叠层204中仅示出了总共22层，但是应该理解，这仅用于说明性目的，并且叠层204中可以包括任何数量的层。根据一些实施例，导电层206用作用于存储器件的字线。
在一些实施例中，多个第一垂直结构210穿过叠层204的下部形成并向下延伸到外延生长材料215。外延生长材料215可包括外延生长的硅，并且可延伸到衬底202的一部分中。多个第二垂直结构212形成在多个第一垂直结构中的对应的多个第一垂直结构之上并且延伸穿过叠层204的上部。多个第一垂直结构210和多个第二垂直结构212包括在它们之间沉积的导电材料214。这里参考图6-8提供了用于制造导电材料214的各种实施例。
多个第一垂直结构210和多个第二垂直结构212可以是NAND串，每个NAND串包括多个存储层216和芯绝缘体218(仅针对图2中的多个第二垂直结构212标记)。多个存储层216可以包括半导体沟道层，例如非晶硅、多晶硅或单晶硅。多个存储层216还可以包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻隔层。根据一些实施例，阻隔层、存储层、隧穿层和半导体沟道层按所列顺序在侧壁上彼此上下布置(其中首先沉积阻隔层并且最后沉积半导体沟道层)。隧穿层可包括氧化硅、氮化硅或其任何组合。阻隔层可包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储层216包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层、以及包括氧化硅的阻隔层)。芯绝缘体218可以是任何电介质材料，例如氧化物。第一垂直结构210或第二垂直结构212的直径可以在约100nm和200nm之间。
在一些实施例中，第二垂直结构212的顶部凹陷并填充有导电材料220。导电材料220可包括多晶硅并且可被掺杂以增加其导电性。
根据一些实施例，存储器件200还包括导电触点222，其延伸穿过叠层204向下到达衬底202。导电触点222可包括阻隔层224和芯导体228。阻隔层224可包括氧化物，或任何其他电绝缘材料。芯导体228可包括金属，例如钨，或任何其他导电材料，例如Co、Cu、Al、掺杂硅、硅化物或其任何组合，仅举几个示例。根据一些实施例，导电触点向下延伸到衬底202内的掺杂区230。掺杂区230可以注入有n型或p型掺杂剂以增加掺杂区230的导电性。在一些实施例中，芯导体228包括内绝缘层，其可包括未掺杂的多晶硅或氧化物。
图3示出了存储器件200的更详细的截面图，示出了存储层216的各个层。因此，第一垂直结构210的存储层包括阻隔层302、存储层304、隧穿层306和半导体沟道层308。在一些实施例中，阻隔层302和隧穿层306都是氧化硅，存储层304是氮化硅，并且半导体沟道层308是多晶硅。类似地，第二垂直结构212的存储层包括阻隔层310、存储层312、隧穿层314和半导体沟道层316。在一些实施例中，阻隔层310和隧穿层314都是氧化硅，存储层312是氮化硅，并且半导体沟道层316是多晶硅。
图4A-4C示出了根据一些实施例的在存储器件200上执行的读取、编程和擦除操作。图4A示出了正在执行的示例读取操作。电压V1施加到第二垂直结构212的顶部导电材料。电压V1的范围可以从0.2V到1.0V。在一个示例中，第一电压V1是大约0.5V。另一个电压V2施加到底部导电层402，其充当用于存储器件200的底部选择栅(BSG)。第二电压V2的范围可从3V至7V。在一个示例中，第二电压V2约为5V。
将电压V3施加到一个或多个字线(例如，叠层204的导电层206)。一个或多个字线中的每一个可以接收范围从3V到7V的电压。在一个示例中，例如，电压V3约为5V。将另一电压V4施加到顶部导电层404，该顶部导电层404用作存储器件200的顶部选择栅(TSG)。电压V4的范围可从3V至7V。在一个示例中，电压V4约为5V。
导电触点222接地。在一些实施例中，衬底202代替地接地。通过经由导电触点222将电压V1施加到第二垂直结构212的顶部和接地衬底202，电流从第二垂直结构212的半导体沟道层流到第一垂直结构210的半导体沟道层，并且进一步经由衬底202流到导电触点222中。然后将电压V3施加到给定字线，以从该字线读取为逻辑“0”或逻辑“1”。
图4B示出了正在执行的示例程序操作。第二垂直结构212的顶部导电材料接地，而高电压V5施加到一个或多个字线以编程一个或多个字线。电压V5的范围可以从10V到20V。在一个示例中，电压V5约为15V。施加到给定存储单元的高电流将电荷驱动到电荷捕获层中，从而将存储位设置为逻辑“1”。
图4C示出了根据实施例的正在执行的示例擦除操作。将电压V6施加到第二垂直结构212的顶部导电材料。电压V6可以大于10V。在一些实施例中，电压V6的范围从12V到27V。在一个示例中，电压V6是大约15V。由于第二垂直结构212的半导体沟道层与顶部导电材料导电接触，因此将电压V6施加到第二垂直结构212的顶部导电材料也将电压施加到第二垂直结构212的半导体沟道层。
将另一电压V7施加到衬底202，尽管在一些实施例中，电压V7也可以施加到导电触点222。将电压V7施加到衬底202或导电触点222也将电压经由导电外延生长材料215施加到第一垂直结构210的半导体沟道层。电压V7可以大于10V。在一些实施例中，电压V7的范围从12V至27V。在一个示例中，电压V7约为15V。
将电压V8施加到顶部导电层404。电压V8的范围可以从3V到7V。在一个示例中，电压V8是大约5V。底部导电层402悬空(例如，没有施加电压)并且导电触点222可以悬空，或者施加电压V7。每个字线均接地。
通过在垂直结构的任一端上施加高电压并使字线接地，空穴被驱动到第一垂直结构210和第二垂直结构212的电荷捕获层中，从而“擦除”被捕获在那里的任何负电荷的存储单元。高电压分别施加到第一垂直结构210和第二垂直结构212，因为空穴电流不能有效地流过设置在第一垂直结构210和第二垂直结构212之间的导电材料214。因此，根据一些实施例，第一空穴电流流过第一垂直结构210的半导体沟道层，并且第二空穴电流流过第二垂直结构212的半导体沟道层。根据一些实施例，第一空穴电流和第二空穴电流在分别流过第一垂直结构210的半导体沟道层和第二垂直结构212的半导体沟道层之后各自流向字线。
图5示出了根据实施例的正在执行的另一示例擦除操作。电压V9施加到衬底202，尽管在一些示例中，电压V9施加到导电触点222。将电压V9施加到衬底202或导电触点222也经由导电外延生长材料215将电压施加到第一垂直结构210的半导体沟道层。电压V9可以大于10V。在一些实施例中，电压V9的范围从12V至27V。在一个示例中，电压V9约为15V。
第二垂直结构212、底部导电层402和顶部导电层404的顶部导电触点全部悬空。导电触点222可以悬空或者对其施加电压V9。每个字线均接地。
根据一些实施例，在第一垂直结构210的半导体沟道层内产生的空穴可隧穿穿过导电材料502以到达第二垂直结构212的半导体沟道层。为了便于空穴穿过材料的隧穿，导电材料502可以制成薄的，例如在15nm和45nm之间，并且是重掺杂的，例如具有大于1019的掺杂浓度。导电材料502中使用的掺杂剂可以是n型掺杂剂，例如磷。根据一些实施例，在第一垂直结构210和第二垂直结构212之间流动的空穴电流在流过第一垂直结构210的半导体沟道层或第二垂直结构212的半导体沟道层之后，流向字线。
图6-8示出了根据一些实施例的用于在第一垂直结构210和第二垂直结构212之间形成导电材料214或502的制造工艺。
图6A-6F示出了根据一些实施例的在制造工艺期间的半导体结构的横截面。图6A示出了延伸穿过叠层204并具有多个存储层的第一垂直结构210，所述多个存储层包括第一氧化物层604、氮化物层606、第二氧化物层608和半导体层610。在一些实施例中，第一氧化物层604用作阻隔层，氮化物层606用作存储层，第二氧化物层608用作隧穿层，并且半导体层610用作电流可以流过的沟道层。半导体层610可以是多晶硅。在一些实施例中，顶部电介质层602设置在叠层204之上。
根据一些实施例，第一垂直结构210的芯绝缘体612被回蚀刻以形成凹陷614。芯绝缘体612可包括氧化物并使用已知用于蚀刻氧化物的各种湿法蚀刻剂(例如缓冲氧化物蚀刻(BOE)或氢氟酸)来进行蚀刻。
图6B示出了使用已知的湿法蚀刻剂去除半导体层610的暴露部分的工艺。在一些实施例中，蚀刻半导体层610使得其凹陷在芯绝缘体612的顶表面以下。
图6C示出了根据一些实施例的被执行以蚀刻第一氧化物层604、氮化物层606和第二氧化物层608中的每一个的一个或多个蚀刻工艺。蚀刻工艺还进一步蚀刻芯绝缘体612并横向蚀刻到顶部电介质层602中。可能需要不同的蚀刻剂来蚀刻各种存储层。例如，可以使用磷酸蚀刻氮化物层606，同时可以使用BOE或氢氟酸蚀刻第一氧化物层604和第二氧化物层608中的每一个。可以使用掩模层(未示出)保护顶部电介质层602的顶表面免受蚀刻。蚀刻工艺的结果在第一垂直结构210的顶部产生较宽的凹陷616。
图6D示出了根据一些实施例的导电材料618在凹陷616内的沉积。导电材料618可以是多晶硅。可以执行CMP工艺以平坦化导电材料618的顶表面。在一些实施例中，使用公知的离子注入技术将掺杂剂注入导电材料618内。掺杂剂可以是任何n型或p型掺杂剂，以进一步增加导电材料618的导电性。
图6E示出了叠层204的附加层的形成。在一些实施例中，顶部电介质层620也形成在叠层204之上。开口619形成为穿过叠层204的顶部并穿过导电材料618的一部分。可以使用深反应离子蚀刻(DRIE)形成开口619。
第二垂直结构212的存储层沉积在开口619内。例如，第一氧化物层622、氮化物层624、第二氧化物层626和半导体层628按所列顺序沉积在开口619内。根据一些实施例，为了确保半导体层628与导电材料618形成导电接触，可以穿过在开口619底部的每个存储层执行另一蚀刻以形成嵌套凹陷621，并且半导体层628被剥离，并且重新沉积在嵌套凹陷621内。
图6F示出了根据一些实施例的第二垂直结构212的形成的完成。具体地，沉积芯绝缘体630以填充开口619的其余部分，并随后凹陷以提供用于沉积顶部导电材料632的空间。顶部导电材料632可包括多晶硅。在一些实施例中，顶部导电材料632是与半导体层628相同的材料。根据一些实施例，第二垂直结构212的底部被导电材料618围绕。顶部导电材料632可以如上文关于导电材料618所述类似地掺杂。在一些实施例中，扩散或注入到顶部导电材料632中的掺杂剂不延伸穿过顶部导电材料632的整个厚度。
根据一些实施例，来自顶部导电材料632和导电材料618的掺杂剂可以扩散到第二垂直结构212的半导体层628和第一垂直结构210的半导体层610的相邻部分中。可以通过在750和950℃之间的高温下对半导体结构进行退火约30分钟来辅助扩散。
图7A-7F示出了根据第二实施例的在制造工艺期间的半导体结构的截面图。图7A示出了延伸穿过叠层204并具有多个存储层的第一垂直结构210，所述多个存储层包括第一氧化物层704、氮化物层706、第二氧化物层708和半导体层710。图7A示出了类似于图6D中所示的制造阶段，因此类似地执行从图6A-6D讨论的每个操作以形成填充在第一垂直结构210的顶部处的凹陷的导电材料702。导电材料702可以是多晶硅，并且可以具有与图6D-6F中描述的导电材料618类似的特性。
图7B示出了根据一些实施例的去除导电材料702的顶部以形成随后用绝缘材料712填充的凹陷。可以使用任何已知的化学或物理气相沉积技术来沉积绝缘材料712。在一个示例中，绝缘材料712是氧化铝。在沉积之后，可以使用CMP平坦化绝缘材料712的顶表面。
图7C示出了叠层204的附加层的形成。在一些实施例中，顶部电介质层713形成在叠层204之上。开口714穿过叠层4204的顶部并穿过绝缘材料712的一部分形成。可以使用DRIE形成开口714。在这种布置中，绝缘材料712可以用作用于蚀刻开口714的蚀刻停止材料，并且可以通过形成开口714来保护下面的导电材料702不被蚀刻。
图7D示出了根据一些实施例的在去除绝缘材料712之后在开口714内形成第二垂直结构212的存储层。例如，第一氧化物层716、氮化物层718、第二氧化物层720和半导体层722按所列顺序沉积在开口714内。一个或多个存储层也沿着在开口714的底部处在去除绝缘材料712之后留下的凹槽的侧壁形成。
图7E示出了根据一些实施例的用于在开口714的底部穿通存储层以形成嵌套凹陷723的附加蚀刻工艺。根据一些实施例，半导体层722被剥离并重新沉积在嵌套凹陷723中作为半导体层724。半导体层724与导电材料702导电接触，并且可以是与半导体层722相同的材料。
图7F示出了根据一些实施例的第二垂直结构212的形成的完成。具体地，沉积芯绝缘体726以填充开口714的其余部分，并随后凹陷以提供用于沉积顶部导电材料728的空间。顶部导电材料728可包括多晶硅。在一些实施例中，顶部导电材料728是与半导体层724相同的材料。根据一些实施例，第二垂直结构212直接形成在导电材料702的顶表面上。顶部导电材料728可以如上文关于导电材料618所述类似地掺杂。在一些实施例中，扩散或注入顶部导电材料728中的掺杂剂不延伸穿过顶部导电材料728的整个厚度。
根据一些实施例，来自顶部导电材料728和导电材料702的掺杂剂可以扩散到第二垂直结构212的半导体层724和第一垂直结构210的半导体层710的相邻部分中。可以通过在750和950℃之间的高温下对半导体结构进行退火约30分钟来辅助扩散。
图8A-8F示出了根据第三实施例的在制造工艺期间的半导体结构的截面图。图8A示出了延伸穿过叠层204并具有多个存储层的第一垂直结构210，所述多个存储层包括第一氧化物层804、氮化物层806、第二氧化物层808和半导体层810。图8A示出了类似于图6D中所示的制造阶段，因此类似地执行从图6A-6D讨论的每个操作以形成填充在第一垂直结构210的顶部处的凹陷的导电材料802。导电材料802可以是多晶硅，并且可以具有与图6D-6F中描述的导电材料618类似的特性。
图8B示出了在叠层204之上和导电材料802的顶表面上沉积绝缘层812。可以使用任何已知的化学或物理气相沉积技术来沉积绝缘层812。在一个示例中，绝缘层812是氧化铝。在沉积之后，可以使用CMP平坦化绝缘层812的顶表面。
图8C示出了叠层204的附加层的形成。在一些实施例中，顶部电介质层813形成在叠层204之上。开口814穿过叠层204的顶部并穿过绝缘层812的一部分形成。可以使用DRIE形成814。在这种布置中，绝缘层812可以用作用于蚀刻开口814的蚀刻停止材料，并且可以通过形成开口814来保护下面的导电材料802不被蚀刻。
图8D示出了根据一些实施例的从开口814的底部去除绝缘层812的一部分。可以使用标准湿法蚀刻剂去除绝缘层812的部分，使得绝缘层812的横向部分被蚀刻在叠层204的顶层下方。可以蚀刻绝缘层812，直到暴露出导电材料802的顶表面的大部分。根据一些实施例，去除绝缘层812的部分在开口814的下端处形成凹槽816。根据一些实施例，绝缘层812的其他部分保留在相邻开口814之间。
图8E示出了根据一些实施例的在去除绝缘层812的部分之后在开口814内形成第二垂直结构212的存储层。例如，第一氧化物层818、氮化物层820、第二氧化物层822和半导体层824按所列顺序沉积在开口814内。每个存储层也沿着在开口814的底部处在去除绝缘层812的部分之后留下的凹槽816的侧壁形成。
根据一些实施例，可以执行额外的蚀刻工艺以穿通在开口814的底部处的存储层以形成嵌套凹陷823。根据一些实施例，半导体层824被剥离并重新沉积在嵌套凹陷823内。半导体层824与导电材料802导电接触。
图8F示出了根据一些实施例的第二垂直结构212的形成的完成。具体地，芯绝缘体826被沉积以填充开口814的其余部分，并随后被凹陷以提供用于沉积顶部导电材料828的空间。顶部导电材料828可包括多晶硅。在一些实施例中，顶部导电材料828是与半导体层824相同的材料。根据一些实施例，第二垂直结构408直接形成在导电材料802的顶表面上。顶部导电材料828可以如上文关于导电材料618所述类似地掺杂。在一些实施例中，扩散或注入到顶部导电材料828中的掺杂剂不延伸穿过顶部导电材料828的整个厚度。
根据一些实施例，来自顶部导电材料828和导电材料802的掺杂剂可以扩散到第二垂直结构212的半导体层824和第一垂直结构210的半导体层810的相邻部分中。可以通过在750和950℃之间的高温下对半导体结构进行退火约30分钟来辅助扩散。
图9是根据一些实施例的执行NAND存储器件的擦除例程的示例性方法900的流程图。应当理解，方法900中示出的操作不是详尽的，并且可以在任何所示操作之前、之后或之间执行其他操作。在本公开的各种实施例中，方法900的操作可以以不同的顺序执行和/或变化。
在操作902中，将第一电压施加到多个第一垂直结构的半导体沟道层。多个第一垂直结构可以是穿过包含多个导电字线的叠层形成的NAND串。可以将第一电压施加到与多个第一垂直结构的沟道层导电接触的半导体衬底。在另一个示例中，可以将电压施加到导电触点，该导电触点延伸穿过叠层并接触衬底，以便将电压施加到多个第一垂直结构的沟道层。第一电压可以大于10V。在一些实施例中，第一电压范围从12V到27V。在一个示例中，第一电压为大约15V。
在操作904中，将第二电压施加到多个第二垂直结构的半导体沟道层。多个第二垂直结构堆叠在多个第一垂直结构之上，所述多个第一垂直结构具有夹在它们之间的导电材料。多个第二垂直结构可以是通过包含多个导电字线的叠层形成的NAND串。第二电压可以施加到设置在多个第二垂直结构之上的导电材料，导电材料与多个第二垂直结构的沟道层导电接触。第二电压可以大于10V。在一些实施例中，第二电压的范围为12V至27V。在一个示例中，第二电压为约15V。
在操作906中，将叠层的多个字线中的每一个均电接地。强E场将空穴驱动到第一多个垂直结构和第二多个垂直结构中的每一个的电荷捕获层中，以便“擦除”在每个存储单元的电荷捕获层中捕获的任何电荷。高电压被施加到多个第一垂直结构和多个第二垂直结构中的每一个，因为通过设置在多个第一垂直结构和多个第二垂直结构之间的n型导电材料的存在来中断空穴电流。
图10是根据一些实施例的执行NAND存储器件的擦除例程的另一示例性方法1000的流程图。应当理解，方法1000中示出的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。在本公开的各种实施例中，方法1000的操作可以以不同的顺序执行和/或变化。
在操作1002中，将第一电压施加到多个第一垂直结构的半导体沟道层。多个第一垂直结构可以是穿过包含多个导电字线的叠层形成的NAND串。多个第二垂直结构设置在多个第一垂直结构之上，其中导电材料夹在它们之间。多个第二垂直结构也可以是穿过包含多个导电字线的叠层形成的NAND串。可以将第一电压施加到与多个第一垂直结构的沟道层导电接触的半导体衬底。在另一个示例中，可以将电压施加到延伸穿过叠层并接触衬底的导电触点，以便将电压施加到多个第一垂直结构的沟道层。第一电压可以大于10V。在一些实施例中，第一电压范围从12V到27V。在一个示例中，第一电压为大约15V。
在操作1004中，由施加第一电压产生的电荷隧穿穿过第一垂直结构和第二垂直结构之间的导电材料，使得电荷在第一垂直结构和第二垂直结构的沟道层中增强。如果导电材料足够薄并且具有高掺杂浓度，则空穴能够隧穿穿过导电材料。例如，空穴可以隧穿穿过厚度在约15nm和约45nm之间且n型掺杂浓度大于约1019的导电材料。
在操作1006中，叠层的多个字线中的每一个均电接地。强E场将空穴驱动到第一多个垂直结构和第二多个垂直结构中的每一个的电荷捕获层中，以便“擦除”在每个存储单元的电荷捕获层中捕获的任何电荷。
本公开描述了操作三维NAND存储器件的各种实施例。在一些实施例中，存储器件包括一个或多个第一垂直结构和一个或多个第二垂直结构，该一个或多个第二垂直结构在一个或多个第一垂直结构中的对应的一个或多个第一垂直结构之上对准；以及导电材料，其设置在一个或多个第一垂直结构与一个或多个第二垂直结构之间。擦除存储器件的存储单元的方法包括将大于10V的第一电压施加到一个或多个第一垂直结构的第一半导体层。该方法还包括将大于10V的第二电压施加到一个或多个第二垂直结构的第二半导体层。该方法还包括将多个字线中的每一个接地。多个字线与绝缘层布置成衬底之上的交替堆叠层，并且一个或多个第一垂直结构和一个或多个第二垂直结构延伸穿过交替堆叠层。
在一些实施例中，存储器件包括一个或多个第一垂直结构和一个或多个第二垂直结构，所述一个或多个第二垂直结构在所述一个或多个第一垂直结构中的对应的一个或多个第一垂直结构之上对准；以及导电材料，其设置在一个或多个第一垂直结构和一个或多个第二垂直结构之间。擦除存储器件的存储单元的方法包括将大于10V的电压施加到一个或多个第一垂直结构的第一半导体层。第一半导体层中的电荷隧穿穿过导电材料以到达一个或多个第二垂直结构的第二半导体层。该方法还包括将多个字线中的每一个接地。多个字线与绝缘层布置成衬底之上的交替堆叠层，并且一个或多个第一垂直结构和一个或多个第二垂直结构延伸穿过交替堆叠层。
对特定实施例的上述说明因此将充分揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (19)

1.一种擦除存储器件的存储单元的方法，所述存储器件具有一个或多个第一垂直结构和一个或多个第二垂直结构、以及导电材料，所述一个或多个第二垂直结构在所述一个或多个第一垂直结构中的对应的一个或多个第一垂直结构之上对准，所述导电材料设置在所述一个或多个第一垂直结构与所述一个或多个第二垂直结构之间，所述方法包括：
将第一电压施加到所述一个或多个第一垂直结构的沟道层；
将第二电压施加到所述一个或多个第二垂直结构的沟道层；以及
将多个字线中的每一个接地，其中所述多个字线与绝缘层布置成衬底之上的交替堆叠层，并且所述一个或多个第一垂直结构和所述一个或多个第二垂直结构延伸穿过所述交替堆叠层，
其中，施加所述第一电压和施加所述第二电压分别使第一电流流过所述一个或多个第一垂直结构的沟道层，并且使不同于所述第一电流的第二电流流过所述一个或多个第二层垂直结构的沟道层。
2.如权利要求1所述的方法，其中施加所述第一电压包括施加12V与27V之间的电压。
3.如权利要求1所述的方法，其中施加所述第二电压包括施加12伏特与27伏特之间的电压。
4.如权利要求1所述的方法，其中施加所述第二电压包括将所述第二电压施加到设置在所述一个或多个第二垂直结构的顶部处的导电材料，所述导电材料与所述一个或多个第二垂直结构的所述沟道层导电接触。
5.如权利要求1所述的方法，其中施加所述第一电压包括将所述第一电压施加到所述衬底。
6.如权利要求1所述的方法，还包括将第三电压施加到设置在所述多个字线上方的选择栅。
7.如权利要求6所述的方法，其中施加所述第三电压包括施加3V与7V之间的电压。
8.如权利要求1所述的方法，其中施加所述第一电压包括将所述第一电压施加到导电触点，所述导电触点延伸穿过所述交替堆叠层并邻接所述衬底的掺杂部分。
9.如权利要求1所述的方法，其中所述第一电流和所述第二电流各自均不流过设置在所述一个或多个第一垂直结构与所述一个或多个第二垂直结构之间的所述导电材料。
10.如权利要求1所述的方法，其中所述第一电流在流过所述一个或多个第一垂直结构的沟道层之后流向所述多个字线。
11.如权利要求1所述的方法，其中所述第二电流在流过所述一个或多个第二垂直结构的沟道层之后流向所述多个字线。
12.一种擦除存储器件的存储单元的方法，所述存储器件具有一个或多个第一垂直结构和一个或多个第二垂直结构、以及导电材料，所述一个或多个第二垂直结构在所述一个或多个第一垂直结构中的对应的一个或多个第一垂直结构之上对准，所述导电材料设置在所述一个或多个第一垂直结构与所述一个或多个第二垂直结构之间，所述方法包括：
将电压施加到所述一个或多个第一垂直结构的沟道层，其中所述一个或多个第一垂直结构的沟道层中的电荷隧穿穿过所述导电材料以到达所述一个或多个第二垂直结构的沟道层；以及
将多个字线中的每一个接地，其中所述多个字线与绝缘层布置成衬底之上的交替堆叠层，并且所述一个或多个第一垂直结构和所述一个或多个第二垂直结构延伸穿过所述交替堆叠层。
13.如权利要求12所述的方法，其中施加所述电压包括施加12V与27V之间的电压。
14.如权利要求12所述的方法，其中施加所述电压包括将所述电压施加到所述衬底。
15.如权利要求12所述的方法，其中施加所述电压包括将所述电压施加到导电触点，所述导电触点延伸穿过所述交替堆叠层并邻接所述衬底的掺杂部分。
16.如权利要求12所述的方法，其中所述导电材料被形成的厚度在15nm和45nm之间。
17.如权利要求12所述的方法，其中所述导电材料掺杂有浓度为至少1019的n型掺杂剂。
18.如权利要求12所述的方法，其中施加所述电压使得电流流过所述一个或多个第一垂直结构的沟道层和所述一个或多个第二垂直结构的沟道层。
19.如权利要求18所述的方法，其中所述电流在流过所述一个或多个第一垂直结构的沟道层或所述一个或多个第二垂直结构的沟道层之后，流向所述多个字线。
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