CN108122584A - 半导体存储装置及其操作方法 - Google Patents

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Abstract

半导体存储装置及其操作方法。该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个存储块；电压发生器，所述电压发生器用于在擦除操作期间向从所述多个存储块当中选择的至少一个存储块的源极线施加擦除电压；读取和写入电路，所述读取和写入电路用于在所述擦除操作期间向至少一个存储块的位线施加初始设置电压；以及控制逻辑，所述控制逻辑用于控制所述电压发生器和所述读取和写入电路在向所述源极线施加所述擦除电压之前向所述位线施加所述初始设置电压。

Description

半导体存储装置及其操作方法
技术领域
本发明的各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体存储装置及其操作方法。
背景技术
半导体存储装置一般分为易失性存储装置和非易失性存储装置。
不同于易失性存储装置，非易失性存储装置甚至在提供给装置的电源被中断时也能维持存储在其中的数据。然而，与易失性存储装置的读取速度和写入速度相比，非易失性存储装置的读取速度和写入速度相对较低。因此，非易失性存储装置可以用于无论电源是接通还是断开都需要维持所存储的数据的应用。非易失性存储装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机读取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存可以分为NOR闪存和NAND闪存。
闪存结合了RAM的数据可编程并且可擦除的优点和ROM的甚至在电源被中断时也可以保留存储在其中的数据的优点。闪存广泛地用作诸如数码相机、个人数字助理(PDA)和MP3的便携式电子装置的存储介质。
闪存装置可以分为在半导体基板上水平地形成有串(string)的二维半导体装置和在半导体基板上垂直地形成有串的三维半导体装置。
三维半导体装置被设计成克服二维半导体装置在集成度上的限制，并且包括垂直地形成在半导体基板上的多个串。各个串包括在位线与源极线之间串联联接的漏极选择晶体管、存储单元和源极选择晶体管。
发明内容
各种实施方式致力于能够提高半导体存储装置的擦除效率的半导体存储装置及其操作方法。
根据实施方式，半导体存储装置可以包括：存储单元阵列，所述存储单元阵列包括多个存储块；电压发生器，所述电压发生器用于在擦除操作期间向从所述多个存储块当中选择的至少一个存储块的源极线施加擦除电压；读取和写入电路，所述读取和写入电路用于在所述擦除操作期间向至少一个存储块的位线施加初始设置电压；以及控制逻辑，所述控制逻辑用于控制所述电压发生器和所述读取和写入电路在向所述源极线施加所述擦除电压之前向所述位线施加所述初始设置电压。
半导体存储装置可以包括：存储串，所述存储串包括在源极线与位线之间串联联接的源极选择晶体管、多个存储单元和漏极选择晶体管；页缓冲器，所述页缓冲器联接至所述位线；以及电压发生器，所述电压发生器用于向所述源极线施加预擦除电压和擦除电压，其中，在擦除操作期间，所述页缓冲器电路在所述预擦除电压被施加至所述源极线之前向所述位线施加初始设置电压，并且在所述预擦除电压和所述擦除电压被施加至所述源极线时使所述位线浮置。
一种操作半导体装置的方法，该方法包括以下步骤：向从多个存储块当中选择的存储块的位线施加初始设置电压；使所述位线浮置；以及当所述位线被浮置时，向所选择的所述存储块的源极线施加擦除电压。
半导体存储装置可以包括：存储单元阵列，所述存储单元阵列包括多个存储块；电压发生器，所述电压发生器用于在擦除操作期间向从所述多个存储块当中选择的至少一个存储块的源极线施加擦除电压；读取和写入电路，所述读取和写入电路用于在所述擦除操作期间向所述至少一个存储块的位线施加所述擦除电压；以及控制逻辑，所述控制逻辑用于控制所述电压发生器和所述读取和写入电路在所述擦除操作期间同时或交替地向所述源极线和所述位线施加所述擦除电压。
附图说明
对于本发明所属领域中的技术人员而言，通过参照附图详细描述本发明的各种实施方式，本发明的上述和其它特征和优点将变得更加显而易见，其中：
图1是例示根据实施方式的半导体存储装置的框图；
图2是例示图1中所示的存储单元阵列的框图；
图3是例示根据实施方式的包括在存储块中的存储串的三维示图；
图4是例示图3中所示的存储串的电路图；
图5是例示根据另一实施方式的包括在存储块中的存储串的立体图；
图6是例示根据实施方式的半导体存储装置的操作的流程图；
图7是例示根据实施方式的用于例示半导体存储装置的操作的信号的波形图；
图8是例示根据另一实施方式的半导体存储装置的操作的流程图；
图9是根据另一实施方式的用于例示半导体存储装置的操作的信号的波形图；
图10是包括图1中所示的半导体存储装置的存储系统；
图11是例示图7中所示的存储系统的应用示例的框图；以及
图12是例示包括参照图11描述的存储系统的计算系统的框图。
具体实施方式
以下，将参照附图更详细地描述本发明的实施方式。然而，我们注意到，本发明可以按照不同的形式来具体实现，并且不应被解释为受限于本文所阐述的实施方式，相反，提供这些实施方式是为了使得本公开将是透彻且完整的，并且将向本发明所属领域中的技术人员充分地传达所描述的实施方式的范围。
在附图中，为例示清楚起见，可以夸大尺寸。将理解的是，当元件被称作位于两个元件“之间”时，其可以是所述两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。遍及全文，相同的附图标记指代相同的元件。
而且，附图是各种实施方式及其各种特征的简化的示意性例示。同样地，可以省略熟知特征和细节。此外，预计可以对各种所例示的特征的尺寸和形状进行变型。例如，由于制造技术和/或容差而导致可以改变所例示的特征的尺寸和/或形状。所描述的实施方式不应被解释为受限于本文所例示的特征的特定形状和/或尺寸，而是可以包括由例如制造所导致的形状偏差。在附图中，为清楚起见，可以夸大层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可以用于描述各种组件，但它们不应限制各种组件。那些术语仅用于将一组件与其它组件相区分的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称作第二组件，并且第二组件可以被称作第一组件等。此外，“和/或”可以包括所提及的组件中的任一个或组合。
此外，只要句中没有特别地提及，单数形式也可以包括复数形式。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加了一个或更多个组件、步骤、操作和元件。
此外，除非另有定义，否则本说明书中使用的包括技术和科学术语的所有术语具有与相关领域技术人员一般所理解的含义相同的含义。在一般使用的词典中定义的术语应被解释为具有与在相关领域和本公开的背景下所解释的含义相同的含义，并且除非在本说明书中另外清楚地定义，否则所述术语不应被解释为具有理想化或过于正式的含义。
也应注意的是，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且也可以通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件，而不存在中间组件。
在下面的描述中，阐述了许多特定细节，以提供对本发明的透彻理解。可以在没有这些特定细节中的一些或全部的情况下实践本发明。在其它的情况下，未详细地描述熟知处理结构和/或过程，以免不必要地模糊本发明。
也要注意的是，在一些情况下，如相关领域中技术人员所显而易见的，除非另有明确指示，否则结合一个实施方式描述的也被称作特征的元件可以逐一地或者结合另一方式的其它元件来使用。
以下，将参照附图详细地描述本发明的各种实施方式。
图1是例示根据实施方式的半导体存储装置100的框图。
参照图1，半导体存储装置100可以包括存储单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140和电压发生器150。
地址解码器120、读取和写入电路130和电压发生器150可以被定义为配置成在存储单元阵列110上执行擦除操作的外围电路。
存储单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过字线WL联接至地址解码器120。存储块BLK1至BLKz可以通过位线BL1至BLm联接至读取和写入电路130。存储块BLK1至BLKz中的每一个均可以包括多个存储单元。根据实施方式，多个存储单元可以是非易失性存储单元。更具体地，所述多个存储单元可以是基于电荷俘获器件的非易失性存储单元。共同联接至同一字线的多个存储单元可以被定义为一页。存储单元阵列110可以包括多个页。另外，存储单元阵列110的存储块BLK1至BLKz中的每一个均可以包括多个串。所述多个串中的每一个均可以包括在位线与源极线之间串联联接的漏极选择晶体管、多个存储单元和源极选择晶体管。
地址解码器120可以通过字线WL联接至存储单元阵列110。地址解码器120可以被配置为响应于从控制逻辑140输出的控制信号AD_信号而进行操作。地址解码器120可以通过半导体存储装置100中的输入/输出缓冲器(未例示)来接收地址ADDR。
地址解码器120可以在编程操作或读取操作期间向存储单元阵列110的字线WL施加由电压发生器150生成的编程电压Vpgm或读取电压Vread。另外，地址解码器120可以在擦除操作期间控制存储单元阵列110的字线WL处于浮置状态。
半导体存储装置100的擦除操作可以以存储块为单位来执行。当输入针对全部存储块的擦除命令时，可以同时或依次擦除存储块BLK1至BLKz。另外，对于半导体存储装置100的编程或读取操作，可以选择存储块BLK1至BLKz中的至少一个，并且可以对所选择的存储块执行编程操作。可以以页为单位对所选择的存储块执行编程或读取操作。
在请求对半导体存储装置执行擦除操作时接收的地址ADDR可以包括块地址。地址解码器120可以选择响应于块地址的至少一个存储块或全部块。
另外，在半导体存储装置的一般操作期间接收的地址ADDR可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址选择一个存储块和一个字线。列地址Yi可以由地址解码器120来解码并且被提供给读取和写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器和地址缓冲器。
读取和写入电路130可以包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以通过位线BL1至BLm联接至存储单元阵列110。在擦除操作期间，页缓冲器PB1至PBm中的每一个均可以在预擦除电压Vepre被施加至所选择的存储块的源极线之前向位线BL1至BLm中的每一个施加初始设置电压。初始设置电压可以大于0V并且低于电源电压Vcc。
另外，页缓冲器PB1至PBm中的每一个可以临时存储在编程操作期间输入的数据DATA，并且响应于所临时存储的数据DATA来控制与其对应的位线BL1至BLm中的每一个的电位电平。另外，读取和写入电路130可以感测位线BL1至BLm中的每一个中的电位电平和电流量，临时存储读取数据并且在读取操作期间将读取数据输出至外部。
读取和写入电路130可以响应于从控制逻辑140输出的控制信号PB_信号来进行操作。
控制逻辑140可以联接至地址解码器120、读取和写入电路130以及电压发生器150。控制逻辑140可以通过半导体存储装置100的输入/输出缓冲器(未例示)来接收命令CMD。控制逻辑140可以被配置为响应于命令CMD来控制半导体存储装置100的一般操作。
当输入了与擦除操作对应的命令CMD时，控制逻辑140可以控制读取和写入电路130向位线BL1至BLm施加初始设置电压。随后，在位线BL1至BLm被浮置的同时，控制逻辑140可以控制电压发生器150向所选择的存储块的源极线依次施加预擦除电压Vepre和擦除电压Vera。
另外，根据另一实施方式，控制逻辑140可以在擦除操作期间控制读取和写入电路130将施加至源极线的预擦除电压Vepre和擦除电压Vera施加至位线BL1至BLm。可以同时或交替地向源极线和位线BL1至BLm施加预擦除电压Vepre和擦除电压Vera。另外，可以在比向源极线施加预擦除电压Vepre和擦除电压Vera短的时间段内向位线BL1至BLm施加预擦除电压Vepre和擦除电压Vera。
电压发生器150可以响应于从控制逻辑140输出的控制信号VG_信号来进行操作。
电压发生器150可以响应于控制逻辑140而在擦除操作期间依次生成预擦除电压Vepre和擦除电压Vera，并且通过存储单元阵列110的源极线将所生成的电压提供给从存储块BLK1至BLKz当中选择的存储块。
另外，电压发生器150可以响应于控制逻辑140的控制而在编程操作或读取操作期间生成编程电压Vpgm或读取电压Vread。
图2是例示图1中所示的存储单元阵列110的实施方式的框图。
参照图2，存储单元阵列110可以包括具有三维结构的多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可以包括堆叠在基板上的多个存储单元。所述多个存储单元可以沿着+X方向、+Y方向和+Z方向来布置。可以参照图3和图4来更具体地描述每一个存储块。
图3是例示根据实施方式的包括在存储块中的存储串的三维图。图4是例示存储串的电路图。
参照图3和图4，源极线SL可以被形成在半导体基板上。垂直沟道层SP可以被形成在源极线SL上。垂直沟道层SP的顶部可以联接至位线BL。垂直沟道层SP可以包括多晶硅。多个导电层SGS、WL0至WLn和SGD可以被形成为以不同的高度围绕垂直沟道层SP。包括电荷存储层的多层膜(未例示)可以被形成在垂直沟道层SP的表面上。多层膜也可以位于垂直沟道层SP与导电层SGS、WL0至WLn和SGD之间。多层膜可以包括氧化物层、氮化物层和氧化物层彼此依次堆叠的ONO结构。导电层WL0至WLn可以是字线，导电层SGS可以被定义为联接至源极选择晶体管SST的源极选择线，以及导电层SGD可以被定义为联接至漏极选择晶体管SDT的漏极选择线。
最下面的导电层可以是源极选择线或第一选择线SGS，最上面的导电层可以是漏极选择线或第二选择线SGD。源极选择线SGS与漏极选择线SGD之间的导电层可以是字线WL0至WLn。也就是说，导电层SGS、WL0至WLn和SGD可以被堆叠为在半导体基板上形成多层结构，并且穿过导电层SGS、WL0至WLn和SGD的垂直沟道层SP可以沿着垂直方向联接在半导体基板上所形成的位线BL与源极线SL之间。
漏极选择晶体管SDT可以被形成在最上面的导电层SGD围绕垂直沟道层SP的位置处，源极选择晶体管SST可以被形成在最下面的导电层SGS围绕垂直沟道层SP的位置处。存储单元C0至Cn可以分别被形成在中间导电层WL0至WLn围绕垂直沟道层SP的位置处。
具有上述结构的存储串可以包括沿着垂直方向联接至源极线SL与位线BL之间的基板的源极选择晶体管SST、存储单元C0至Cn和漏极选择晶体管SDT。源极选择晶体管SST可以响应于施加至第一选择线SGS的第一选择信号而将存储单元C0至Cn电连接至源极线SL。漏极选择晶体管SDT可以响应于施加至第二选择线SGD的第二选择信号而将存储单元C0至Cn电连接至位线BL。
图5是例示根据另一实施方式的包括在存储块中的存储串的立体图。为便于描述，未例示层间绝缘层。
如图5中所示，存储块可以包括沿着第一方向I-I’和与第一方向I-I’相交的第二方向II-II’布置的U形沟道层CH。另外，U形沟道层CH可以包括形成在管栅极PG中的管沟道层P_CH和联接至管沟道层P_CH的一对源极侧沟道层S_CH和漏极侧沟道层D_CH。
另外，半导体存储装置可以包括沿着源极侧沟道层S_CH堆叠在管栅极PG上的多个导电层S_WL和沿着漏极侧沟道层D_CH堆叠在管栅极PG上的多个导电层D_WL。配置为源极选择晶体管的导电层SGS可以被形成在多个导电层S_WL的上方，配置为漏极选择晶体管的导电层SGD可以被形成在多个导电层D_WL的上方。
因此，存储单元可以沿着U形沟道层CH堆叠。漏极选择晶体管和源极选择晶体管可以被设置在U形沟道层CH的两端。位于U形串的底端的管栅极PG可以位于存储单元的中心并且作为管状晶体管来进行操作。
另外，半导体存储装置可以包括联接至漏极侧沟道层D_CH并沿着第一方向I-I’延伸的位线BL和连接至源极侧沟道层S_CH并沿着第二方向II-II’延伸的源极线SL。
图6是例示根据实施方式的半导体存储装置的操作的流程图。
图7是根据实施方式的用于例示半导体存储装置的操作的信号的波形图。
下面参照图1至图7描述根据实施方式的半导体存储装置的擦除操作。
在步骤S110，当参照擦除命令从外部输入命令CMD时，控制逻辑140可以控制外围电路对半导体存储装置执行擦除操作。
在步骤S120，包括在读取和写入电路130中的多个页缓冲器PB1至PBm可以响应于从控制逻辑140输出的控制信号PB_信号而在周期t1期间向位线BL1至BLm施加初始设置电压Vint。初始设置电压可以大于0V并且低于电源电压Vcc。0V的接地电压Vss可以被施加至字线WL<n:0>。
在步骤S130，在周期t1结束之后，页缓冲器PB1至PBm可以阻止提供初始设置电压Vint，使得可以在周期t2期间将位线BL1至BLm控制为处于浮置状态。此时，电压发生器150可以向所选择的存储块的源极线SL施加预擦除电压Vepre。因此，处于浮置状态下的位线BL1至BLm的电位电平可以通过由施加至源极线SL的预擦除电压Vepre引起的耦合现象而增大至预定电位电平αV_epre。预定电位电平αV_epre可以约为预擦除电压Vepre和初始设置电压Vint的总和。也就是说，位线BL1至BLm的电位电平可以从初始设定电压Vint增加预擦除电压Vepre。
在周期t2期间，可以通过施加至源极线SL的预擦除电压Vepre在源极选择晶体管SST下方的沟道中形成栅诱导漏极泄漏(GIDL)电流，并且该GIDL电流可以沿着沟道方向流动。此外，可以在源极选择晶体管SST的漏极区域中生成热空穴并且在沟道方向上引入热空穴，使得可以增大沟道的电位电平。字线WL<n:0>可以被控制为处于浮置状态。
在步骤S140，从周期t3开始，电压发生器150可以生成大于预擦除电压Vepre的擦除电压Vera，并且将擦除电压Vera施加至所选择的存储块的源极线SL。因此，可以进一步增大沟道的电位电平。
位线BL1至BLm的电位电平αV_pre可以增大至约为施加至源极线SL的擦除电压Vera和初始设置电压Vint的总和的电位电平。
在周期t3期间，联接至源极选择晶体管SST的栅极的源极选择线SGS可以被控制为处于浮置状态。
随后，在周期t4期间，浮置状态的字线WL<n:0>可以被控制为改变成具有接地电压电平。因此，存储在存储单元C0至Cn的电荷存储层中的电子可以被具有高电位电平的沟道和具有接地电压电平的字线WL<n:0>捕获。也就是说，可以擦除存储在存储单元C0至Cn中的数据。
随后，在周期t5期间，浮置状态的源极选择线SGS可以被控制为改变成具有从而使源极选择晶体管SST截止的接地电压电平，使得可以终止擦除操作。
如上所述，由于在施加预擦除电压Vepre和擦除电压Vera之前，在t1周期期间通过使用页缓冲器PB1至PBm向位线BL1至BLm施加初始设置电压Vint，所以在施加预擦除电压Vepre和擦除电压Vera的操作期间，可以通过耦合现象而将位线BL1至BLm的电位电压增加初始设置电压Vint。因此，可以减小位线BL1至BLm与源极线SL之间的电位电平差以改进擦除操作。另外，由于增大了位线BL1至BLm的电位电平，所以可以在漏极选择晶体管SDT下方的沟道中形成热空穴以提高擦除操作的效率。
作为示例，基于图3和图4中所示的存储串来描述了上述擦除操作。然而，当存储串包括如图5中所示的管状晶体管时，如图7所示，在周期t1和t2期间可以向管栅极PG施加初始设置电压Vint，并且在周期t3期间管栅极PG可以被控制为处于浮置状态。施加至管栅极PG的初始设置电压Vint可以是与施加至位线BL1至BLm的初始设置电压Vint不同的正电压。
因此，通过管状晶体管传递偏置可能更容易，使得可以均匀地增大沟道的电位电平。
另外，在上述实施方式中，接地电压被描述并且例示为在周期t1和t2期间被施加至字线WL<n:0>。然而，正设定电压可以在周期t1和t2期间被施加至字线WL<n:0>。因此，当在周期t3期间管栅极PG处于浮置状态时，可以进一步增大字线WL<n:0>的电位电平，使得通过沟道传递偏置可能更容易。
另外，在施加预擦除电压Vepre之前，在周期t1期间，也可以向源极线SL施加正设定电压，并且源极线SL可以减小至接地电压电平，使得可以通过耦合现象来进一步增大位线BL1至BLm的初始电位电平。
图8是例示根据另一实施方式的半导体存储装置的操作的流程图。
图9是根据另一实施方式的用于例示半导体存储装置的操作的信号的波形图。
参照图1至图5、图8和图9描述根据实施方式的半导体存储装置的擦除操作。
在步骤S210，当针对擦除命令从外部输入命令CMD时，控制逻辑140可以控制外围电路对半导体存储装置执行擦除操作。
在步骤S220，电压发生器150以及读取和写入电路130可以向源极线SL和位线BL1至BLm施加预擦除电压Vepre和擦除电压Vera以执行擦除操作。
下面将更具体地进行描述。
在周期t1期间，电压发生器150可以向所选择的存储块的源极线SL施加预擦除电压Vepre，并且包括在读取和写入电路130中的页缓冲器PB1至PBm可以响应于从控制逻辑140输出的控制信号PB_信号而向位线BL1至BLM施加与施加至源极线SL的预擦除电压Vepre相同的电压。字线WL<n:0>可以被控制为处于浮置状态。
可以通过施加至源极线SL的预擦除电压Vepre在源极选择晶体管SST下方的沟道中形成栅诱导漏极泄漏(GIDL)电流。也可以通过施加至位线BL1至BLm的预擦除电压Vepre在漏极选择晶体管SDT下方的沟道中形成栅诱导漏极泄漏(GIDL)电流。
在周期t1结束之后，在周期t2期间，电压发生器150和页缓冲器PB1至PBm可以响应于从控制逻辑140输出的控制信号VG_信号和PB_信号而向源极线SL和位线BL1至BLm施加擦除电压Vera。因此，可以进一步增加沟道的电位电平。在周期t2期间，联接至源极选择晶体管SST的栅极的源极选择线SGS可以被控制为处于浮置状态。
随后，在周期t3期间，浮置状态的字线WL<n:0>可以被控制为改变成接地电压电平。因此，存储在存储单元C0至Cn的电荷存储层中的电子可以被具有高电位电平的沟道和具有接地电压电平的字线WL<n:0>捕获。也就是说，可以擦除存储在存储单元C0至Cn中的数据。
随后，在周期t4期间，浮置状态的源极选择线SGS可以被控制为改变成具有从而使源极选择晶体管SST截止的接地电压电平，使得可以终止擦除操作。
如上所述，由于同时向源极线SL和位线BL1至BLm施加预擦除电压Vepre和擦除电压Vera，所以可以减小源极线SL与位线BL1至BLm之间的电位电平差，从而提高擦除操作。另外，当向位线BL1至BLm施加预擦除电压Vepre和擦除电压Vera时，可以在漏极选择晶体管SDT下方的沟道中形成热空穴，使得可以进一步提高擦除操作的效率。
作为示例，基于图3和图4中所示的存储串来描述了上述擦除操作。然而，当存储串包括如图5中所示的管状晶体管时，在周期t2和t3期间施加至管栅极PG的电压可以被控制为使管栅极PG处于浮置状态。
在上述实施方式中，描述了向源极线SL和位线BL1至BLm同时施加预擦除电压Vepre和擦除电压Ver。然而可以向源极线SL和位线BL1至BLm交替地施加预擦除电压Vepre和擦除电压Vera。另外，由于位线BL1至BLm的电容值低于源极线SL的电容值，所以可以在比向源极线SL施加预擦除电压Vepre和擦除电压Vera短的时间段内向位线BL1至BLm施加预擦除电压Vepre和擦除电压Vera。
图10是例示包括图1中所示的半导体存储装置的存储系统1000的框图。
参照图10，存储系统1000可以包括半导体存储装置100和控制器1100。
半导体存储装置100可以按照与参照图2描述的基本相同的方式来进行配置和操作。因此，将省略其详细描述。
控制器1100可以联接至主机和半导体存储装置100。控制器1100可以在主机请求时访问半导体存储装置100。例如，控制器1100可以控制半导体存储装置100的读取操作、编程操作、擦除操作和/或后台操作。控制器1100可以在半导体存储装置100与主机之间提供接口。控制器1100可以驱动用于控制半导体存储装置100的固件。
控制器1100可以包括随机存取存储器(RAM)1210、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1120可以用作处理单元1120的操作存储器、半导体存储装置100与主机之间的缓存存储器、和/或半导体存储装置100与主机之间的缓冲存储器。处理单元1120可以控制控制器1100的操作。另外，控制器1100可以在写入操作期间临时存储从主机提供的程序数据。
主机接口1130可以包括用于主机与控制器1100之间的数据交换的协议。根据实施方式，控制器1100可以使用以下各种接口协议中的至少一种来与主机通信：诸如，通用串联总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附加(ATA)协议、串行ATA协议、并行ATA协议、小型计算机、小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议和专用协议。
存储器接口1140可以与半导体存储装置100相连接。例如，存储器接口可以包括NAND闪存接口或NOR闪存接口。
纠错块1150可以通过纠错码(ECC)检测并纠正从半导体存储装置100接收的数据中的错误。处理单元1120可以根据错误检测结果控制半导体存储装置100来控制读取电压并且执行重新读取。根据实施方式，纠错块1150可以被设置为控制器1100的组件。
控制器1100和半导体存储装置100可以集成在一个半导体装置中。根据实施方式，控制器1100和半导体存储装置100可以集成在单个半导体装置中，以形成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、micro SD或SDHC)、通用闪存存储装置(UFS)等的存储卡。
控制器1100和半导体存储装置100可以集成在单个半导体装置中，以形成固态驱动器(SSD)。SSD可以包括用于将数据存储在半导体存储装置中的存储装置。当存储系统1000用作SSD时，可以显著地提高联接至存储系统1000的主机的操作速率。
在另一示例中，存储系统1000可以用作以下各种电子装置中的若干个元件中的一个：诸如，计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、三维电视、数字音频录音机，数字音频播放器，数字图片记录器，数字图片播放器、数字视频录像机、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的装置、用于计算机网络的装置、用于远程信息处理网络的装置、RFID装置、用于计算系统的其他装置等。
根据示例性实施方式，半导体存储装置100或存储系统1000可以按照各种形式来封装。例如，半导体存储装置100或存储系统1000可以通过以下各种方法来封装：诸如，堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫裸片封装、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)以及晶圆级处理层叠封装(WSP)等。
图11是例示图10中所示的存储系统1000的应用示例(2000)的框图。
参照图11，存储系统2000可以包括半导体存储装置2100和控制器2200。半导体存储装置2100可以包括半导体存储芯片。半导体存储芯片可以被划分成多个组。
图11例示了多个组通过第一通道CH1至第k通道CHk与控制器2200通信。每一个半导体存储芯片可以按照与以上参照图1描述的半导体存储装置基本上相同的方式来进行配置和操作。
各个组可以通过单个公共通道与控制器2200通信。控制器2200可以按照与参照图10描述的控制器1100基本上相同的方式来进行配置，并且被配置为控制半导体存储装置2100的多个存储芯片。
图12是例示具有以上参照图11描述的存储系统2000的计算系统的框图。
参照图12，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由中央处理单元3100处理的数据可以被存储在存储系统中2000。
在图12中，半导体存储装置2100可以通过控制器2200联接至系统总线3500。然而，半导体存储装置2100可以直接联接至系统总线3500。中央处理单元3100和RAM 3200可以执行控制器2200的功能。
如图12中所例示，图11中所示的存储系统2000可以被设置为存储系统3000。然而，存储系统2000可以用图10中所示的存储系统1000来代替。根据实施方式，计算系统3000可以包括以上参照图10和图11描述的存储系统1000和2000。
根据实施方式，在半导体装置的擦除操作期间，可以在向源极线施加擦除电压之前向位线施加初始电压，使得可以增大位线的电位电平，从而提高擦除效率。
对于本领域技术人员而言，将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖本发明的所有这种修改，只要它们落入所附权利要求书及其等同物的范围内即可。
相关申请的交叉引用
本申请要求于2016年11月28日提交的韩国专利申请第10-2016-0158939号的优先权，将其全部内容通过引用结合于此。

Claims (21)

1.一种半导体存储装置，该半导体存储装置包括：
存储单元阵列，所述存储单元阵列包括多个存储块；
电压发生器，所述电压发生器用于在擦除操作期间向从所述多个存储块当中选择的至少一个存储块的源极线施加擦除电压；
读取和写入电路，所述读取和写入电路用于在所述擦除操作期间向至少一个存储块的位线施加初始设置电压；以及
控制逻辑，所述控制逻辑用于控制所述电压发生器和所述读取和写入电路在向所述源极线施加所述擦除电压之前向所述位线施加所述初始设置电压。
2.根据权利要求1所述的半导体存储装置，其中，所述初始设置电压大于0V并且低于电源电压。
3.根据权利要求1所述的半导体存储装置，其中，所述电压发生器通过向所述源极线施加预擦除电压并将所述预擦除电压增大至所述擦除电压来施加所述擦除电压。
4.根据权利要求3所述的半导体存储装置，其中，所述读取和写入电路在施加所述预擦除电压之前向所述位线施加所述初始设置电压。
5.根据权利要求1所述的半导体存储装置，其中，所述读取和写入电路还在向所述位线施加所述初始设置电压之后向所述源极线施加所述擦除电压时控制所述位线处于浮置状态。
6.根据权利要求1所述的半导体存储装置，其中，所述电压发生器还在施加所述擦除电压时控制所述至少一个存储块的字线处于浮置状态。
7.根据权利要求6所述的半导体存储装置，其中，所述电压发生器还在控制所述字线处于所述浮置状态之前向所述字线施加正设定电压。
8.根据权利要求1所述的半导体存储装置，其中，所述电压发生器还在向所述源极线施加所述擦除电压之前向包括在所述至少一个存储块中的管状晶体管的栅极施加正设定电压，并且还在向所述源极线施加所述擦除电压时控制所述管状晶体管处于浮置状态。
9.根据权利要求1所述的半导体存储装置，其中，所述电压发生器还在向所述源极线施加所述擦除电压之前向所述源极线依次施加预定正电压和接地电压。
10.一种半导体存储装置，该半导体存储装置包括：
存储器串，所述存储器串包括在源极线与位线之间串联联接的源极选择晶体管、多个存储单元和漏极选择晶体管；
页缓冲器，所述页缓冲器联接至所述位线；以及
电压发生器，所述电压发生器用于向所述源极线施加预擦除电压和擦除电压，
其中，在擦除操作期间，所述页缓冲器在所述预擦除电压被施加至所述源极线之前向所述位线施加初始设置电压，并且在所述预擦除电压和所述擦除电压被施加至所述源极线时使所述位线浮置。
11.根据权利要求10所述的半导体存储装置，其中，所述初始设置电压大于0V并且低于电源电压。
12.根据权利要求10所述的半导体存储装置，其中，所述电压发生器还在向所述源极线施加所述预擦除电压时向联接至所述存储单元的字线施加预定正电压，并且还在施加所述擦除电压时使所述字线浮置。
13.根据权利要求10所述的半导体存储装置，其中，所述电压发生器还在向所述源极线施加所述预擦除电压之前向所述源极线依次施加预定正电压和接地电压。
14.一种操作半导体装置的方法，该方法包括以下步骤：
向从多个存储块当中选择的存储块的位线施加初始设置电压；
使所述位线浮置；以及
当所述位线被浮置时，向所选择的存储块的源极线施加擦除电压。
15.根据权利要求14所述的方法，其中，所述初始设置电压大于0V并且低于电源电压。
16.根据权利要求14所述的方法，其中，施加所述擦除电压的步骤包括以下步骤：
当所述位线被浮置时，向所述源极线施加预擦除电压达预定时间；以及
将所述预擦除电压增大至所述擦除电压。
17.根据权利要求16所述的方法，
其中，向所述位线施加所述初始设置电压的步骤还包括以下步骤：向所选择的存储块的字线施加正设定电压，并且
其中，增大所述预擦除电压的步骤还包括以下步骤：使所述字线浮置。
18.根据权利要求16所述的方法，其中，增大所述预擦除电压的步骤还包括以下步骤：使所选择的存储块的源极选择线浮置。
19.根据权利要求16所述的方法，该方法还包括以下步骤：
在向所述源极线施加所述预擦除电压之前，向所述源极线依次施加预定正电压和接地电压。
20.一种半导体存储装置，该半导体存储装置包括：
存储单元阵列，所述存储单元阵列包括多个存储块；
电压发生器，所述电压发生器用于在擦除操作期间向从所述多个存储块当中选择的至少一个存储块的源极线施加擦除电压；
读取和写入电路，所述读取和写入电路用于在所述擦除操作期间向所述至少一个存储块的位线施加所述擦除电压；以及
控制逻辑，所述控制逻辑用于控制所述电压发生器和所述读取和写入电路在所述擦除操作期间同时或交替地向所述源极线和所述位线施加所述擦除电压。
21.根据权利要求20所述的半导体存储装置，其中，所述控制逻辑控制所述电压发生器和所述读取和写入电路向所述位线施加所述擦除电压达比向所述源极线施加所述擦除电压短的时间段。
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