CN108511023A - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。一种半导体存储器装置包括：存储器单元阵列，其包括联接在公共源极线和位线之间的多个存储器单元；以及电压发生器，其将操作电压施加至联接至存储器单元的字线或者使字线的电位电平放电，其中，在编程验证操作期间，电压发生器将编程验证电压和通过电压作为所述操作电压施加至字线，并且随后在存储器单元导通的周期期间将设定电压施加至公共源极线。

Description

半导体存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置及其操作方法。
背景技术
半导体存储器装置可被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置与易失性存储器装置相比以更低的写和读速度操作，但是它们保持所存储的数据而不管电源开/关状态如何。因此，非易失性存储器装置用于存储即使没有供电也需要维持的数据。
作为非易失性存储器装置的一个示例的闪存具有随机存取存储器(RAM)和只读存储器(ROM)二者的优点。例如，闪存与RAM相似可被自由地编程和擦除。另外，与ROM相似，闪存即使当未被供电时也可保持所存储的数据。
闪存装置可被分类为在半导体装置的水平方向上形成串的二维半导体装置以及在半导体装置的垂直方向上形成串的三维半导体装置。
发明内容
各种实施方式涉及一种半导体存储器装置及其操作方法，其能够通过在半导体存储器装置的编程验证操作期间防止串的沟道被提升至负电压电平来减少编程扰动。
根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其包括联接在公共源极线和位线之间的多个存储器单元；以及电压发生器，其将操作电压施加至联接至存储器单元的字线或者使字线的电位电平放电，其中，在编程验证操作期间，电压发生器将编程验证电压和通过电压作为所述操作电压施加至字线，并且随后在存储器单元导通的周期期间将设定电压施加至公共源极线。
根据实施方式，一种半导体存储器装置可包括：存储器串，其包括串联联接在公共源极线和位线之间的源极选择晶体管、多个存储器单元和漏极选择晶体管；以及电压发生器，其在编程验证操作期间将操作电压施加至联接至源极选择晶体管的源极选择线、联接至所述多个存储器单元的多条字线以及联接至漏极选择晶体管的漏极选择线，或者使其电位电平放电，其中，电压发生器在将恒定电压施加至源极选择线、所述多条字线和漏极选择线以使源极选择晶体管、所述多个存储器单元和漏极选择晶体管导通时通过将设定电压施加至公共源极线或位线来增大存储器串的沟道电位电平。
根据实施方式，一种操作半导体存储器装置的方法可包括以下步骤：在编程验证操作期间将验证电压和通过电压施加至存储器单元阵列的多条字线；将恒定电压施加至所述多条字线和选择线；当施加所述恒定电压时，将设定电压施加至存储器单元阵列的公共源极线；阻断施加至字线的所述恒定电压的供应，以使字线的电位电平放电；以及阻断向选择线供应所述恒定电压，以使选择线的电位电平放电。
附图说明
图1是示出根据本发明的实施方式的半导体存储器装置的框图。
图2是示出图1所示的半导体存储器装置中所采用的存储器单元阵列的示例性配置的框图。
图3是示出图1所示的存储器单元阵列的存储器块的示例性电路图。
图4是示出根据本发明的实施方式的半导体存储器装置的操作方法的流程图。
图5是示出根据本发明的实施方式的编程验证操作的流程图。
图6A和图6B示出根据本发明的实施方式的用于编程验证操作的操作电压的波形。
图7是示出根据本发明的实施方式的编程验证操作的流程图。
图8示出根据本发明的实施方式的用于编程验证操作的操作电压的波形。
图9是示出包括图1所示的半导体存储器装置的存储器系统的框图。
图10是示出图9所示的存储器系统的应用示例的框图。
图11是示出包括参照图10描述的存储器系统的计算系统的框图。
具体实施方式
以下，将参照附图详细描述实施方式的各种示例。附图被提供以允许本领域普通技术人员理解本发明的实施方式的范围。然而，本发明可按照不同的形式来具体实现，不应被解释为限于所阐述的实施方式。相反，提供这些实施方式是为了本公开将彻底和完整。另外，提供实施方式以向本领域技术人员充分地传达本发明的范围。
应该理解，当描述元件“联接”或“连接”至另一元件时，该元件可直接联接或直接连接至所述另一元件，或者通过第三元件来联接或连接至所述另一元件。相反，应该理解，当元件被称为“直接连接至”或“直接联接至”另一元件时，它们之间未介入另一元件。描述组件之间的关系的其它表达，即，“在…之间”和“直接在…之间”或者“与…相邻”和“直接与…相邻”需要通过相同的方式来解释。
图1是示出根据本发明的实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。
地址解码器120、读写电路130和电压发生器150可限定被配置为对存储器单元阵列110执行诸如擦除操作的操作的外围电路。
存储器单元阵列110可包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz可通过字线WLs联接至地址解码器120。存储器块BLK1至BLKz可通过位线BL1至BLm联接至读写电路130。存储器块BLK1至BLKz中的每一个可包括多个存储器单元。根据实施方式，所述多个存储器单元可以是非易失性存储器单元。更具体地，所述多个存储器单元可以是电荷捕获型非易失性存储器单元。共同联接至同一字线的多个存储器单元可被定义为单个页。存储器单元阵列110可包括多个页。另外，存储器单元阵列110的存储器块BLK1至BLKz中的每一个可包括多个单元串。各个单元串可包括串联联接在位线和源极线(参见图3)之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。
包括在存储器单元阵列110中的多个存储器块BLK1至BLKz可包括共享公共源极线和位线的至少两个存储器块。这将在下面详细描述。
地址解码器120可通过字线WLs联接至存储器单元阵列110。地址解码器120可被配置为响应于从控制逻辑140接收的控制信号AD_signals来操作。地址解码器120可通过半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址ADDR。
在编程操作期间，地址解码器120可接收由电压发生器150生成的编程电压Vpgm和通过电压Vpass，并且可将编程电压Vpgm和通过电压Vpass施加至存储器单元阵列110的字线WLs。另外，在编程操作的编程验证操作期间，地址解码器120可将由电压发生器150生成的验证电压Vverify和通过电压Vpass施加至存储器单元阵列110的字线WLs，然后可将恒定电压Veq施加至存储器单元阵列110的字线WLs。
在半导体存储器装置100的操作期间接收的地址ADDR可包括块地址、行地址和列地址。地址解码器120可根据块地址和行地址来选择一个存储器块和一条字线。列地址Yi可由地址解码器120解码并提供给读写电路130。
地址解码器120可包括块解码器、行解码器和列解码器以用于将地址ADDR解码。地址解码器120还可包括地址缓冲器。
读写电路130可包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可分别通过位线BL1至BLm联接至存储器单元阵列110。页缓冲器PB1至PBm中的每一个可暂时存储在编程操作的编程电压施加操作期间输入的数据DATA并且响应于暂时存储的数据来控制位线BL1至BLm的电位。另外，读写电路130可通过在编程操作期间感测位线BL1至BLm中的电位电平或电流的量来执行编程验证操作。
读写电路130可响应于从控制逻辑140接收的控制信号PB_signals来操作。
控制逻辑140可联接至地址解码器120、读写电路130和电压发生器150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑140可被配置为响应于命令CMD来控制半导体存储器装置100的操作(可包括读、写、擦除以及其它后台操作)。
当接收到与编程操作对应的命令CMD时，控制逻辑140可控制地址解码器120、读写电路130和电压发生器150以执行编程电压施加操作和编程验证操作。
在编程验证操作期间在恒定电压Veq被施加至存储器单元阵列110的周期期间或者当恒定电压Veq施加周期结束时，控制逻辑140可控制电压发生器150以将具有正电位电平的设定电压Vset施加至公共源极线CSL。
电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来操作。
电压发生器150可在控制逻辑140的控制下在编程操作的编程电压施加操作期间生成编程电压Vpgm和通过电压Vpass以将所生成的电压施加至存储器单元阵列110的存储器块BLK1至BLKz当中的所选存储器块。
另外，电压发生器150可在控制逻辑140的控制下在编程操作的编程验证操作期间生成验证电压Vverify和通过电压Vpass以将所生成的电压施加至所选存储器块。另外，在编程验证操作期间联接至字线的存储器单元和联接至选择线的选择晶体管(即，漏极选择晶体管和源极选择晶体管)导通的周期期间，控制逻辑140可控制电压发生器150生成恒定电压Veq并将所生成的电压施加至存储器块BLK1至BLKz当中的所选存储器块的字线和选择线以及存储器块BLK1至BLKz当中的未选存储器块的选择线。另外，可通过恒定电压Veq来使字线和选择线的电位电平相等。
在施加恒定电压Veq的周期期间或者当恒定电压Veq施加周期结束时，控制逻辑140可控制电压发生器150生成设定电压Vset以使得设定电压Vset可被施加至存储器单元阵列110的公共源极线CSL。
根据上面参照图1描述的实施方式，电压发生器150可生成设定电压Vset并将设定电压Vset施加至公共源极线CSL。然而，可利用读写电路130将设定电压Vset施加至位线BL1至BLm。
图2是示出图1所示的存储器单元阵列110的示例性配置的框图。
参照图2，存储器单元阵列110可包括存储器块BLK1至BLKz。各个存储器块可具有三维结构。各个存储器块可包括层叠在基板上的多个存储器单元。所述多个存储器单元可布置在+X方向、+Y方向和+Z方向上。各个存储器块的示例性结构将在下面参照图3来详细描述。
图3是示出图1所示的存储器单元阵列110的存储器块的示例性电路图。
如图1所示的存储器块BLK1至BLKz可通过位线BL1至BLm联接至读写电路130。然而，为了例示和说明，代表性地示出存储器块BLK1和存储器块BLK2。存储器块BLK1和存储器块BLK2可共享位线BL1至BLm和公共源极线CSL。
参照图3，存储器块BLK1和存储器块BLK2可联接至多条位线BL1至BLm。
存储器块BLK1可包括多个串ST1至STm。串ST1至STm中的每一个可联接在位线BL1至BLm与公共源极线CSL之间。单元串ST1至STm中的每一个可包括源极选择晶体管SST、存储器单元C0至Cn和漏极选择晶体管DST。单元串ST1至STm中的每一个可包括联接在源极选择晶体管SST与存储器单元C0之间的第一虚拟单元DC0以及联接在漏极选择晶体管DST与存储器单元Cn之间的第二虚拟单元DC1。
根据本发明的实施方式，示出并描述了一个第一虚拟单元和一个第二虚拟单元被布置在一个存储器串中。然而，一个或更多个第一虚拟单元和一个或更多个第二虚拟单元也可被布置在单个存储器串中。源极选择晶体管SST可联接至源极选择线SSL1。存储器单元C0至Cn可联接至字线WLs。漏极选择晶体管DST可联接至漏极选择线DSL1。第一虚拟单元DC0可联接至源极通过字线SPWL1。第二虚拟单元DC1可联接至漏极通过字线DPWL1。公共源极线CSL可联接至源极选择晶体管SST的源极侧。位线BL1至BLm中的每一个可联接至对应漏极选择晶体管DST的漏极侧。
存储器块BLK2可具有与存储器块BLK1相似的结构。换言之，存储器块BLK2可包括多个串ST1至STm，并且串ST1至STm中的每一个可联接在位线BL1至BLm中的每一个与公共源极线CSL之间。单元串ST1至STm中的每一个可包括源极选择晶体管SST、串联连接的多个存储器单元C0至Cn、和漏极选择晶体管DST。源极选择晶体管SST可联接至源极选择线SSL2。存储器单元C0至Cn中的每一个可联接至字线WLs。漏极选择晶体管DST可联接至漏极选择线DSL2。另外，单元串ST1至STm中的每一个可包括联接在源极选择晶体管SST与存储器单元C0之间的第一虚拟单元DC0以及联接在漏极选择晶体管DST与存储器单元Cn之间的第二虚拟单元DC1。公共源极线CSL可联接至源极选择晶体管SST的源极侧。位线BL1至BLm中的每一个可联接至漏极选择晶体管DST的漏极侧。
如上所述，存储器块BLK1和存储器块BLK2可具有相似的结构，并且分别与其联接的漏极选择线DSL1和DSL2与源极选择线SSL1和SSL2可彼此电分离。
图4是示出根据实施方式的半导体存储器装置的操作方法的流程图。
图5是示出根据本发明的实施方式的编程验证操作(例如，图4所示的编程验证操作S430)的流程图。
图6A示出根据实施方式的用于操作编程验证操作的方法的示例的操作电压的波形。
图6B示出根据实施方式的用于操作编程验证操作的方法的另一示例的操作电压的波形。
下面参照图1至图6B描述半导体存储器装置的编程操作。
根据实施方式，在多个存储器块当中，存储器块BLK1可被限定为所选存储器块，存储器块BLK2可被限定为未选存储器块。
当外部输入或接收到用于编程命令的命令CMD时(S410)，读写电路130可响应于从控制逻辑140输出的控制信号PB_signals暂时存储外部输入的数据DATA，并且响应于暂时存储的数据来控制对应位线BL1至BLm的电位。
电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成编程电压Vpgm和通过电压Vpass。
地址解码器120可响应于从控制逻辑140接收的控制信号AD_signals将由电压发生器150生成的编程电压Vpgm施加至所选存储器块BLK1的字线WLs当中的所选字线Sel WL并将通过电压Vpass施加至未选字线Unsel WLs，以使得可执行编程电压施加操作(S420)。所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1中的每一个可通过所施加的通过电压Vpass而导通。
当编程电压施加操作(S420)完成时，可执行编程验证操作(S430)。
将在下面参照图5和图6A更详细地描述根据实施方式的编程验证操作。
电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成验证电压Vverify和通过电压Vpass。地址解码器120可响应于从控制逻辑140接收的控制信号AD_signals将验证电压Vverify施加至所选存储器块BLK1的所选字线Sel WL(S431)并将通过电压Vpass施加至未选字线Unsel WLs。
所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1可通过所施加的通过电压Vpass而导通。读写电路130可通过感测位线BL1至BLm中的电位电平或电流的量来执行感测操作以验证联接至所选字线Sel WL的多个存储器单元是否被编程为大于目标阈值电压电平的阈值电压电平。
随后，在图6A的存储器单元C0至Cn和选择晶体管SST和DST导通的周期A期间，电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成并输出恒定电压Veq。另外，在周期A期间，地址解码器120可响应于从控制逻辑140接收的控制信号AD_signals来将恒定电压Veq施加至所选存储器块BLK1的所选字线Sel WL、未选字线UnselWLs、漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1、以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2(S432)。结果，所选字线Sel WL和未选字线Unsel WLs二者可被控制为恒定电压Veq的电平，并且存储器单元C0至Cn可导通。另外，漏极选择晶体管DST、源极选择晶体管SST以及第一虚拟单元DC0和第二虚拟单元DC1可通过施加至所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2的恒定电压Veq而导通。在一些实施方式中，恒定电压Veq可具有与通过电压Vpass相同的电位电平或者高于通过电压Vpass的电位电平。
在周期A期间，包括在未选存储器块BLK2中的漏极选择晶体管DST和源极选择晶体管SST可通过恒定电压Veq而导通，以使得在未选存储器块BLK2的沟道中生成或剩余的电子可向公共源极线CSL和位线BL1至BLm放电，从而改进电效应。
在周期A期间，电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成具有正电位电平的设定电压Vset并将设定电压Vset输出至存储器单元阵列110的公共源极线CSL(S433)。结果，公共源极线CSL的电位电平可增大至正电位电平。
当周期A结束时，施加至所选存储器块BLK1和未选存储器块BLK2的恒定电压Veq的供应可被阻断，并且所选存储器块BLK1的字线WLs的电位电平可被放电。字线WLs可被放电到接地电压电平或者比接地电压电平大预定电平的正电位电平Vposi(S434)。施加至所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2的恒定电压Veq的供应可被阻断，并且选择线可被放电到接地电压电平(S435)。在沟道预充电周期期间，通过电压Vpass可被施加至所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2，并且所选存储器块BLK1和未选存储器块BLK2的沟道可利用施加至公共源极线CSL的设定电压Vset来预充电。
所选存储器块BLK1的沟道可根据存储器单元C0至Cn的编程状态来电隔离。当所选存储器块BLK1的字线WLs的电位电平被放电时，由于沟道的电位电平减小至负电平，所以在下一编程操作期间可能由于低沟道提升电平而发生编程扰动现象。根据实施方式，可通过在所选存储器块BLK1的字线WLs的电位电平放电之前通过公共源极线CSL将设定电压Vset施加至所选存储器块BLK1的沟道来增大沟道的电位电平，从而可防止沟道的电位电平在字线WLs的放电操作期间下降至负电平。
根据实施方式，如图6A所示，在周期A之后，可维持所选存储器块BLK1的选择线DSL1和SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的选择线DSL2和SSL2的电位电平而不放电。换言之，在周期A之后，可在跳过选择线DSL1、SSL1、DSL2和SSL2、漏极通过字线DPWL1以及源极通过字线SPWL1的放电操作之后直接执行沟道预充电操作，以使得编程操作速度可增加并且电流消耗可减少。
将在下面参照图5和图6B详细描述根据另一实施方式的编程验证操作。
电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成验证电压Vverify和通过电压Vpass。地址解码器120可响应于从控制逻辑140接收的控制信号AD_signals将验证电压Vverify施加至所选存储器块BLK1的所选字线Sel WL(S431)并将通过电压Vpass施加至未选字线Unsel WLs。
所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1可通过所施加的通过电压Vpass而导通。读写电路130可通过感测位线BL1至BLm中的电位电平或电流的量来执行感测操作以验证联接至所选字线Sel WL的多个存储器单元是否被编程为大于目标阈值电压电平的阈值电压电平。
随后，在图6B的存储器单元C0至Cn和选择晶体管SST和DST导通的周期B期间，电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成并输出恒定电压Veq。另外，在周期B期间，地址解码器120可响应于从控制逻辑140接收的控制信号AD_signals将恒定电压Veq施加至所选存储器块BLK1的所选字线Sel WL、未选字线Unsel WLs、漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2(S432)。结果，所选字线Sel WL和未选字线Unsel WLs二者可被控制为恒定电压Veq的电平。在一些实施方式中，恒定电压Veq可具有与通过电压Vpass相同的电位电平或者低于或高于通过电压Vpass的电位电平。
在周期B期间，包括在未选存储器块BLK2中的漏极选择晶体管DST和源极选择晶体管SST可通过恒定电压Veq而导通，以使得在未选存储器块BLK2的沟道中生成或剩余的电子可向公共源极线CSL和位线BL1至BLm放电，从而改进电效应。
在周期B期间，电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成具有正电位电平的设定电压Vset并将设定电压Vset输出至存储器单元阵列110的公共源极线CSL(S433)。结果，公共源极线CSL的电位电平可增大至正电位电平。根据实施方式，示出并描述了设定电压Vset可通过公共源极线CSL来施加。然而，设定电压Vset可通过位线BL1至BLm来施加，或者设定电压Vset可通过公共源极线CSL和位线BL1至BLm来施加。
当周期B结束时，施加至所选存储器块BLK1和未选存储器块BLK2的恒定电压Veq的供应可被阻断，并且所选存储器块BLK1的字线WLs的电位电平可放电。字线WLs的电位电平可被放电到接地电压电平或者比接地电压电平高预定电平的正电位电平Vposi(S434)。在字线WLs的放电操作完成之后过去了预定时间之后，施加至所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2的恒定电压Veq的供应可被阻断，并且选择线可被放电到接地电压电平(S435)。换言之，在字线WLs的放电操作期间，所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1可保持导通，从而可防止沟道处于浮置状态。结果，可防止沟道的电位电平通过字线WLs的放电操作而下降至负电位电平。
所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2的放电操作可被跳过。可在维持所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2的电位电平的同时利用施加至公共源极线CSL的设定电压Vset来执行沟道预充电操作。
如上所述，根据另一实施方式，可通过在字线WLs的放电操作之前经由公共源极线CSL或位线BL1至BLm增大沟道电位电平来防止沟道电位电平在字线WLs的放电操作期间下降至负电位电平。另外，可通过在恒定电压Veq被施加至所选存储器块的选择线SSL1和DSL1以及源极通过字线SPWL1和漏极通过字线DPWL1的同时执行字线WLs的放电操作来防止沟道处于浮置状态。
当确定联接至所选字线Sel WL的所有存储器单元被编程为大于目标阈值电压电平的阈值电压电平时，即，当上述编程验证操作(S430)被确定为通过时，编程验证操作可终止。另一方面，当确定至少一个存储器单元的阈值电压电平低于目标阈值电压电平时，编程验证操作可被确定为失败。结果，可通过阶跃电压来增大编程电压Vpgm(S450)，并且处理流程返回到编程电压施加操作(S420)。
如上所述，根据所描述的实施方式，在编程验证操作期间通过在施加恒定电压Veq以使存储器单元导通的周期期间将正设定电压Vset施加至公共源极线CSL或位线BL1至BLm，可防止当字线的电位电平放电时存储器块的沟道电位下降至负电平，从而可防止编程扰动现象。
图7是示出根据另一实施方式的编程验证操作的流程图。
图8示出用于根据另一实施方式的编程验证操作(例如，图7所示的编程验证操作S430)的操作电压的波形。
下面参照图7和图8来描述根据另一实施方式的编程验证操作。
电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成验证电压Vverify和通过电压Vpass。地址解码器120可响应于从控制逻辑140接收的控制信号AD_signals将验证电压Vverify施加至所选存储器块BLK1的所选字线Sel WL(S731)并将通过电压Vpass施加至未选字线Unsel WLs。
所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1可通过所施加的通过电压Vpass而导通。读写电路130可通过感测位线BL1至BLm中的电位电平或电流的量来执行感测操作以验证联接至所选字线Sel WL的多个存储器单元是否被编程为大于目标阈值电压电平的阈值电压电平。
随后，在图8的存储器单元C0至Cn导通的周期A期间，电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成并输出恒定电压Veq。另外，在周期A期间，地址解码器120可响应于从控制逻辑140接收的控制信号AD_signals将恒定电压Veq施加至所选存储器块BLK1的所选字线Sel WL、未选字线Unsel WLs、漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2(S732)。结果，所选字线Sel WL和未选字线Unsel WLs二者可被控制为恒定电压Veq的电平，并且存储器单元C0至Cn可导通。另外，漏极选择晶体管DST、源极选择晶体管SST以及第一虚拟单元DC0和第二虚拟单元DC1可通过施加至所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2的恒定电压Veq而导通。在一些实施方式中，恒定电压Veq可具有与通过电压Vpass相同的电位电平或者低于或高于通过电压Vpass的电位电平。
在周期A期间，包括在未选存储器块BLK2中的漏极选择晶体管DST和源极选择晶体管SST可通过恒定电压Veq而导通，以使得在未选存储器块BLK2的沟道中生成或剩余的电子可向公共源极线CSL和位线BL1至BLm放电，从而改进电效应。
在周期A期间，电压发生器150可响应于从控制逻辑140接收的控制信号VG_signals来生成具有正电位电平的设定电压Vset并将设定电压Vset输出至存储器单元阵列110的公共源极线CSL(S733)。结果，位线BL1至BLm的电位电平可增大至正电位电平，以使得存储器块BLK1和BLK2的沟道电位可增大。
当周期A结束时，施加至所选存储器块BLK1和未选存储器块BLK2的恒定电压Veq的供应可被阻断，并且所选存储器块BLK1的字线WLs的电位电平可放电。字线WLs可被放电到接地电压电平或者比接地电压电平高预定电平的正电位电平Vposi(S734)。施加至所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2的恒定电压Veq的供应可被阻断，并且选择线可被放电到接地电压电平(S735)。在沟道预充电周期期间，通过电压Vpass可被施加至所选存储器块BLK1的漏极选择线DSL1、源极选择线SSL1、漏极通过字线DPWL1和源极通过字线SPWL1以及未选存储器块BLK2的漏极选择线DSL2和源极选择线SSL2，并且所选存储器块BLK1和未选存储器块BLK2的沟道可利用施加至位线BL1至BLm的设定电压Vset来预充电。
所选存储器块BLK1的沟道可根据存储器单元C0至Cn的编程状态来电隔离。当所选存储器块BLK1的字线WLs的电位电平放电时，由于沟道的电位电平减小至负电平，所以在下一编程操作期间可能由于低沟道提升电平而发生编程扰动现象。根据实施方式，可通过在所选存储器块BLK1的字线WLs的电位电平放电之前经由公共源极线CSL将设定电压施加至所选存储器块BLK1的沟道来增大沟道的电位电平，从而可防止沟道的电位电平在字线WLs的放电操作期间下降至负电平。
根据本发明的实施方式和另一实施方式，作为示例描述了半导体存储器装置的编程操作的编程验证操作。然而，本发明不限于此。这些实施方式也可适用于半导体存储器装置的读操作。
图9是示出包括图1所示的半导体存储器装置100的存储器系统1000的框图。
参照图9，存储器系统1000可包括半导体存储器装置100和控制器1100。
半导体存储器装置100可按照上面参照图1所描述的基本上相同的方式来配置和操作。因此，其详细描述将被省略。
控制器1100可联接在主机与半导体存储器装置100之间。控制器1100可应主机的请求访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、编程操作、擦除操作和/或后台操作。控制器1100可提供半导体存储器装置100与主机之间的接口。控制器1100可驱动用于控制半导体存储器装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误纠正块1150。RAM 1110可用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的高速缓存存储器、和/或半导体存储器装置100与主机之间的缓冲存储器。处理单元1120可控制控制器1100的操作。另外，控制器1100可在写操作期间将从主机提供的程序数据暂时存储在半导体存储器装置100中。根据实施方式，关于存储在如图1所示的控制逻辑140中的存储器块的编程状态/擦除状态的信息可被存储在控制器1100的处理单元1120中。
主机接口1130可包括用于主机与控制器1100之间的数据交换的协议。根据示例性实施方式，控制器1100可利用诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-Express(PCIe)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机通信。
存储器接口1140可与半导体存储器装置100接口。例如，存储器接口可包括NAND接口或NOR接口。
错误纠正块1150可利用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可控制半导体存储器装置100根据错误检测结果来控制读电压并执行重读。根据实施方式，错误纠正块1150可作为控制器1100的组件来被提供。
控制器1100和半导体存储器装置100可被集成在一个半导体装置中。根据示例性实施方式，控制器1100和半导体存储器装置100可被集成在单个半导体装置中以形成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪速卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或MMCmicro)、SD卡(例如，SD、miniSD、microSD或SDHC)、通用闪速存储装置(UFS)等的存储卡。
控制器1100和半导体存储器装置100可被集成在单个半导体装置中以形成固态驱动器(SSD)。SSD可包括用于将数据存储在半导体存储器装置中的存储装置。当存储器系统1000用作SSD时，联接至存储器系统1000的主机的操作速率可显著改进。
在另一示例中，存储器系统1000可用作诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字相机、三维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的装置、用于计算机网络的装置、用于车联网的装置、射频识别(RFID)装置、用于计算系统的其它装置等的各种电子装置中的多个元件中的一个。
根据示例性实施方式，半导体存储器装置100或存储器系统1000可按照各种形式来封装。例如，半导体存储器装置100或存储器系统1000可通过诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等的各种方法来封装。
图10是示出图9所示的存储器系统1000的应用示例的框图。
参照图10，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括半导体存储器芯片。半导体存储器芯片可被分成多个组。
图10示出通过第一通道CH1至第k通道CHk与控制器2200通信的多个半导体存储器芯片组。各个半导体存储器芯片可按照与上面参照图1描述的半导体存储器装置100基本上相同的方式来配置和操作。
各个半导体存储器芯片组可通过单个公共通道来与控制器2200通信。控制器2200可按照与上面参照图9描述的控制器1100基本上相同的方式来配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图11是示出具有上面参照图10描述的存储器系统2000的计算系统3000的框图。
参照图11，计算系统3000可包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由中央处理单元3100处理的数据可被存储在存储器系统2000中。
在图11中，半导体存储器装置2100可通过控制器2200联接至系统总线3500。然而，半导体存储器装置2100可直接联接至系统总线3500，在这种情况下，中央处理单元3100和RAM 3200可执行控制器2200的功能。
如图11所示，图10所示的存储器系统2000可作为存储器系统3000来提供。然而，存储器系统2000可由图9所示的存储器系统1000代替。根据实施方式，计算系统3000可包括上面参照图9和图10描述的存储器系统1000和2000二者。
根据本发明，在半导体存储器装置的编程验证操作期间通过在存储器单元和选择晶体管导通的周期期间将正电压施加至源极线，可防止串的沟道被提升至负电压电平，从而可避免编程扰动现象。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖所有这些修改，只要它们落入所附权利要求书及其等同物的范围内即可。
相关申请的交叉引用
本申请要求2017年2月28日提交的韩国专利申请号10-2017-0025938的优先权，其完整公开整体以引用方式并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括联接在公共源极线和位线之间的多个存储器单元；以及
电压发生器，该电压发生器将操作电压施加至联接至所述存储器单元的字线或者使所述字线的电位电平放电，
其中，在编程验证操作期间，所述电压发生器将编程验证电压和通过电压作为所述操作电压施加至所述字线，并且随后在所述存储器单元导通的周期期间将设定电压施加至所述公共源极线。
2.根据权利要求1所述的半导体存储器装置，其中，在所述编程验证操作期间，所述电压发生器将所述编程验证电压施加至所述字线当中的所选字线并将所述通过电压施加至所述字线当中的未选字线，并且随后将恒定电压施加至所述字线以使所述存储器单元导通。
3.根据权利要求2所述的半导体存储器装置，其中，所述恒定电压具有与所述通过电压相同的电位电平或者具有比所述通过电压的电位电平高的电位电平。
4.根据权利要求2所述的半导体存储器装置，其中，所述电压发生器在将所述恒定电压施加至所述字线时将所述恒定电压施加至所述存储器单元阵列的选择线。
5.根据权利要求2所述的半导体存储器装置，其中，所述电压发生器在将所述恒定电压施加至所述字线之后的预定时间之后使所述字线的电位电平放电。
6.根据权利要求5所述的半导体存储器装置，其中，所述电压发生器使所述字线的电位电平放电到接地电压电平或者比所述接地电压电平高的正电压电平。
7.根据权利要求5所述的半导体存储器装置，其中，所述电压发生器在使所述字线的电位电平放电时使所述存储器单元阵列的选择线的电位电平放电。
8.根据权利要求5所述的半导体存储器装置，其中，所述电压发生器在使所述字线的电位电平放电之后过去了预定时间之后使所述存储器单元阵列的选择线的电位电平放电。
9.根据权利要求5所述的半导体存储器装置，其中，在使所述字线的电位电平放电时，所述电压发生器在维持所述存储器单元阵列的选择线的电位电平的同时利用所述设定电压来对所述存储器单元阵列的沟道进行预充电。
10.根据权利要求1所述的半导体存储器装置，其中，所述电压发生器在将所述设定电压施加至所述公共源极线时将所述设定电压施加至所述位线。
11.一种半导体存储器装置，该半导体存储器装置包括：
存储器串，该存储器串包括串联联接在公共源极线和位线之间的源极选择晶体管、多个存储器单元和漏极选择晶体管；以及
电压发生器，该电压发生器在编程验证操作期间将操作电压施加至联接至所述源极选择晶体管的源极选择线、联接至所述多个存储器单元的多条字线以及联接至所述漏极选择晶体管的漏极选择线，或者使所述源极选择线、所述多条字线和所述漏极选择线的电位电平放电，
其中，所述电压发生器在将恒定电压施加至所述源极选择线、所述多条字线和所述漏极选择线以使所述源极选择晶体管、所述多个存储器单元和所述漏极选择晶体管导通时通过将设定电压施加至所述公共源极线或所述位线来增大所述存储器串的沟道电位电平。
12.根据权利要求11所述的半导体存储器装置，其中，所述操作电压包括验证电压、通过电压和恒定电压，
其中，在所述编程验证操作期间，所述电压发生器将所述验证电压和所述通过电压施加至所述多条字线中的所选字线和未选字线，并且随后将所述恒定电压施加至所述源极选择线、所述多条字线和所述漏极选择线。
13.根据权利要求12所述的半导体存储器装置，其中，所述恒定电压具有与所述通过电压相同的电位电平或者具有比所述通过电压的电位电平低或高的电位电平。
14.根据权利要求11所述的半导体存储器装置，其中，所述电压发生器在施加所述恒定电压之后使所述字线的电位电平放电到接地电压或者大于所述接地电压的正电压电平。
15.根据权利要求14所述的半导体存储器装置，其中，所述电压发生器在使所述字线的电位电平放电时同时使所述源极选择线和所述漏极选择线的电位电平放电，或者在使所述字线的电位电平放电之后过去了预定时间之后使所述源极选择线和所述漏极选择线的电位电平放电。
16.一种操作半导体存储器装置的方法，该方法包括以下步骤：
在编程验证操作期间将验证电压和通过电压施加至存储器单元阵列的多条字线；
将恒定电压施加至所述多条字线和选择线；
当施加所述恒定电压时，将设定电压施加至所述存储器单元阵列的公共源极线；
阻断施加至所述字线的所述恒定电压的供应，以使所述字线的电位电平放电；以及
阻断向所述选择线供应所述恒定电压，以使所述选择线的电位电平放电。
17.根据权利要求16所述的方法，其中，所述恒定电压具有与所述通过电压相同的电位电平或者具有比接地电压更大的电位电平。
18.根据权利要求16所述的方法，其中，使所述字线的电位电平放电的步骤包括以下步骤：使所述字线的电位电平放电至接地电压电平或者高于所述接地电压电平的正电压电平。
19.根据权利要求16所述的方法，其中，使所述选择线的电位电平放电的步骤与使所述字线的电位电平放电的步骤同时执行，或者使所述选择线的电位电平放电的步骤在使所述字线的电位电平放电的步骤之后过去了预定时间时执行。
20.根据权利要求16所述的方法，其中，将所述设定电压施加至所述公共源极线的步骤包括以下步骤：将所述设定电压施加至所述存储器单元阵列的位线。
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