CN110197693A - 半导体存储器装置和与操作半导体存储器装置有关的方法 - Google Patents

半导体存储器装置和与操作半导体存储器装置有关的方法 Download PDF

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Abstract

半导体存储器装置和与操作半导体存储器装置有关的方法。半导体存储器装置可包括存储单元阵列和外围电路。所述存储单元阵列可包括多个存储块。所述外围电路可对多个存储块当中的被选存储块执行多页读取操作。所述外围电路可选择与被选存储块联接的第一字线和第二字线，并在第一字线和第二字线上执行多页读取操作。

Description

半导体存储器装置和与操作半导体存储器装置有关的方法
技术领域
本公开总体上涉及电子装置，并且更具体地，涉及一种半导体存储器装置和与操作该半导体存储器装置有关的方法。
背景技术
存储器装置可按照其中在半导体基板上水平地布置串的二维结构形成，或者按照其中在半导体基板上垂直地布置串的三维结构形成。三维半导体装置是为了克服二维半导体装置中的集成度限制而设计的存储器装置，并且可包括垂直地堆叠在半导体基板上的多个存储单元。
发明内容
根据本公开的一个方面，可提供一种包括存储单元阵列和外围电路的半导体存储器装置。所述存储单元阵列可包括多个存储块。所述外围电路可被配置为对所述多个存储块当中的被选存储块执行多页读取操作。所述外围电路可选择与所述被选存储块联接的第一字线和第二字线，并在所述第一字线和所述第二字线上执行所述多页读取操作。
根据本公开的另一方面，可提供一种用于操作包括多个存储块的半导体存储器装置的方法。该方法可包括接收读取命令和与所述读取命令对应的地址。该方法可附加地包括执行与接收到的地址对应的多页读取操作。在执行所述多页读取操作时，可对与联接到被选存储块的多条字线对应的多个页的数据进行同时读取。
根据本公开的又一方面，可提供一种用于操作包括具有至少一个页组的存储块的半导体存储器装置的方法。该方法可包括接收针对具有所述至少一个页组的所述存储块的读取命令和与所述读取命令对应的地址。该方法可附加地包括对与所接收到的地址对应的被选页组执行多页读取操作。在执行所述多页读取操作时，对包括在所述被选页组中的物理页的数据进行同时读取。
附图说明
现在将参照附图在下文中详细地描述实施方式的示例；然而，它们可按照不同的形式来实现，而不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底的和完整的，并且将向本领域技术人员充分传达实施方式的示例的范围。
在附图中，为了例示清晰起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。在整个附图中，相似的附图标号指代相似的元件。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示图1的存储单元阵列的实施方式的图。
图3是例示图2的存储块当中的任意一个存储块的电路图。
图4是例示图2的存储块当中的一个存储块的另一实施方式的电路图。
图5是例示包括在图1的存储单元阵列中的多个存储块当中的任意一个存储块的实施方式的电路图。
图6A和图6B是例示存储单元的阈值电压的变化的图。
图7是例示当存储单元的阈值电压改变时存储单元的读取错误的电路图。
图8是例示根据本公开的实施方式的半导体存储器装置的存储块中所存储的数据的图。
图9是例示根据本公开的实施方式的半导体存储器装置的读取操作的图。
图10是例示根据本公开的实施方式的半导体存储器装置的读取操作的效果的图。
图11是例示页组的示例的电路图。
图12是例示包括多个页组的存储块的示例的框图。
图13是例示根据本公开的实施方式的页组的图。
图14是例示根据本公开的实施方式的页组的图。
图15是例示根据本公开的实施方式的用于操作半导体存储器装置的方法的流程图。
图16是例示多页编程操作的示例实施方式的流程图。
图17是例示多页编程操作的另一实施方式的流程图。
图18是例示根据本公开的实施方式的用于操作半导体存储器装置的方法的流程图。
图19是例示图18中所示的执行多页读取操作的步骤的流程图。
图20是例示包括图1的半导体存储器装置的存储器系统的实施方式的框图。
图21是例示图20的存储器系统的应用示例的框图。
图22是例示包括参照图21描述的存储器系统的计算系统的框图。
具体实施方式
在以下详细描述中，仅通过说明的方式例示和描述了本公开的实施方式的某些示例。如本领域技术人员将认识到的，可按照各种不同的方式对所描述的实施方式进行修改，而都不脱离本公开的精神或范围。因此，附图和说明本质上将被视为是例示性的而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者在二者间插置一个或更多个中间元件的情况下间接连接或联接到另一元件。另外，当元件被称为“包括”组件时，除非有不同的公开，否则这指示该元件还可包括另一组件而未排除另一组件。
以下，将参照附图详细描述本公开的实施方式的示例。使用相同的标号来指代与其它图中所示的那些元件相同的元件。在以下描述中，可以仅描述用于理解根据实施方式的示例的操作所需的部分，并且可省略其它部分的描述，以免模糊所描述的实施方式的重要概念。
各种实施方式可提供一种具有改进的可靠性的半导体存储器装置。
各种实施方式还可提供一种用于操作具有改进的可靠性的半导体存储器装置的方法。
图1是例示根据本公开的一实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100可包括存储单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150。
存储单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz可通过位线BL1至BLm联接到读取/写入电路130。多个存储块BLK1至BLKz中的每一个可包括多个存储单元。在一实施方式中，多个存储单元可以是非易失性存储单元，并且可被配置成具有垂直沟道结构的非易失性存储单元。存储单元阵列110可被配置成具有二维结构的存储单元阵列。在一些实施方式中，存储单元阵列110可被配置成具有三维结构的存储单元阵列。此外，包括在存储单元阵列110中的多个存储单元中的每一个可存储至少一位的数据。在一实施方式中，包括在存储单元阵列110中的多个存储单元中的每一个可以是存储一位数据的单层单元(SLC)。在另一实施方式中，包括在存储单元阵列110中的多个存储单元中的每一个可以是存储两位数据的多层单元(MLC)。在又一实施方式中，包括在存储单元阵列110中的多个存储单元中的每一个可以是存储三位数据的三层单元。在又一实施方式中，包括在存储单元阵列110中的多个存储单元中的每一个可以是存储四位数据的四层单元。在一些实施方式中，存储单元阵列110可包括各自存储五位或更多位数据的多个存储单元。
根据本公开的实施方式，多个存储块BLK1至BLKz中的至少一个存储块可被定义为用于存储关于相对于半导体存储器装置100的选项参数的数据、关于初始设置读取电压索引的数据和关于读取重试表的数据的内容可寻址存储(CAM)块，并且其它存储块BLK1至BLKz-1可被定义为正常的存储块。
CAM块和正常存储块可具有相同的结构。具体地，可在CAM块中存储与数据输入/输出操作有关的条件设置或其它信息。在一实施方式中，可在CAM块中存储读取/写入性能数(P/E周期)、坏列地址和坏块信息。在一实施方式中，可在CAM块中存储执行半导体存储器装置100的操作所需的可选信息，例如，编程电压信息、读取电压信息、擦除电压信息、关于单元的栅氧化物层的厚度的信息等。在一实施方式中，可在CAM块中存储修复信息。当向半导体存储器装置100供电时，存储在CAM块中的信息可由外围电路读取，并且外围电路可控制存储单元阵列，以在基于读取的信息而设置的条件下执行存储单元的输入/输出操作。
在一些实施方式中，地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150可作为驱动存储单元阵列110的外围电路进行操作。在其它实施方式中，地址解码器120、读取/写入电路130和电压发生器150可作为驱动存储单元阵列110的外围电路操作。地址解码器120可通过字线WL联接到存储单元阵列110。地址解码器120可被配置为在控制逻辑140的控制下操作。地址解码器120可通过半导体存储器装置100中所设置的输入/输出缓冲器(未示出)接收地址。当向半导体存储器装置100供电时，存储在CAM块中的信息可由外围电路读取，并且外围电路可控制存储单元阵列，以在基于读取的信息而设置的条件下执行存储单元的输入/输出操作。
地址解码器120可被配置为对所接收的地址中的块地址进行解码。地址解码器120根据所解码的块地址选择至少一个存储块。在读取操作期间的读取电压施加操作中，地址解码器120可将由电压发生器150生成的读取电压Vread施加到被选存储块的被选字线，并且可将通过电压Vpass施加到其它未选字线。在编程验证操作中，地址解码器120可将由电压发生器150生成的验证电压施加到被选存储块的被选字线，并且可将通过电压Vpass施加到其它未选字线。
地址解码器120可被配置为对所接收的地址中的列地址进行解码。地址解码器120可将所解码的列地址发送到读取/写入电路130。
可按页为单位来执行半导体存储器装置100的读取操作和编程操作。在读取操作和编程操作的请求中接收到的地址可包括块地址、行地址和列地址。地址解码器120可根据块地址和行地址选择一个存储块和一条字线。列地址可被地址解码器120解码以提供给读取/写入电路130。在本说明书中，联接到一条字线的存储单元可被指定为“物理页”。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130可包括多个页缓冲器PB1至PBm。读取/写入电路130可在存储单元阵列110的读取操作中作为“读取电路”操作，并且可在存储单元阵列110的写入操作中作为“写入电路”操作。多个页缓冲器PB1至PBm可通过位线BL1至BLm联接到存储单元阵列110。为了在读取操作和编程验证操作中感测存储单元的阈值电压，多个页缓冲器PB1至PBm可在向与存储单元联接的位线持续地供应感测电流的同时感测根据对应存储单元的编程状态而流动的电流量的变化，并可将所感测到的变化作为感测数据锁存。读取/写入电路130可响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读取操作中，读取/写入电路130可通过感测存储单元的数据来暂时地存储读取数据，然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在一示例实施方式中，除了页缓冲器(或页寄存器)之外，读取/写入电路130还可包括列选择电路等。
控制逻辑140可联接到地址解码器120、读取/写入电路130和电压发生器150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可被配置为响应于控制信号CTRL而控制半导体存储器装置100的总体操作。另外，控制逻辑140可输出用于控制多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可控制读取/写入电路130执行存储单元阵列110的读取操作。在一实施方式中，控制逻辑140可利用软件、硬件或其任何组合来实现。
在读取操作中，电压发生器150可响应于从控制逻辑140输出的控制信号而生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150可包括用于接收内部电源电压的多个泵送电容器，并且可在控制逻辑140的控制下通过选择性地激活多个泵送电容器来生成多个电压。
地址解码器120、读取/写入电路130和电压发生器150可用作对存储单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路可在控制逻辑140的控制下对存储单元阵列110执行读取操作、写入操作和擦除操作。
与半导体存储器装置100的操作有关的上述可选信息可在半导体存储器装置100的封装过程中被存储在CAM块中。在半导体存储器装置作为产品被发布之后，存储在CAM块中的数据不会改变。存储在CAM块中的数据即使随着时间流逝也将得到保持，但是构成CAM块的存储单元的阈值电压可随着时间的流逝而改变。
根据本公开的实施方式的半导体存储器装置100可选择与被选存储块联接的第一字线和第二字线，并且可对所选择的第一字线和第二字线执行多页读取操作。因此，即使当存储块的一些存储单元的阈值电压减小时，也可稳定地读取数据。因此，可提高半导体存储器装置100的操作可靠性。
图2是例示图1的存储单元阵列的实施方式的图。
参照图2，存储单元阵列110可包括多个存储块BLK1至BLKz。各个存储块可具有三维结构。各个存储块可包括堆叠在基板上方的多个存储单元。多个存储单元可沿着+X方向、+Y方向和+Z方向布置。将参照图3和图4更详细地描述各个存储块的结构。
图3是例示图2的存储块BLK1至BLKz当中的任意一个存储块BLKa的电路图。
参照图3，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在一实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在存储块BLKa中，可在行方向(即，+X方向)上布置m个单元串。在图3中，例示了可在列方向(即，+Y方向)上布置两个单元串。然而，这是为了便于进行描述，并且将理解的是，也可在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST与存储单元MC1至MCn可具有彼此相似的结构。在实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储单元MC1至MCp之间。
在实施方式中，布置在同一行上的单元串的源极选择晶体管可联接到在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图3中，第一行上的单元串CS11至CS1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管可联接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储单元MC1至第n存储单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储单元MC1至第n存储单元MCn可被划分成第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp可在+Z方向的相反方向上依次布置，并且可串联联接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储单元MCp+1至第n存储单元MCn可在+Z方向上依次布置，并且可串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn可通过管式晶体管PT联接。各个单元串的第一存储单元MC1至第n存储单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极可联接到管线PL。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储单元MCp+1至MCn之间。沿行方向布置的单元串可联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
沿列方向布置的单元串可联接到沿列方向延伸的位线。在图3中，第一列上的单元串CS11和CS21可联接到第一位线BL1。第m列上的单元串CS1m和CS2m可联接到第m位线BLm。
沿行方向布置的单元串中的联接到同一字线的存储单元构成一个页。例如，第一行上的单元串CS11至CS1m中的联接到第一字线WL1的存储单元可构成一个页。第二行上的单元串CS21至CS2m中的联接到第一字线WL1的存储单元可构成另一页。随着漏极选择线DSL1和DSL2中的任一个被选择，布置在一个行方向上的单元串可被选择。随着字线WL1至WLn中的任一个被选择，可在被选单元串中选择一个页。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。另外，沿行方向布置的单元串CS11至CS1m或CS21至CS2m当中的偶数编号的单元串可分别联接到偶数位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m当中的奇数编号的单元串可分别联接到奇数位线。
在实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可用作虚拟存储单元。例如，可设置至少一个虚拟存储单元以减小源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，可设置至少一个虚拟存储单元以减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当设置较大数量的虚拟存储单元时，可提高存储块BLKa的操作的可靠性。另一方面，可增大存储块BLKa的尺寸。当设置较少数量的虚拟存储单元时，可减小存储块BLKa的尺寸。另一方面，可使存储块BLKa的操作的可靠性劣化。
为了高效地控制至少一个虚拟存储单元，虚拟存储单元可具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可对所有或一些虚拟存储单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储单元可通过控制施加到与相应的虚拟存储单元联接的虚拟字线的电压而具有所需的阈值电压。
图4是例示图2的存储块BLK1至BLKz当中的一个存储块的另一实施方式BLKb的电路图。
参照图4，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可包括可在存储块BLKb下方堆叠在基板(未示出)上的至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn和至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管可联接到同一源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管可联接到第二源极选择线SSL2。在另一实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储单元MC1至第n存储单元MCn可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管可联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管可联接到第二漏极选择线DSL2。
因此，除了可从各个单元串排除管式晶体管PT之外，图4的存储块BLKb具有与图3的存储块BLKa相似的电路。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。另外，沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可分别联接到偶数位线，沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数编号的单元串可分别联接到奇数位线。
在实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可用作虚拟存储单元。例如，可设置至少一个虚拟存储单元以减小源极选择晶体管SST与存储单元MC1至MCn之间的电场。另选地，可设置至少一个虚拟存储单元以减小漏极选择晶体管DST与存储单元MC1至MCn之间的电场。当设置较大数量的虚拟存储单元时，可提高存储块BLKb的操作的可靠性。另一方面，可增大存储块BLKb的尺寸。当设置较少数量的虚拟存储单元时，可减小存储块BLKb的尺寸。另一方面，可劣化存储块BLKb的操作的可靠性。
为了高效地控制至少一个虚拟存储单元，虚拟存储单元可具有所需的阈值电压。在存储块BLKb的擦除操作之前或之后，可对所有或一些虚拟存储单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储单元可通过控制施加到与相应的虚拟存储单元联接的虚拟字线的电压而具有所需的阈值电压。
图5是例示图1的存储单元阵列110中所包括的多个存储块BLK1至BLKz当中的任何一个存储块BLKc的实施方式的电路图。
参照图5，存储块BLKc可包括多个串CS1至CSm。多个串CS1至CSm可分别联接到多条位线BL1至BLm。多个串CS1至CSm中的每一个可包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可具有类似的结构。在实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在每个单元串中设置用于提供沟道层的柱。在实施方式中，可在每个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储单元MC1至MCn之间。每个单元串的源极选择晶体管SST可联接到源极选择线SSL。
各个单元串的第一存储单元MC1至第n存储单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储单元MC1至MCn之间。
联接到相同字线的存储单元可构成一个页。随着漏极选择线DSL被选择，单元串CS1至CSm可被选择。随着字线WL1至WLn中的任何一个被选择，被选单元串中的一个页可被选择。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。单元串CS1至CSm当中的偶数编号的单元串可分别联接到偶数位线，并且单元串CS1至CSm当中的奇数编号的单元串可分别联接到奇数位线。
如上所述，联接到一条字线的存储单元可构成一个物理页。参照图5，在属于存储块BLKc的存储单元当中的联接到多条字线WL1至WLn中的任何一条字线的m个存储单元可构成一个物理页。
尽管半导体存储器装置100的存储单元阵列110可被配置为如图2至图4所示的三维结构，但是半导体存储器装置100的存储单元阵列110可被配置成如图5所示的二维结构。
图6A和图6B是例示存储单元的阈值电压的变化的图。图7是例示当存储单元的阈值电压改变时存储单元的读取错误的电路图。
参照图6A，例示了单层单元(SLC)的阈值电压分布。更具体地，图6A例示了紧接在编程操作之后的SLC的阈值电压分布。在图6A的曲线图(和图6B的曲线图)中，横轴表示存储单元的阈值电压Vth，纵轴表示与阈值电压Vth对应的存储单元的数目。
SLC存储一位数据。因此，SLC的阈值电压可被包括在与擦除状态E或编程状态P1中的任何一个对应的分布中。在图6A中所示的阈值电压分布中，可根据读取电压VR1读取存储在存储单元中的比特数据。例如，可将读取电压VR1施加到存储单元的栅极。当存储单元导通时，可确定存储单元处于擦除状态E。当存储单元截止时，可确定存储单元处于编程状态P1。因此，可读取存储在存储单元中的位数据。
图6B例示了阈值电压根据存储单元的留存特性(retention characteristic)的移动。紧接在存储单元被编程之后，可保持图6A中示出的阈值电压分布。然而，随着在存储单元被编程之后的时间流逝，与编程状态P1对应的分布可如图6B所示改变为编程状态P1'。这是因为在与编程状态P1对应的存储单元的陷阱层中捕获的电子可逐渐移动到陷阱层之外。因此，当施加读取电压VR1时，可异常地读出属于区域A的存储单元的比特数据。根据读取方法，可在产生读取错误时通过改变读取电压VR1的幅值来执行读取操作。然而，当阈值电压分布的移动宽度大时，即使改变读取电压，也会重复地产生错误。
参照图7以及图6A和图6B，例示了存储块BLK的一部分。更具体地，例示了由存储块BLK的第二十七字线WL27至第三十四字线WL34和第十一位线BL11至第十五位线BL15限定的存储单元。
假定存储单元MCa和MCb可被编程为初始包括在编程状态P1中，但是当时间流逝时它们的阈值电压可减小。例如，存储单元MCa的阈值电压可低于读取电压VR1。此外，存储单元MCb的阈值电压可保持高于读取电压VR1的电平。因此，可能无法正常读取存储在存储单元MCa中的比特数据。另一方面，可正常读取存储在存储单元MCb中的比特数据。
上述CAM块可存储半导体存储器装置100的操作所需的若干信息。因此，当属于CAM块的存储单元的阈值电压分布如图6B所示而改变时，半导体存储器装置100会无法正常地操作。
图8是例示根据本公开的一实施方式的半导体存储器装置的存储块中所存储的数据的图。图8例示了包括由存储块的第二十七字线WL27至第三十四字线WL34和第十一位线BL11至第十五位线BL15限定的存储单元在内的存储块的一部分。
参照图8，根据本公开的一实施方式的半导体存储器装置100的存储块BLK1至BLKz中的至少一个可包括一个页组PG。页组PG可包括至少两个物理页。页组PG可包括与第三十字线WL30对应的物理页(第一页)和与第三十一字线WL31对应的物理页(第二页)。可在第一页和第二页中存储相同的数据。换句话说，属于一个页组PG的多个物理页可存储相同的数据。
在实施方式中，可在编程操作中同时选择第三十字线WL30和第三十一字线WL31，以便将相同的数据存储在属于页组PG的第一页和第二页中。
编程通过电压Vpass1可被施加到其它未选字线WL27至WL29和WL32至WL34。此外，编程电压Vpgm可被同时施加到被选字线WL30和WL31。因此，可在分别与被选字线WL30和WL31对应的第一页和第二页中存储相同的数据。
在上文中，已经描述了通过将编程脉冲同时施加到第三十字线WL30和第三十一字线WL31来在第一页和第二页中存储相同数据的方法。然而，在另一实施方式中，可首先对与第三十字线WL30对应的第一页进行编程，然后对与第三十一字线WL31对应的第二页进行编程。以这种方式，可在第一页和第二页中编程相同的数据。
当在属于页组PG的第一页和第二页中编程相同的数据时，存储单元MCc和MCd的阈值电压可被包括在相同的编程状态P1中。
随后，可在读取操作中对页组PG执行多页读取操作。将参照图9描述对页组PG的多页读取操作。
图9是例示根据本公开的一实施方式的半导体存储器装置的读取操作的图。图9例示了包括由存储块的第二十七字线WL27至第三十四字线WL34和第十一位线BL11至第十五位线BL15限定的存储单元在内的存储块的一部分。参照图9，例示了对页组PG的多页读取操作。在下文中，将参照图1和图9描述对页组PG的多页读取操作。
半导体存储器装置100可从外部存储器控制器接收用于页组PG的读取命令。更具体地，存储器控制器可向半导体存储器装置100传送指定多页读取的读取命令和与读取命令对应的物理地址。物理地址可以是与第三十字线WL30和第三十一字线WL31对应的物理地址。在实施方式中，物理地址可包括与第三十字线WL30对应的第一物理页地址和与第三十一字线WL31对应的第二物理页地址。控制逻辑140可控制电压发生器150和地址解码器120基于指定多页读取的读取命令和与读取命令对应的物理地址将读取电压VR1施加到第三十字线WL30和第三十一字线WL31。此外，控制逻辑140可控制电压发生器150和地址解码器120将读取通过电压Vpass2施加到其它字线。
在控制逻辑140的控制下，读取电压VR1可被同时施加到第三十字线WL30和第三十一字线WL31。将参照图10描述多页读取操作的效果。
图10是例示根据本公开的一实施方式的半导体存储器装置的读取操作的效果的图。在下文中，将参照图9和图10一起来描述多页读取操作的效果。
如参照图8所述，可在属于页组PG的多个物理页中编程相同的数据。此外，在多页读取时，读取电压VR1可被同时施加到与页组PG联接的字线WL30和WL31。在下文中，将关于存储单元MCc和MCd描述多页读取操作的效果。
当存储单元MCc和MCd二者根据图8中所示的编程操作保持擦除状态E时，存储单元MCc和MCd二者可在根据多页读取操作将读取电压VR1施加到字线WL30和WL31时导通。因此，可以看到存储在存储单元MCc和MCd中的比特数据可以是与擦除状态E对应的比特数据。当存储单元MCc和MCd二者根据图8所示的编程操作被编程为编程状态P1时，存储单元MCc和MCd二者可在根据多页读取操作将读取电压VR1施加到字线WL30和WL31时截止。因此，可以看到存储在存储单元MCc和MCd中的比特数据可以是与编程状态P1对应的比特数据。
在下文中，将描述当存储单元MCc和MCd被初始编程为编程状态P1，但是存储单元MCc和MCd的阈值电压分布随着时间流逝而改变为编程状态P1'时，多页读取操作的效果。
存储单元MCc和MCd可根据如图8所示的编程操作被初始编程为编程状态P1。随后，如图10所示，与编程状态P1对应的阈值电压分布可改变为编程状态P1'。因此，可降低存储单元MCc和MCd的阈值电压。如图10所示，虽然存储单元MCc的阈值电压可降低至读取电压VR1或更小，但是存储单元MCd的阈值电压可保持高于读取电压VR1的状态。
在图10所示的情况下，在读取操作中，可将读取电压VR1施加到第三十字线WL30和第三十一字线WL31，并且可将读取通过电压Vpass2施加到其它字线。因此，可使未被包括在页组PG中的所有存储单元导通。
此外，当将读取电压VR1施加到第三十字线WL30时，存储单元MCc可被导通。根据初始编程操作，当施加读取电压VR1时，存储单元MCc要被截止。然而，当施加读取电压VR1时，在存储单元MCc的阈值电压随着时间流逝而降低的同时，存储单元MCc可被异常地导通。
此外，当将读取电压VR1施加到第三十一线WL31时，存储单元MCd可被截止。从联接到位线BL12的存储器串的角度来看，存储单元MCc可被异常地导通，但是当存储单元MCd正常被截止时，没有位线电流流动。因此，在联接到位线BL12的页缓冲器中，可以识别出存储在存储单元MCc和MCd中的比特数据可仍然是与编程状态P1对应的比特数据。换句话说，当存储单元MCc和MCd中的甚至任何一个保持高于读取电压VR1的阈值电压时，可读取正常数据。
如上所述，在根据本公开的实施方式的半导体存储器装置中，可在属于页组PG的物理页中重复编程相同的数据，并且可在读取操作中对页组PG执行多页读取操作。因此，即使当属于页组PG的存储单元的阈值电压根据留存特性(retention characteristic)降低时，也能更可靠地读取数据。
具体地，与存储在页组PG中的数据相比，存储在CAM块中的数据可需要高的可靠性。因此，当数据被存储在CAM块中时，数据可被存储在如图8所示的包括多个物理页的页组中。当读取存储在CAM块中的数据时，在如图9所示执行多页读取操作时，能够可靠地读取数据。
图11是例示页组的示例的电路图。图11例示了包括由存储块的第二十七字线WL27至第三十四字线WL34和第十一位线BL11至第十五位线BL15限定的存储单元在内的存储块的一部分。参照图9，例示了页组PG可包括与第三十字线WL30和第三十一字线WL31对应的两个物理页。然而，本公开的实施方式不限于此，并且一个页组可包括各种数目的物理页。如图11所示，根据本公开的示例实施方式的页组PG'可包括与字线WL29至WL32对应的四个物理页。
此外，根据本公开的实施方式，一个页组可包括五个或更多个物理页。
图12是例示包括多个页组的存储块的示例的框图。参照图12，存储块BLK的物理页可被划分为八个页组PG1至PG8。然而，图12的配置仅仅是例示性的，并且可限定各种数目的页组。例如，存储块BLK可仅包括两个页组。在一些实施方式中，一个存储块可配置有一个页组(即，一个存储块可构成一个页组)。在这种情况下，在对页组的多页读取操作中，可通过将读取电压VR1施加到与存储块联接的所有字线来执行读取操作。
此外，图12例示了页组PG1至PG8可构成整个存储块BLK。然而，根据本公开的实施方式的半导体存储器装置100不限于此。例如，存储块BLK中的仅一些区域可形成页组。没有形成页组的其它区域可被配置为正常的物理页。
图13是例示根据本公开的一实施方式的页组的图。图13例示了包括由存储块的第二十七字线WL27至第三十四字线WL34和第十一位线BL11至第十五位线BL15限定的存储单元在内的存储块的一部分。
参照图9、图11和图12，例示了彼此相邻地设置的物理页可形成一个页组(例如，如图9所示，与第三十字线WL30和第三十一字线WL31对应的物理页可形成一个页组PG)。然而，根据本公开的实施方式的半导体存储器装置100不限于此，并且彼此间隔开地设置的物理页可形成一个页组。
参照图13，例示了与奇数编号的字线WL27、WL29、WL31和WL33对应的物理页可形成一个页组PGodd，并且与偶数编号的字线WL28、WL30、WL32和WL34对应的物理页可形成另一页组PGeven。如图13所示，彼此间隔开地设置的物理页可形成一个页组。如图13所示，一个存储块可被划分成两个页组PGodd和PGeven。
图14是例示根据本公开的一实施方式的页组的图。图14例示了包括由存储块的第二十七字线WL27至第三十四字线WL34和第十一位线BL11至第十五位线BL15限定的存储单元在内的存储块的一部分。与图13类似，在图14中，彼此间隔开地设置的物理页也可形成一个页组。在图13中，一个存储块可被划分成两个页组PGodd和PGeven。另一方面，参照图14，一个存储块可被划分成四个页组PGa、PGb、PGc和PGd。
与第(4k+1)(k是0或更大的整数)字线对应的物理页可被包括在第一页组PGa中。与第(4k+2)字线对应的物理页可被包括在第二页组PGb中。与第(4k+3)字线对应的物理页可被包括在第三页组PGc中。与第(4k+4)字线对应的物理页可被包括在第四页组PGd中。
然而，图9和图11至图14所示的页组仅是例示性的，并且本公开不限于此。在根据本公开的实施方式的半导体存储器装置中，可按各种方式配置页组。
图15是例示根据本公开的一实施方式的用于操作半导体存储器装置的方法的流程图。
参照图15，根据本公开的一个实施方式的用于操作半导体存储器装置的方法可包括确定要执行多页编程的物理地址的步骤(S100)和基于所确定的物理地址在与多条字线联接的存储单元上编程相同的页数据的步骤(S200)。在下文中，这将参照图8一起描述。
在步骤S100中，可确定要执行多页编程的物理地址。例如，如图8所示，可确定与字线WL30和WL31对应的物理地址。随后，在步骤S200中，可在与被选字线WL30和WL31对应的物理页中编程相同的页数据。也就是说，可在由步骤S100选择的物理地址处执行多页编程。稍后将参照图16和图17描述步骤S200的详细实施方式。
图16是例示多页编程操作的示例实施方式的流程图。也就是说，在图16中例示了图15的步骤S200的示例实施方式。
首先，在步骤S210中，可将页数据编程到与被选字线联接的存储单元中。例如，可在与第三十字线WL30对应的物理页中编程第一数据。步骤210可包括多个编程循环和多个验证循环。可根据增量步进脉冲编程(ISPP)方案来执行步骤S210中所包括的多个编程循环。
随后，可确定页组PG中的所有物理页是否已经被完全编程(S220)。与第三十一字线WL31对应的物理页尚未被编程，因此多页编程操作可行进到步骤S230。
在步骤S230中，可改变页组PG中的被选字线。与第三十字线对应的物理页已被完全编程，因此被选字线可改变为第三十一字线WL31。随后，多页编程操作可行进到步骤S210，其中可在与第三十一字线WL31对应的物理页上编程第一数据。
因此，可在与第三十字线WL30和第三十一字线WL31对应的物理页中编程相同的第一数据。作为步骤S220中的确定结果，页组PG中的所有物理页已经被完全编程，因此可完成对应页组PG上的多页编程。
图17是例示多页编程操作的另一实施方式的流程图。也就是说，在图17中例示了图15的步骤S200的一个示例实施方式。在下文中，将参照图8一起描述。
在步骤S240中，可选择页组中所包括的多条字线。如图8所示，可选择页组PG中所包括的第三十字线WL30和第三十一字线WL31。
在步骤S250中，可将编程通过电压施加到未选字线。如图8所示，编程通过电压Vpass1可被施加到未选字线WL27至WL29以及WL32至WL34。可以看出，编程通过电压Vpass1可被施加到图8中未示出的其它未选字线。
在步骤S260中，可将编程脉冲施加到多条被选字线。如图8所示，可通过将编程脉冲Vpgm施加到第三十字线WL30和第三十一字线WL31来增加属于页组PG的编程目标单元的阈值电压。为此，可将编程许可电压施加到与编程目标单元联接的位线。另外，可将编程禁止电压施加到位线BL11至BL15中的一些位线，以便保持存储单元的阈值电压不被编程。
随后，在步骤S270中，可对被选字线WL30和WL31的存储单元执行编程验证操作。为此，在步骤S270中，可首先对第三十字线WL30执行验证操作，然后对第三十一字线WL31执行验证操作。
随后，在步骤S280中，可确定对属于页组PG的所有存储单元的验证操作是否已经通过。当确定验证操作已经通过时，可结束多页编程操作。当确定验证操作未通过时，可通过行进到步骤S290来增加编程脉冲。随后，可通过行进到步骤S250来执行随后的编程循环。
图18是例示根据本公开的一实施方式的用于操作半导体存储器装置的方法的流程图。
在步骤S310中，可接收读取命令和与该读取命令对应的地址。读取命令和地址可从存储器控制器接收至半导体存储器装置。也就是说，读取命令和地址可由半导体存储器装置从存储器控制器接收。
在步骤S320中，可确定是否要执行多页读取操作。可通过半导体存储器装置100的控制逻辑140确定是否要执行多页读取操作。在实施方式中，存储器控制器可向半导体存储器装置100传送指示要执行多页读取的读取命令，并且半导体存储器装置100的控制逻辑140可基于读取命令确定是否要执行多页读取。
作为步骤S330的确定结果，当确定要执行多页读取时，该方法可行进到步骤S350。随后，在步骤S350中，可执行与接收到的地址对应的多页读取操作。稍后将参照图19描述步骤S350的详细配置。
作为步骤S330的确定结果，当确定不执行多页读取时，该方法可进行到步骤S340。随后，在步骤S340中，可执行与接收到的地址对应的单页读取操作。单页读取操作可以是通过将读取电压施加到一条被选字线并且将读取通过电压施加到其它字线来读取页数据的典型读取操作。单页读取操作在本领域中是众所周知的，因此，将省略其描述。
图19是例示图18中所示的执行多页读取操作的步骤的流程图。在下文中，将参照图9一起描述。
在步骤S410中，可选择在其上执行多页读取的多条字线。在步骤S410中，控制逻辑140可基于图18的步骤S310中接收到的地址来选择多条字线。作为示例，如图9所示，可选择第三十字线WL30和第三十一字线WL31。在实施方式中，图18的步骤S310中接收到的地址可包括被选存储块的第一物理页地址和第二物理页地址。在实施方式中，在图19的步骤410中，控制逻辑140可选择与被选存储块的第一物理页地址和第二物理页地址对应的多条字线(例如，WL30和WL31)。
在步骤S420中，可将读取通过电压施加到未选字线。如图9所示，读取通过电压Vpass2可被施加到未选字线WL27至WL29以及WL32至WL34。可以看出，读取通过电压Vpass2也可被施加到图9中未示出的其它未选字线。
在步骤S430中，可通过将读取电压施加到多条被选字线来读取存储在与多条被选字线对应的页组PG中的数据。如图9所示，可通过将读取电压VR1施加到第三十字线WL30和第三十一字线WL31来读取页数据。在实施方式中，参照图9，可通过将读取电压VR1同时施加到第三十字线WL30和第三十一字线WL31来同时读取存储在与第三十字线WL30和第三十一字线WL31对应的页中的数据。在实施方式中，参照图9，可通过将读取电压VR1同时施加到与页组PG联接的第三十字线WL30和第三十一字线WL31来同时读取存储在属于页组PG的物理页中的数据。如参照图9和图10所述，当存储单元MCc和MCd中的任何一个(例如，MCc)的阈值电压降低至读取电压VR1或更小时，根据多页读取操作，能够基于另一个存储单元(例如，MCd)的阈值电压正常读取编程数据。因此，可提高半导体存储器装置的读取操作的可靠性。
在步骤S440中，可确定读取操作是否成功。当读取操作成功时，可结束多页读取操作。当读取操作失败时，可通过行进到步骤S450来改变读取电压VR1。更具体地，可通过改变读取电压VR1的电压电平来再次执行多页读取操作。
如上所述，根据依照本公开的实施方式的用于操作半导体存储器装置的方法，可在属于页组PG的物理页中重复编程相同的数据。另外，根据依照本公开的另一实施方式的用于操作半导体存储器装置的方法，可在对页组PG的读取操作中执行多页读取操作。因此，即使当属于页组PG的存储单元的阈值电压根据留存特性(retention characteristic)而降低时，也能够更可靠地读取数据。
此外，已经参照图6A、图6B和图10主要描述了单层单元(SLC)。然而，本公开不限于此，并且可应用于多层单元(MLC)、三层单元(TLC)和用于存储四位或更多位数据的存储单元。
此外，本发明可应用于具有如图5所示的二维结构的存储单元阵列，并且应用于具有如图2至图4所示的三维结构的存储单元阵列。
图20是例示包括图1的半导体存储器装置的存储器系统的实施方式1000的框图。
参照图20，存储器系统1000可包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。在下文中，将省略重复的描述。
控制器1100可联接到主机Host和半导体存储器装置100。控制器1100可被配置为响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100可被配置为控制半导体存储器装置100的读取操作、写入操作、擦除和后台操作。控制器1100可被配置为在半导体存储器装置100与主机Host之间提供接口。控制器1100可被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理单元1120的工作存储器、半导体存储器装置100与主机Host之间的缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的整体操作。此外，控制器1100可在写入操作中临时存储从主机Host提供的编程数据。
主机接口1130可包括用于在主机Host与控制器1100之间交换数据的协议。在示例实施方式中，控制器1100可被配置为通过诸如以下协议之类的各种接口协议中的至少一种来与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和专用协议。
存储器接口1140可与半导体存储器装置100接口连接。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150可被配置为通过使用纠错码(ECC)来检测和校正从半导体存储器装置100接收到的数据的错误。处理单元1120可基于纠错块1150的错误检测结果来控制半导体存储器装置100调整读取电压，并且执行重新读取。在示例实施方式中，纠错块1150可被提供为控制器1100的组件。
控制器1100和半导体存储器装置100可被集成到一个半导体装置中。在示例实施方式中，控制器1100和半导体存储器装置100可被集成到一个半导体装置中，以构成存储卡。例如，控制器1100和半导体存储器装置100可被集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)之类的存储卡。
控制器1100和半导体存储器装置100可被集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD可包括被配置为在半导体存储器中存储数据的存储装置。如果存储器系统1000用作半导体驱动器SSD，则联接到存储器系统1000的主机Host的操作速度可显著改进。
作为另一示例，存储器系统1000可被设置为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、三维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或者构成计算系统的各种组件之一等的电子装置的各种组件之一来提供。
在示例实施方式中，半导体存储器装置100或存储器系统1000可按照各种形式封装。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(PMQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)之类的方式来封装。
图21是例示图20的存储器系统的应用示例的框图。
参照图21，存储器系统2000可包括半导体存储器装置2100和控制器2200。控制器2200可联接到主机Host和半导体存储器装置2100。半导体存储器装置2100可包括多个半导体存储器芯片。多个半导体存储芯片可被划分成多个组。
在图21中，例示了多个组可通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可与参照图1描述的半导体存储器装置100同等地配置和操作。
每个组可被配置为通过一个公共通道与控制器2200通信。控制器2200可与参照图20描述的控制器1100类似地配置。控制器2200可被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
图22是例示包括参照图21描述的存储器系统的计算系统的框图。
参照图22，计算系统3000可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可被存储在存储器系统2000中。存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。多个半导体存储器芯片可被划分成多个组。多个组可通过第一通道CH1至第k通道CHk与控制器2200通信。
在图22中，例示了半导体存储器装置2100可通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图22中，例示了可提供参照图21描述的存储器系统2000。然而，存储器系统2000可由参照图20描述的存储器系统1000代替。在示例实施方式中，计算系统3000可被配置为包括参照图20描述的存储器系统1000和参照图21描述的存储器系统2000二者。
根据本公开，可提供具有改进的可靠性的半导体存储器装置。
此外，根据本公开，可提供一种用于操作具有改进的可靠性的半导体存储器装置的方法。
本文已公开了示例实施方式，尽管采用了特定术语，但这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于在提交本申请时的本领域普通技术人员而言将显而易见的是，除非另外具体地指示，否则结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2018年2月26日在韩国知识产权局提交的韩国专利申请No.10-2018-0023156的优先权，该韩国专利申请的整体内容通过引用并入本文中。

Claims (18)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储单元阵列，所述存储单元阵列包括多个存储块；以及
外围电路，所述外围电路被配置为对所述多个存储块当中的被选存储块执行多页读取操作，
其中，所述外围电路选择与所述被选存储块联接的第一字线和第二字线，并在所述第一字线和所述第二字线上执行所述多页读取操作。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
控制逻辑，所述控制逻辑被配置为控制所述外围电路的所述多页读取操作，并且被配置为控制所述外围电路以选择所述第一字线和所述第二字线并且在所述第一字线和所述第二字线上执行所述多页读取操作。
3.根据权利要求1所述的半导体存储器装置，其中，所述外围电路通过将读取通过电压施加到所述被选存储块中除所述第一字线和所述第二字线之外的字线并且将读取电压施加到所述第一字线和所述第二字线来执行所述多页读取操作。
4.根据权利要求1所述的半导体存储器装置，其中，在与所述第一字线对应的物理页和与所述第二字线对应的物理页中存储相同的数据。
5.根据权利要求1所述的半导体存储器装置，其中，所述被选存储块被划分成多个页组，
其中，所述外围电路对所述多个页组当中的与所述第一字线和所述第二字线联接的被选页组执行多页读取操作。
6.根据权利要求5所述的半导体存储器装置，其中，所述外围电路通过将读取通过电压施加到未与所述被选页组联接的字线并且将读取电压施加到与所述被选页组联接的字线来执行所述多页读取操作。
7.根据权利要求5所述的半导体存储器装置，其中，所述多个页组中的每一个包括彼此相邻地设置的物理页。
8.根据权利要求5所述的半导体存储器装置，其中，所述多个页组中的每一个包括彼此间隔开地设置的物理页。
9.根据权利要求1所述的半导体存储器装置，其中，所述多个存储块包括内容可寻址存储块。
10.一种用于操作包括多个存储块的半导体存储器装置的方法，该方法包括以下步骤：
接收读取命令和与所述读取命令对应的地址；以及
执行与接收到的地址对应的多页读取操作，
其中，在执行所述多页读取操作时，与联接到被选存储块的多条字线对应的多个页的数据被同时读取。
11.根据权利要求10所述的方法，其中，与所述读取命令对应的所述地址包括第一物理页地址和第二物理页地址，所述第一物理页地址和所述第二物理页地址被包括在所述被选存储块中，
其中，执行所述多页读取操作的步骤包括以下步骤：
选择与所述第一物理页地址对应的第一字线和与所述第二物理页地址对应的第二字线；
将读取通过电压施加到与所述被选存储块联接的所述字线当中的未选字线；以及
将读取电压施加到选择的所述第一字线和所述第二字线。
12.根据权利要求11所述的方法，该方法还包括以下步骤：在将所述读取电压施加到选择的所述第一字线和所述第二字线之后，确定读取操作是否成功。
13.根据权利要求10所述的方法，其中，与联接到所述被选存储块的所述多条字线对应的多个页的数据是相同的。
14.一种用于操作包括具有至少一个页组的存储块的半导体存储器装置的方法，该方法包括以下步骤：
接收针对具有所述至少一个页组的所述存储块的读取命令和与所述读取命令对应的地址；以及
对与所接收到的地址对应的被选页组执行多页读取操作，
其中，在执行所述多页读取操作的步骤中，包括在所述被选页组中的物理页的数据被同时读取。
15.根据权利要求14所述的方法，其中，执行所述多页读取操作的步骤包括以下步骤：
将读取通过电压施加到未与所述被选页组联接的字线；以及
将读取电压施加到与所述被选页组联接的字线。
16.根据权利要求14所述的方法，其中，属于所述被选页组的多个物理页存储相同的数据。
17.根据权利要求14所述的方法，其中，所述被选页组包括彼此相邻地设置的物理页。
18.根据权利要求14所述的方法，其中，所述被选页组包括彼此间隔开地设置的物理页。
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