CN113220219A - 储存装置、操作控制器和半导体存储器装置的方法 - Google Patents

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Abstract

本文可提供一种半导体存储器装置、控制器以及具有其的储存装置。该储存装置可包括半导体存储器装置和控制器。该半导体存储器装置包括联接到第一字线的第一物理页和联接到第二字线的第二物理页。该控制器控制半导体存储器装置的读操作。相同的数据被存储在第一物理页和第二物理页中的每一页中。半导体存储器装置通过随机选择第一物理页和第二物理页中的任一页来读取数据。

Description

储存装置、操作控制器和半导体存储器装置的方法
技术领域
本公开的各种实施方式涉及电子装置，更具体地，涉及一种储存装置、操作控制器的方法和操作半导体存储器装置的方法。
背景技术
存储器装置可具有串被水平布置在半导体基板上的二维(2D)结构。另选地，存储器装置可具有串被垂直层叠在半导体基板上的三维(3D)结构。随着具有2D结构的存储器装置达到其物理缩放极限(即，集成度的极限)，半导体制造商正在生产包括垂直层叠在半导体基板上的多个存储器单元的3D存储器装置。此外，控制器可响应于从主机接收到的请求而控制半导体存储器装置的操作。
发明内容
本公开的实施方式可提供一种储存装置。该储存装置可包括半导体存储器装置和控制器。该半导体存储器装置包括联接到第一字线的第一物理页和联接到第二字线的第二物理页。该控制器控制半导体存储器装置的读操作。这里，相同的数据被存储在第一物理页和第二物理页中的每一页中。半导体存储器装置通过随机选择第一物理页和第二物理页中的任一页来读取数据。
本公开的实施方式可提供一种储存装置。该储存装置可包括半导体存储器装置和控制器。半导体存储器装置包括多个页组，并且页组包括多个物理页。控制器控制半导体存储器装置的读操作。这里，相同的数据被存储在页组中的多个物理页中的每一页中。半导体存储器装置可通过随机选择多个物理页中的任一页来读取数据。
本公开的实施方式可提供一种操作控制器的方法，通过该控制器控制相同的页数据被存储在多个物理页中的每一页中的半导体存储器装置的读操作。该方法可包括以下步骤：确定读取存储在所述多个物理页中的每一页中的页数据；响应于所述确定而随机生成与所述多个物理页中的任一页对应的读地址；基于所生成的读地址来生成读命令；以及将所生成的读地址和所生成的读命令传送到半导体存储器装置。
本公开的实施方式可提供一种操作半导体存储器装置的方法，该半导体存储器装置包括多个物理页，各个物理页中存储相同的页数据。该方法可包括以下步骤：接收读取页数据的读命令；响应于接收到读命令而随机选择所述多个物理页中的任一页；以及对所选物理页执行读操作。
附图说明
图1是示出根据本公开的实施方式的具有控制器的储存装置的框图。
图2是示出根据本公开的实施方式的半导体存储器装置的框图。
图3是示出图2的存储器单元阵列的实施方式的图。
图4是示出图3的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
图5是示出图3的存储块BLK1至BLKz中的任一个存储块BLKb的示例的电路图。
图6是示出图2的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLKc的示例的电路图。
图7是说明根据本公开的实施方式的存储在半导体存储器装置的存储块中的数据的图。
图8是示出根据本公开的实施方式的半导体存储器装置的读操作的图。
图9是示出页组的示例的电路图。
图10是示出包括多个页组的存储块的示例的电路图。
图11是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
图12是示出多页编程操作的示例性实施方式的流程图。
图13是示出多页编程操作的实施方式的流程图。
图14是示出根据本公开的实施方式的控制器200的框图。
图15是示出根据本公开的实施方式的半导体存储器装置100的框图。
图16是示出根据本公开的实施方式的控制器200的操作方法的流程图。
图17是示出根据本公开的实施方式的半导体存储器装置100的操作方法的流程图。
图18A、图18B、图18C和图18D是示出根据本公开的实施方式的重复地执行CAM读操作的示例的图。
图19是示出根据本公开的实施方式的具有半导体存储器装置的储存装置的框图。
图20是示出根据本公开的实施方式的控制器的框图。
图21是示出根据本公开的实施方式的半导体存储器装置100’的框图。
图22是示出图21所示的随机地址生成器101的示例性实施方式的框图。
图23是示出根据本公开的实施方式的控制器200’的操作方法的流程图。
图24是示出根据本公开的实施方式的半导体存储器装置100’的操作方法的流程图。
图25是示出图1的控制器的示例的框图。
图26是示出图25的储存装置的应用示例2000的框图。
图27是示出包括参照图26描述的储存装置的计算系统的框图。
具体实施方式
本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述被举例说明以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按照各种形式实践，不应被解释为限于本说明书或申请中描述的实施方式。
本公开的各种实施方式涉及具有改进的可靠性的半导体存储器装置以及控制该半导体存储器装置的控制器。
图1是示出根据本公开的实施方式的包括控制器的储存装置的框图。
参照图1，储存装置1000可包括半导体存储器装置100和控制器200。此外，储存装置1000与主机通信。控制器200控制半导体存储器装置100的总体操作。另外，控制器200响应于从主机接收的命令来控制半导体存储器装置100的操作。
基于控制器200来操作半导体存储器装置100。半导体存储器装置100可包括具有多个存储块的存储器单元阵列。在实施方式中，半导体存储器装置100可以是闪存装置。
控制器200可从主机接收数据写请求、数据读请求或擦除请求，并且控制器200可响应于所接收的请求而控制半导体存储器装置100。详细地，控制器200可生成命令以控制半导体存储器装置100的操作，并且可将命令发送到半导体存储器装置100。
半导体存储器装置100可从控制器200接收命令和地址，并且可访问存储器单元阵列的通过该地址选择的区域。即，半导体存储器装置100可对通过地址选择的区域执行与命令对应的内部操作。
例如，半导体存储器装置100可执行编程操作、读操作和擦除操作。在编程操作期间，半导体存储器装置100可将数据编程到通过地址选择的区域。在读操作期间，半导体存储器装置100可从通过地址选择的区域读取数据。在擦除操作期间，半导体存储器装置100可擦除存储在通过地址选择的区域中的数据。
半导体存储器装置100可包括内容可寻址存储器(CAM)区域，即，CAM区域。CAM区域可包括至少一个CAM块。在实施方式中，包括在半导体存储器装置100中的多个存储块中的至少一个可被定义为存储与半导体存储器装置100的选项参数有关的数据、与初始设定的读取电压索引有关的数据以及与读重试表有关的数据的CAM块。剩余存储块可被定义为正常存储块。
在将针对CAM区域的读命令传送到半导体存储器装置100时，控制器200还将作为读操作的目标的物理页的地址传送(transfer)到半导体存储器装置100。在这种情况下，作为读操作的目标的物理页的地址可被确定为与从共同存储相同的页数据的至少两个物理页随机选择的物理地址对应的地址。
对于此操作，控制器200可包括随机地址生成器201。随机地址生成器201可随机选择作为读操作的目标的物理页，并且可生成与物理页对应的地址。因此，当重复地执行CAM读操作时，可均匀地执行对多个物理页的读操作。这可减轻归因于重复的读操作的物理页中的存储器单元的阈值电压特性的劣化。因此，CAM读操作的可靠性可改进。
图2是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图2，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压生成器150。
存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可通过字线WL联接到地址解码器120。存储块BLK1至BLKz可通过位线BL1至BLm联接到读写电路130。存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元，并且可被实现为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可被实现为具有二维(2D)结构的存储器单元阵列。在实施方式中，存储器单元阵列110可被实现为具有三维(3D)结构的存储器单元阵列。包括在存储器单元阵列中的各个存储器单元可存储至少一比特的数据。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储1比特数据的单级单元(SLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储2比特数据的多级单元(MLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储3比特数据的三级单元(TLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储4比特数据的四级单元(QLC)。在各种实施方式中，存储器单元阵列110可包括多个存储器单元，各个存储器单元存储5比特或更多比特的数据。
在本公开的实施方式中，多个存储块BLK1至BLKz中的至少一个可被定义为存储与半导体存储器装置100的选项参数有关的数据、与初始设定的读取电压索引有关的数据以及与读重试表有关的数据的内容可寻址存储器(CAM)块。剩余存储块BLK1至BLKz-1可被定义为正常存储块。
CAM块和正常存储块可具有相同的结构。详细地，关于数据输入/输出操作设定的条件或其它信息可被存储在CAM块中。在实施方式中，读/写操作的次数(即，编程/擦除(P/E)循环的数量)、坏列地址信息和坏块地址信息可被存储在CAM块中。在实施方式中，操作半导体存储器装置100所需的选项信息(例如，编程电压信息、读取电压信息、擦除电压信息或与单元的栅极氧化物层的厚度有关的信息)可被存储在CAM块中。在实施方式中，修复信息可被存储在CAM块中。当向半导体存储器装置100供电时，可由外围电路读取存储在CAM块中的信息，并且外围电路可控制存储器单元阵列，以使得基于所读取的信息以设定的条件对存储器单元执行数据输入/输出操作。
地址解码器120、读写电路130、控制逻辑140和电压生成器150作为用于驱动存储器单元阵列110的外围电路操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120可基于控制逻辑140来操作。地址解码器120可通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。当向半导体存储器装置100供电时，可由外围电路读取存储在CAM块中的信息，并且外围电路可控制存储器单元阵列，以使得基于所读取的信息以设定的条件对存储器单元执行数据输入/输出操作。
地址解码器120可将所接收的地址当中的块地址解码。地址解码器120基于所解码的块地址来选择至少一个存储块。当在读操作期间执行读取电压施加操作时，地址解码器120可将电压生成器150所生成的读取电压Vread施加到所选存储块的所选字线，并且地址解码器120可将通过电压Vpass施加到剩余未选字线。在编程验证操作期间，地址解码器120可将电压生成器150所生成的验证电压施加到所选存储块的所选字线，并且地址解码器120可将通过电压Vpass施加到剩余未选字线。
地址解码器120可将所接收的地址当中的列地址解码。地址解码器120可将所解码的列地址发送到读写电路130。
半导体存储器装置100的读操作和编程操作可各自基于页来执行。应读操作和编程操作的请求接收的地址可包括块地址、行地址和列地址。地址解码器120可根据块地址和行地址来选择一个存储块和一条字线。列地址可由地址解码器120解码，然后列地址可被提供给读写电路130。在本申请中，联接到一条字线的存储器单元可被称为“物理页”。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读写电路130可包括多个页缓冲器PB1至PBm。读写电路130可在存储器单元阵列110的读操作期间作为“读电路”操作，在存储器单元阵列110的写操作期间作为“写电路”操作。多个页缓冲器PB1至PBm可通过位线BL1至BLm联接到存储器单元阵列110。在读或编程验证操作期间，为了感测存储器单元的阈值电压，页缓冲器PB1至PBm可连续地向联接到存储器单元的位线供应感测电流，同时页缓冲器PB1至PBm中的每一个通过感测节点基于对应存储器单元的编程状态感测流过的电流量的改变并将其作为感测数据锁存。读写电路130可响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读操作期间，读写电路130可感测存储在存储器单元中的数据，可暂时存储所读取的数据，然后可将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施方式中，读写电路130可包括列选择电路等以及页缓冲器(或页电阻器)。
控制逻辑140可联接到地址解码器120、读写电路130和电压生成器150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可响应于控制信号CTRL而控制半导体存储器装置100的总体操作。控制逻辑140可输出控制信号以控制多个页缓冲器PB1至PBm的感测节点处的预充电电位电平。控制逻辑140可控制读写电路130执行存储器单元阵列110的读操作。
电压生成器150可响应于从控制逻辑140输出的控制信号而生成读操作所需的读取电压Vread和通过电压Vpass。电压生成器150可包括用于接收内部电源电压的多个泵浦电容器以生成具有各种电压电平的多个电压，并且可通过基于控制逻辑140选择性地启用多个泵浦电容器来生成多个电压。
地址解码器120、读写电路130和电压生成器150可用作对存储器单元阵列110执行读操作、写操作和擦除操作的“外围电路”。外围电路可基于控制逻辑140对存储器单元阵列110执行读操作、写操作和擦除操作。
与半导体存储器装置100的操作有关的上述选项信息可被存储在半导体存储器装置100的CAM块中。在上述选项信息中，一条页数据可被同等地存储在第一和第二物理页中。即，第一物理页和第二物理页可存储相同的页数据。在实施方式中，上述选项信息可被同等地存储在三个或更多个物理页中。这样，当选项信息等被存储在CAM区域中时，一条页数据可被同等地存储在至少两个物理页中。其原因在于，当相邻物理页存储不同的数据时，数据的可靠性可劣化。
在典型情况下，当控制器200需要存储在CAM区域中的选项信息时，控制器200可将CAM读命令传送到半导体存储器装置100。在这种情况下，控制器200不向半导体存储器装置100传送实际存储选项信息的物理页的地址。通常，半导体存储器装置100具有与CAM区域的地址有关的信息，以使得当接收到CAM读命令时，半导体存储器装置100可读取存储在与CAM读命令对应的CAM区域中的数据，并且将所读取的数据传送到控制器200。读取CAM区域中的数据的操作可被称为“CAM读操作”。当对同等地存储在CAM区域中所包括的至少两个物理页中的数据执行读操作时，可对一个预设物理页执行读操作。即使重复地执行CAM读操作，也执行对一个预设物理页的读操作。由于对存储相同数据的多个物理页当中的一个预设物理页重复地执行CAM读操作，所以包括在对应物理页中的存储器单元的阈值电压特性可能会劣化。这可导致CAM读操作的可靠性降低。
当将针对CAM区域的读命令传送到半导体存储器装置100时，根据本公开的实施方式的控制器200还将作为读操作的目标的物理页的地址传送到半导体存储器装置100。在这种情况下，作为读操作的目标的物理页的地址可被确定为与从共同存储相同的页数据的至少两个物理页随机选择的物理地址对应的地址。
半导体存储器装置100可接收针对CAM区域的读命令和地址。此外，半导体存储器装置100可读取与所接收的地址对应的物理页的数据，并且可将所读取的数据传送到控制器200。由于从控制器200接收的地址是与从CAM区域中的多个物理页随机选择的物理页对应的地址，所以每当重复地执行CAM读操作时，也可随机地确定作为实际读操作的目标的物理页。因此，当重复地执行CAM读操作时，可均匀地执行对CAM区域中的多个物理页的读操作。这可减轻归因于重复的读操作的物理页中的存储器单元的阈值电压特性的劣化。因此，CAM读操作的可靠性可改进。
根据本公开的实施方式的半导体存储器装置100仅从控制器200接收针对CAM区域的读命令。此外，半导体存储器装置100可响应于所接收的读命令对从CAM区域中的多个物理页随机选择的物理页执行读操作。对于该操作，当接收到针对CAM区域的读命令时，半导体存储器装置100可从分别与CAM区域中的多个物理页对应的地址随机选择任一个。另外，半导体存储器装置100可读取与随机选择的地址对应的物理页的数据，并且可将数据传送到控制器200。因此，每当重复地执行CAM读操作时，也可随机地确定作为实际读操作的目标的物理页。因此，当重复地执行CAM读操作时，可均匀地执行对CAM区域中的多个物理页的读操作。这可减轻归因于重复的读操作的物理页中的存储器单元的阈值电压特性的劣化。因此，CAM读操作的可靠性可改进。
图3是示出图2的存储器单元阵列的实施方式的图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。各个存储块可具有三维(3D)结构。各个存储块可包括层叠在基板上的多个存储器单元。这些存储器单元可沿着正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向布置。下面将参照图4和图5详细描述各个存储块的结构。
图4是示出图3的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形状。在存储块BLKa中，m个单元串可在行方向(即，正(+)X方向)上布置。在图4中，可将两个单元串示出为在列方向(即，正(+)Y方向)上布置。然而，为了描述方便而进行该例示，将理解，三个或更多个单元串可在列方向上布置。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST和存储器单元MC1至MCn可分别具有相似的结构。在实施方式中，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，用于提供沟道层的柱可设置到各个单元串。在实施方式中，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可设置到各个单元串。
各个单元串的源极选择晶体管SST可连接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行的单元串的源极选择晶体管可联接到在行方向上延伸的源极选择线，布置在不同行的单元串的源极选择晶体管可联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可联接到第二源极选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可顺序地布置在与正(+)Z方向相反的方向上，并且可串联连接在源极选择晶体管SST与管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn可顺序地布置在+Z方向上，并且可串联连接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极可联接到管线PL。
各个单元串的漏极选择晶体管DST可连接在对应位线与存储器单元MCp+1至MCn之间。行方向上的单元串可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的单元串可联接到在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21可联接到第一位线BL1。第m列中的单元串CS1m和CS2m可联接到第m位线BLm。
布置在行方向上的单元串中联接到同一字线的存储器单元可构成单个页。例如，第一行中的单元串CS11至CS1m当中联接到第一字线WL1的存储器单元可构成单个页。第二行中的单元串CS21至CS2m当中联接到第一字线WL1的存储器单元可构成单个附加页。可通过选择漏极选择线DSL1和DSL2中的任一条来选择布置在单行方向上的单元串。可通过选择字线WL1至WLn中的任一条来从所选单元串选择单个页。
在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。此外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，可提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当提供较多的虚设存储器单元时，存储块BLKa的操作可靠性可改进。然而，存储块BLKa的尺寸增加。当提供较少的存储器单元时，存储块BLKa的尺寸减小。在这种情况下，存储块BLKa的操作可靠性可劣化。
为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行存储块BLKa的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压可控制施加到与各个虚设存储器单元联接的虚设字线的电压，因此，虚设存储器单元可具有所需阈值电压。
图5是示出图3的存储块BLK1至BLKz中的任一个存储块BLKb的示例的电路图。
参照图5，存储块BLKb可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可沿着正Z(+Z)方向上延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可包括层叠在存储块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST可连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行的单元串的源极选择晶体管可联接到同一源极选择线。布置在第一行的单元串CS11’至CS1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行的单元串CS21’至CS2m’的源极选择晶体管可联接到第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST可连接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可联接到第二漏极选择线DSL2。
结果，除了可从各个单元串排除管式晶体管PT之外，图5的存储块BLKb可具有与图4的存储块BLKa相似的等效电路。
在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。此外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，可提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供较多的虚设存储器单元时，存储块BLKb的操作可靠性可改进。然而，存储块BLKb的尺寸增加。当提供较少的存储器单元时，存储块BLKb的尺寸减小。然而，存储块BLKb的操作可靠性可劣化。
为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行存储块BLKb的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压可控制施加到与各个虚设存储器单元联接的虚设字线的电压，因此，虚设存储器单元可具有所需阈值电压。
图6是示出图2的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLKc的示例的电路图。
参照图6，存储块BLKc可包括多个单元串CS1至CSm。这多个单元串CS1至CSm可分别联接到多条位线BL1至BLm。单元串CS1至CSm中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST和存储器单元MC1至MCn可具有相似的结构。在实施方式中，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储器单元MC1至MCn之间。
各个单元串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1至MCn之间。
联接到同一字线的存储器单元可构成单个页。可通过选择漏极选择线DSL来选择单元串CS1至CSm。可通过选择字线WL1至WLn中的任一条来从所选单元串选择一个页。
在其它实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。在单元串CS1至CSm当中，偶数单元串可分别联接到偶数位线，奇数单元串可分别联接到奇数位线。
图7是说明根据本公开的实施方式的存储在半导体存储器装置的存储块中的数据的图。参照图7，示出存储块BLK的一部分。图7的存储块BLK可以是CAM块。更具体地，可示出存储块BLK的由第27字线WL27至第34字线WL34和第11位线BL11至第15位线BL15限定的存储器单元。
半导体存储器装置100的存储块BLK1至BLKz中的至少一个可包括页组PG。页组PG可包括至少两个物理页。在图7的示例中，页组PG可包括与第30字线WL30对应的物理页(第一页)以及与第31字线WL31对应的物理页(第二页)。在第一页和第二页中，可存储相同的数据。换言之，属于一个页组PG的多个物理页可存储相同的数据。
在实施方式中，为了将相同的数据存储在属于页组PG的第一页和第二页中，在编程操作期间可同时选择第30字线WL30和第31字线WL31。
编程通过电压Vpass1可被施加到未被选择的剩余字线WL27至WL29和WL32至WL34。此外，编程电压Vpgm可被同时施加到所选字线WL30和WL31。因此，相同的数据可被存储在分别与所选字线WL30和WL31对应的第一物理页和第二物理页中。
在以上描述中，已描述了通过将编程脉冲同时施加到第30字线WL30和第31字线WL31来将相同的数据存储在第一物理页和第二物理页中的方法。然而，在其它实施方式中，可首先对与第30字线WL30对应的第一物理页进行编程，并且可随后对与第31字线WL31对应的第二物理页进行编程。这样，可将相同的数据编程到第一物理页和第二物理页。
当相同的数据被编程到属于页组PG的第一页和第二页时，存储器单元MCa和MCb的阈值电压可包括在相同的编程状态P1中。
此后，可执行读取存储在页组PG中的数据的CAM读操作。下面将参照图8描述CAM读操作。
图8是示出根据本公开的实施方式的半导体存储器装置的读操作的图。参照图8，示出读取包括在页组PG中的数据的操作的示例。
在典型情况下，半导体存储器装置100可从控制器200接收针对页组PG的读命令。在这种情况下，未接收到作为要执行读操作的目标的物理页的详细地址。半导体存储器装置100可对联接到预设第31字线WL31的物理页执行读操作。即，联接到第31字线WL31的物理页可以是在读取存储在页组PG中的数据的操作期间预设为读操作的详细目标的物理页。
控制逻辑140可控制电压生成器150和地址解码器120，以使得读取电压VR1可响应于针对页组PG的读命令而被施加到第31字线WL31。此外，控制逻辑140可控制电压生成器150和地址解码器120，以使得读通过电压Vpass2被施加到其它字线。
如上所述，在典型情况下，当期望读取存储在CAM区域(例如，页组PG)中的数据时，控制器200可将CAM读命令传送到半导体存储器装置。半导体存储器装置可响应于所接收的CAM读命令而从与预设地址对应的物理页(例如，联接到第31字线WL31的物理页)读取数据。当重复地执行CAM读操作时，重复地读取页组PG中的两个物理页之间联接到第31字线WL31的物理页中的数据。由于对存储相同数据的多个物理页当中的一个预设物理页重复地执行CAM读操作，所以包括在对应物理页中的存储器单元的阈值电压特性可劣化。这可导致CAM读操作的可靠性降低。
在将针对CAM区域的读命令传送到半导体存储器装置100时，控制器200还可将作为读操作的目标的物理页的地址传送到半导体存储器装置100。在这种情况下，作为读操作的目标的物理页的地址可被确定为与从共同存储相同的页数据的至少两个物理页随机选择的物理地址对应的地址。即，可对在联接到第30字线WL30的物理页和联接到第31字线WL31的物理页之间随机选择的任一物理页执行读操作。因此，当重复地执行CAM读操作时，可均匀地执行对页组PG中的多个物理页的读操作。这可减轻归因于重复的读操作的物理页中的存储器单元的阈值电压特性的劣化。因此，CAM读操作的可靠性可改进。
图9是示出页组的示例的电路图。参照图7和图8，页组PG被示出为包括与第30字线WL30和第31字线WL31对应的两个物理页。然而，本公开的实施方式不限于此，一个页组可包括各种数量的物理页。如图11所示，根据本公开的实施方式的页组PG’还可包括与字线WL29至WL32对应的四个物理页。此外，根据本公开的实施方式，一个页组可包括五个或更多个物理页。
即使在这种情况下，半导体存储器装置通常也可从与预设地址对应的物理页读取数据(例如，响应于所接收的CAM读命令，联接到第32字线WL32的第32物理页page32)。当重复地执行CAM读操作时，可重复地读取页组PG中的四个物理页当中的第32物理页page32中的数据。由于对存储相同数据的多个物理页当中的一个预设物理页重复地执行CAM读操作，所以包括在对应物理页中的存储器单元的阈值电压特性可劣化。这可导致CAM读操作的可靠性降低。
在将针对CAM区域的读命令传送到半导体存储器装置100时，控制器200还可将作为读操作的目标的物理页的地址传送到半导体存储器装置100。在这种情况下，作为读操作的目标的物理页的地址可被确定为与从共同存储相同的页数据的至少两个物理页随机选择的物理地址对应的地址。即，对从联接到第29字线WL29至第31字线WL31的物理页当中随机选择的任一物理页执行读操作。因此，当重复地执行CAM读操作时，可均匀地执行对页组PG中的多个物理页的读操作。这可减轻归因于重复的读操作的物理页中的存储器单元的阈值电压特性的劣化。因此，CAM读操作的可靠性可改进。
图10是示出包括多个页组的存储块的示例的电路图。参照图10，存储块BLK中的物理页可被分成八个页组PG1至PG8。然而，图10的配置仅是示例性的，可定义各种数量的页组。例如，存储块BLK可仅包括两个页组。在实施方式中，一个存储块可形成一个页组。在这种情况下，在对页组执行的多页读操作期间，读取电压VR1可被施加到与存储块联接的所有字线，因此，可执行读操作。
此外，在图10中，整个存储块BLK被示出为形成页组PG1至PG8。然而，半导体存储器装置100不限于此。例如，仅一个存储块BLK的部分区域可形成页组。在这种情况下，未形成页组的剩余区域可配置正常物理页。
图11是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
参照图11，半导体存储器装置的操作方法可包括：步骤S100，确定要执行多页编程操作的物理地址；以及步骤S200，基于所确定的物理地址将相同的页数据编程到与多条字线联接的存储器单元。以下，将参照图7以及图11进行描述。
在步骤S100，可确定要执行多页编程操作的物理地址。例如，如图7所示，可确定与字线WL30和WL31对应的物理地址。此后，在步骤S200，相同的页数据可被编程到与所选字线WL30和WL31对应的物理页。即，可在步骤S200对所确定的物理地址执行多页编程操作。下面将参照图12和图13详细描述步骤S200的详细实施方式。
图12是示出多页编程操作的示例性实施方式的流程图。即，图12中示出图11的步骤S200的示例性实施方式。
首先，可在步骤S210将页数据编程到与所选字线联接的存储器单元。例如，第一数据可被编程到与第30字线WL30对应的物理页。步骤S210可包括多个编程循环和验证循环。包括在步骤S210中的多个编程循环可基于增量阶跃脉冲编程(ISPP)方法来执行。
此后，可在步骤S220确定是否已完成页组PG中的所有物理页的编程。由于与第31字线WL31对应的物理页还未编程，所以处理前进到步骤S230。
在步骤S230，页组PG中的所选字线可改变。由于与第30字线对应的物理页的编程已完成，所以所选字线可改变为第31字线WL31。此后，处理可返回到步骤S210，其中第一数据被编程到与第31字线WL31对应的物理页。
因此，相同的第一数据可被编程到与第30字线WL30和第31字线WL31对应的物理页。由于作为步骤S220的确定结果，已完成页组PG中的所有物理页的编程，所以对应页组PG的多页编程操作可完成。
图13是示出多页编程操作的示例性实施方式的流程图。即，图13中示出图11的步骤S200的示例性实施方式。以下，将参照图7以及图13进行描述。
在步骤S240，可选择包括在页组中的多条字线。如图7所示，可选择包括在页组PG中的第30字线WL30和第31字线WL31。
在步骤S250，可将编程通过电压施加到未选字线。如图7所示，编程通过电压Vpass1可被施加到未选字线WL27至WL29和WL32至WL34。可看出，编程通过电压Vpass1被施加到图7中未示出的其它未选字线。
在步骤S260，可将编程脉冲施加到多条所选字线。如图7所示，可通过将编程脉冲Vpgm施加到第30字线WL30和第31字线WL31来使属于页组PG的编程目标单元的阈值电压增加。对于该操作，编程允许电压可被施加到与编程目标单元联接的位线。此外，为了维持不编程的存储器单元的阈值电压，可将编程禁止电压施加到位线BL11至BL15中的一些。
此后，在步骤S270，可执行对联接到所选字线WL30和WL31的存储器单元的编程验证操作。对于该操作，在步骤S270，可对第30字线WL30执行验证操作，之后可对第31字线WL31执行验证操作。
此后，在步骤S280，可确定属于页组PG的所有存储器单元是否已通过验证。当所有存储器单元已通过验证时，多页编程可终止。相反，当并非所有存储器单元均通过验证时，处理可前进到步骤S290，编程脉冲增加。此后，处理可返回到步骤S250，其中执行后续编程循环。
图14是示出根据本公开的实施方式的控制器200的框图。参照图14，控制器200可包括读确定器210、随机地址生成器201和命令生成器240。此外，随机地址生成器201可包括随机值生成器220和地址生成器230。
读确定器210可确定读取存储在半导体存储器装置100的CAM区域中的数据。当控制器200需要存储在CAM区域中的选项数据等时，读确定器210可确定读取存储在CAM区域中的数据，并且控制器200可生成读控制信号CTRRD1和随机值生成控制信号CTRRVG。读控制信号CTRRD1可被传送到命令生成器240，随机值生成控制信号CTRRVG可被传送到随机值生成器220。
随机地址生成器201可响应于随机值生成控制信号CTRRVG而生成随机地址ADDR1。详细地，随机地址生成器201的随机值生成器220可响应于所接收的随机值生成控制信号CTRRVG而生成随机值RV1。可使用随机种子等来生成随机值RV1，并且可根据包括在页组PG中的物理页的数量来生成随机值RV1。
例如，如图7和图8所示，当页组PG包括两个物理页时，随机值RV1可以是从两个不同的值随机选择的值。例如，如图9所示，当页组PG’包括四个物理页时，随机值RV1可以是从四个不同的值当中随机选择的值。
所生成的随机值RV1可被传送到地址生成器230。地址生成器230可基于随机值RV1来生成地址ADDR1。地址ADDR1可以是与包括在页组PG中的任一物理页对应的地址。
例如，如图7和图8所示，当页组PG包括两个物理页时，地址ADDR1可以是与分别联接到第30字线WL30和第31字线WL31的两个物理页之间基于随机值RV1确定的任一物理页对应的地址。
在实施方式中，如图9所示，当页组PG’包括四个物理页时，地址ADDR1可以是与分别联接到第29字线WL29至第32字线WL32的四个物理页当中基于随机值RV1确定的任一物理页对应的地址。
所生成的地址ADDR1可被传送到命令生成器240。
命令生成器240可响应于读控制信号CTRRD1而生成读命令CMDRD1，并且可将读命令CMDRD1传送到半导体存储器装置。另外，命令生成器240可将从地址生成器230接收的地址ADDR1与读命令CMDRD1一起传送到半导体存储器装置。
图15是示出根据本公开的实施方式的半导体存储器装置100的框图。
参照图15，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130和控制逻辑140。图15的存储器单元阵列110、地址解码器120、读写电路130和控制逻辑140可与图2的存储器单元阵列110、地址解码器120、读写电路130和控制逻辑140基本上相同。
控制逻辑140可从控制器接收读命令CMDRD1和地址ADDR1。所接收的地址ADDR1可被传送到地址解码器120。地址解码器120可响应于所接收的地址ADDR1而将字线WL解码。
此外，控制逻辑140可响应于读命令CMDRD1而生成控制信号CTRLPB以控制读写电路130。读写电路130可响应于控制信号CTRLPB通过位线BL读取存储在存储器单元阵列110中的数据。这里，可读取联接到由地址解码器120解码的字线的物理页中的数据。所读取的数据可被传送到控制器200。
图16是示出根据本公开的实施方式的控制器200的操作方法的流程图。
参照图16，可在步骤S310确定读取存储在CAM区域中的数据，因此，可在步骤S320生成随机值。步骤S310可由读确定器210执行，步骤S320可由随机值生成器220执行。
此后，可在步骤S330基于所生成的随机值来生成读地址，并且可在步骤S340基于所生成的读地址来生成针对CAM区域的读命令。此后，可在步骤S350将所生成的读命令和读地址传送到半导体存储器装置100。步骤S330可由地址生成器230执行，步骤S340和S350可由命令生成器240执行。
图17是示出根据本公开的实施方式的半导体存储器装置100的操作方法的流程图。参照图17，可在步骤S410从控制器接收读命令和读地址，可在步骤S420读取与所接收的读地址对应的页数据，并且可在步骤S430将所读取的页数据传送到控制器。图17的各个步骤可由参照图15描述的控制逻辑140、读写电路130、地址解码器120等执行。
图18A、图18B、图18C和图18D是示出根据本公开的实施方式的重复地执行CAM读操作的示例的图。详细地，图18A、图18B、图18C和图18D旨在示例性地说明对图9的页组PG’的CAM读操作。
参照图18A，可由图14的随机值生成器220和地址生成器230选择第30页page30，并且生成与第30页对应的地址ADDR1。更具体地，读确定器210可确定读取存储在CAM区域中的数据，然后读确定器210可生成随机值生成控制信号CTRRVG并将其传送到随机值生成器220。读确定器210还可生成读控制信号CTRRD1并且可将读控制信号CTRRD1传送到命令生成器240。
随机值生成器220可基于随机值生成控制信号CTRRVG生成随机值RV1。随机值RV1可以是随机生成的值。即，随机值RV1可以是每当由随机值生成器220生成时随机确定的值。当随机值生成器220重复地生成随机值RV1时，所生成的随机值RV1可具有不同的值。
地址生成器230可基于随机值RV1来生成地址ADDR1。地址ADDR1可以是与包括在页组PG中的物理页的任一页对应的地址。
命令生成器240可响应于所接收的读控制信号CTRRD1而生成读命令CMDRD1，并且可将读命令传送到半导体存储器装置。另外，命令生成器240可将从地址生成器230接收的地址ADDR1与读命令CMDRD1一起传送到半导体存储器装置。
在图18A中，示出了随机值生成器220所生成的随机值RV1是与第30字线WL30对应的随机值的情况。在示例中，随机值生成器220可生成值0至3中的任一个作为随机值RV1。在示例中，为0的随机值RV1可对应于第29字线WL29，为1的随机值RV1可对应于第30字线WL30。此外，为2的随机值RV1可对应于第31字线WL31，为3的随机值RV1可对应于第32字线WL32。
在图18A的示例中，示出了为1的随机值RV1生成并传送到地址生成器230并且地址生成器230生成与第30页page30对应的地址ADDR1并将其传送到命令生成器240的示例。因此，半导体存储器装置100可对第30页page30执行读操作。
在图18B的示例中，示出在已执行图18A的读操作之后再次对页组PG’执行CAM读操作。
在图18B中，示出了随机值生成器220所生成的随机值RV1是与第31字线WL31对应的随机值的情况。当考虑上述示例以及本示例时，随机值生成器220可生成值0至3中的任一个作为随机值RV1。在示例中，为0的随机值RV1可对应于第29字线WL29，为1的随机值RV1可对应于第30字线WL30。此外，为2的随机值RV1可对应于第31字线WL31，为3的随机值RV1可对应于第32字线WL32。在图18B的示例中，为2的随机值RV1可生成并传送给地址生成器230，并且地址生成器230可生成与第31页page31对应的地址ADDR1并且可将其传送到命令生成器240。因此，半导体存储器装置100可对第31页page31执行读操作。
在图18C的示例中，示出在已执行图18B的读操作之后再次对页组PG’执行的CAM读操作。
在图18C中，示出随机值生成器220所生成的随机值RV1是与第32字线WL32对应的随机值的情况。当考虑上述示例以及本示例时，随机值生成器220可生成值0至3中的任一个作为随机值RV1。在示例中，为0的随机值RV1可对应于第29字线WL29，为1的随机值RV1可对应于第30字线WL30。此外，为2的随机值RV1可对应于第31字线WL31，为3的随机值RV1可对应于第32字线WL32。在图18C的示例中，为3的随机值RV1可生成并传送到地址生成器230，并且地址生成器230可生成与第32页page32对应的地址ADDR1并且可将其传送到命令生成器240。因此，半导体存储器装置100可对第32页page32执行读操作。
在图18D的示例中，示出在已执行图18C的读操作之后再次对页组PG’执行的CAM读操作。
在图18D中，示出随机值生成器220所生成的随机值RV1是与第29字线WL29对应的随机值的情况。当考虑上述示例以及本示例时，随机值生成器220可生成值0至3中的任一个作为随机值RV1。在示例中，为0的随机值RV1可对应于第29字线WL29，为1的随机值RV1可对应于第30字线WL30。此外，为2的随机值RV1可对应于第31字线WL31，为3的随机值RV1可对应于第32字线WL32。在图18D的示例中，为0的随机值RV1可生成并传送到地址生成器230，并且地址生成器230可生成与第29页page29对应的地址ADDR1并且可将其传送到命令生成器240。因此，半导体存储器装置100可对第29页page29执行读操作。
每当以这种方式生成针对CAM读操作的读命令时，也可随机地生成地址。参照图18A、图18B、图18C和图18D，可看出可随机地执行对第30页page30、第31页page31、第32页page32和第29页page29的读操作。在各步骤执行的CAM读操作的目标可以是从第29页page29至第32页page32当中随机选择的页。
图19是示出具有根据本公开的实施方式的半导体存储器装置的储存装置的框图。
参照图19，储存装置1001可包括半导体存储器装置100’和控制器200’。此外，储存装置1001可与主机通信。控制器200’可控制半导体存储器装置100’的总体操作。另外，控制器200’可响应于从主机接收的命令而控制半导体存储器装置100’的操作。
与图1的储存装置1000不同，图19所示的储存装置1001的控制器200’不包括随机地址生成器。相反，图19所示的储存装置1001的半导体存储器装置100’可包括随机地址生成器101。根据半导体存储器装置100’，当从控制器200’接收到针对CAM读操作的读命令时，可随机生成指示作为实际读操作的目标的物理页的地址ADDR2。对于该操作，半导体存储器装置100’的随机地址生成器101可随机选择作为读操作的目标的物理页，并且可响应于所接收的读命令而生成与所选物理页对应的地址。
因此，每当接收到针对CAM读操作的读命令时，可随机选择作为与读命令对应的读操作的目标的页。因此，当重复地执行CAM读操作时，可均匀地执行对多个物理页的读操作。这可减轻归因于重复的读操作的物理页中的存储器单元的阈值电压特性的劣化。因此，CAM读操作的可靠性可改进。
图20是示出根据本公开的实施方式的控制器的框图。
参照图20，控制器200’可包括读确定器211和命令生成器241。
读确定器211可确定读取存储在半导体存储器装置100’的CAM区域中的数据。当控制器200’需要存储在CAM区域中的选项数据等时，读确定器211可确定读取存储在CAM区域中的数据并且可生成读控制信号CTRRD’。读控制信号CTRRD'可被传送到命令生成器241。
命令生成器241可响应于读控制信号CTRRD’而生成读命令CMDRD2，并且可将读命令CMDRD2传送到半导体存储器装置。读命令CMDRD2可以是读取存储在页组PG’中的数据的命令。
当图20与图14比较时，图20的控制器200’不包括随机值生成器和地址生成器。即，图20的控制器200’可仅生成读取存储在页组PG’中的数据的读命令CMDRD2并且可将其传送到半导体存储器装置，而不生成地址。
图21是示出根据本公开的实施方式的半导体存储器装置100’的框图。
参照图21，半导体存储器装置100’可包括存储器单元阵列111、地址解码器121、读写电路131和控制逻辑141。图21的存储器单元阵列111、地址解码器121和读写电路131可与图15的存储器单元阵列110、地址解码器120和读写电路130基本上相同。
控制逻辑141可从控制器接收读命令CMDRD2。此外，控制逻辑141可生成与所接收的读命令CMDRD2对应的地址ADDR2。详细地，包括在控制逻辑141中的随机地址生成器101可生成与所接收的读命令CMDRD2对应的地址ADDR2。所接收的地址ADDR2可被传送到地址解码器121。地址解码器121可响应于所接收的地址ADDR2将字线WL解码。
此外，控制逻辑141可响应于读命令CMDRD2而生成读控制信号CTRLPB以控制读写电路131。读写电路131可响应于读控制信号CTRLPB通过位线BL读取存储在存储器单元阵列111中的数据。这里，可读取联接到地址解码器121所解码的字线的物理页中的数据。所读取的数据可被传送到控制器200’。
根据半导体存储器装置100’，当接收到针对CAM读操作的读命令CMDRD2时，可随机生成指示页组PG’中作为实际读操作的目标的页的地址ADDR2。因此，每当接收到针对CAM读操作的读命令时，随机选择作为与读命令对应的读操作的目标的页。
图22是示出图21所示的随机地址生成器101的示例性实施方式的框图。
参照图22，随机地址生成器101可包括随机值生成器146和地址生成器147。
随机值生成器146可响应于从控制器接收的读命令CMDRD2而生成随机值RV2。
可使用随机种子等来生成随机值RV2，并且可根据包括在页组PG中的物理页的数量来生成随机值RV2。
例如，如图7和图8所示，当页组PG包括两个物理页时，随机值RV2可以是从两个不同的值中随机选择的值。例如，如图9所示，当页组PG’包括四个物理页时，随机值RV2可以是从四个不同的值当中随机选择的值。
所生成的随机值RV2可被传送到地址生成器147。地址生成器147基于随机值RV2生成地址ADDR2。地址ADDR2可以是与包括在页组PG中的任一物理页对应的地址。
例如，如图7和图8所示，当页组PG包括两个物理页时，地址ADDR2可以是与分别联接到第30字线WL30和第31字线WL31的两个物理页之间基于随机值RV2确定的任一物理页对应的地址。
在实施方式中，如图9所示，当页组PG’包括四个物理页时，地址ADDR2可以是与从分别联接到第29字线WL29至第32字线WL32的四个物理页当中基于随机值RV2确定的任一物理页对应的地址。
所生成的地址ADDR2可被传送到命令生成器121。
图23是示出根据本公开的实施方式的控制器200’的操作方法的流程图。参照图23，控制器200’可在步骤S510确定读取存储在CAM区域中的数据，并且控制器200’可在步骤S530基于该确定生成对CAM区域执行读操作的读命令CMDRD2。此后，可在步骤S550将所生成的读命令CMDRD2传送到半导体存储器装置100’。与如图16所示的控制器200的操作方法相比，可执行图23的操作方法，使得控制器仅生成读命令CMDRD2并且可将其传送到半导体存储器装置100’，而不通过随机值生成要执行CAM读操作的读地址。
图24是示出根据本公开的实施方式的半导体存储器装置100’的操作方法的流程图。参照图24，包括在半导体存储器装置100’的控制逻辑141中的随机地址生成器101可在步骤S610从控制器200’接收读命令CMDRD2，并且可在步骤S620响应于所接收的读命令CMDRD2生成随机值RV2。此外，随机地址生成器101可在步骤S630基于所生成的随机值RV2来生成读地址ADDR2，并且随机地址生成器101可将所生成的读地址ADDR2传送到地址解码器121。读写电路131可在步骤S640读取与所生成的读地址ADDR2对应的页数据，并且读写电路131可在步骤S650将所读取的页数据传送到控制器200’。
根据如图19至图24所示的实施方式，可在半导体存储器装置100’中而非控制器200’中执行地址的随机选择。
图25是示出图1的控制器的示例的框图。
参照图25，储存装置1000可包括半导体存储器装置100和控制器1100。
图25的半导体存储器装置100可具有与参照图2描述的半导体存储器装置100相同的配置和操作。以下，将省略重复的说明。
控制器1100可联接到主机Host和半导体存储器装置100。控制器1100可响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、编程操作、擦除操作和后台操作。控制器1100可在半导体存储器装置100和主机Host之间提供接口。控制器1100可运行固件以控制半导体存储器装置100。
控制器1100可包括随机存取存储器(RAM)1110、处理器1120、主机接口1230、存储器接口1240和纠错块1150。
RAM 1110可用作处理器1120的工作存储器、半导体存储器装置100与主机之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的任一个。
处理器1120可控制控制器1100的总体操作。处理器1120可控制半导体存储器装置100的读操作、编程操作、擦除操作和后台操作。控制器1120可运行固件以控制半导体存储器装置100。处理器1120可执行闪存转换层(FTL)的功能。处理器1120可通过FTL将主机所提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可使用映射表来接收LBA并将LBA转换为PBA。通过FTL执行的地址映射方法的示例可根据映射单元包括各种方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1120可将从主机Host接收的数据随机化。例如，处理器1120可使用随机化种子将从主机Host接收的数据随机化。随机化的数据作为要存储的数据被提供给半导体存储器装置100，然后被编程到存储器单元阵列。
在读操作期间，处理器1120可将从半导体存储器装置100接收的数据去随机化。例如，处理器1120可使用去随机化种子将从半导体存储器装置100接收的数据去随机化。去随机化的数据可被输出到主机。
在实施方式中，处理器1120可通过运行软件或固件来执行随机化和去随机化操作。
图14的读确定器210、随机值生成器220、地址生成器230和命令生成器240可被实现为由图25的处理器1120执行的固件。另外，图19的读确定器211和命令生成器241也可被实现为由图25的处理器1120执行的固件。
主机接口1130可包括用于在主机Host和控制器1100之间执行数据交换的协议。在实施方式中，控制器1100可通过各种接口协议中的至少一种来与主机通信，所述接口协议例如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议。
存储器接口1140可与半导体存储器装置100接口。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测和纠正从半导体存储器装置1300接收的数据中的错误。纠错块1150可使用ECC来从读取的页数据纠错。纠错块1150可使用低密度奇偶校验(LDPC)码、Bose,Chaudhri,Hocquenghem(BCH)码、turbo码、Reed-Solomon码、卷积码、递归系统码(RSC)或编码调制(例如，网格编码调制(TCM)、块编码调制(BCM)或汉明码)来纠错。
在读操作期间，纠错块1150可从读取的页数据纠正错误。当读取的页数据中包括超出可纠正比特数的错误比特数时，解码可能失败。当页数据中包括少于或等于可纠正比特数的错误比特数时，解码可能成功。解码成功指示对应读命令已通过。解码失败指示对应读命令已失败。当解码成功时，控制器1100可将纠错的页数据输出到主机。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括被配置为将数据存储在半导体存储器中的储存装置。当储存装置用作SSD时，联接到储存装置的主机Host的操作速度可显著改进。
在实施方式中，储存装置1000可作为以下电子装置的各种元件中的一种来提供：诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维(3D)电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程通信网络的各种电子装置之一、RFID装置、或用于形成计算系统的各种元件之一。
在实施方式中，半导体存储器装置100或储存装置1000可被安装在各种类型的封装中。例如，半导体存储器装置100或储存装置1000可按照诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的类型封装和安装。
图26是示出图25的储存装置的应用示例2000的框图。
参照图26，储存装置2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。这些半导体存储器芯片可被分成多个组。
图26示出多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可具有与参照图25描述的半导体存储器装置100相同的配置和操作。
各个组可通过一个公共通道来与控制器2200通信。控制器2200可具有与参照图14或图20描述的控制器200或200’相同的配置，并且控制器2200可通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图26中，多个半导体存储器芯片被描述为联接到各个通道。然而，将理解，可修改储存装置2000，使得单个半导体存储器芯片联接到各个通道。
图27是示出包括参照图26描述的储存装置的计算系统的框图。
参照图27，计算系统3000可包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和储存装置2000。
储存装置2000可通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据可被存储在储存装置2000中。
在图27中，半导体存储器装置2100被示出为通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。这里，控制器2200的功能可由CPU 3100和RAM 3200执行。
在图27中，示出为提供参照图26描述的储存装置2000。然而，储存装置2000可由参照图25描述的储存装置1000代替。在实施方式中，计算系统3000可包括参照图25和图26描述的储存装置1000和2000二者。
本公开可提供一种具有改进的可靠性的半导体存储器装置以及控制该半导体存储器装置的控制器。
尽管公开了本公开的实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。
因此，本公开的范围必须由所附权利要求以及权利要求的等同物限定，而非由它们之前的描述限定。
在上述实施方式中，所有步骤可选择性地执行或被跳过。另外，各个实施方式中的步骤可能不总是以常规顺序执行。此外，本说明书和附图中所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求于2020年1月21日提交于韩国知识产权局的韩国专利申请号10-2020-0008086的优先权，该韩国专利申请的完整公开通过引用并入本文。

Claims (18)

1.一种储存装置，该储存装置包括：
半导体存储器装置，该半导体存储器装置包括联接到第一字线的第一物理页和联接到第二字线的第二物理页；以及
控制器，该控制器被配置为控制所述半导体存储器装置的读操作，
其中，相同的数据被存储在所述第一物理页和所述第二物理页中的每一页中，并且
其中，所述半导体存储器装置被配置为通过随机选择所述第一物理页和所述第二物理页中的任一页来读取数据。
2.根据权利要求1所述的储存装置，其中，所述控制器生成用于读取所述数据的读命令并且随机生成指示所述第一物理页和所述第二物理页中的任一页的读地址，并且
其中，所述控制器控制所述半导体存储器装置，以使得所述读命令和所述读地址在读取所述数据之前被传送到所述半导体存储器装置。
3.根据权利要求2所述的储存装置，其中，所述控制器包括：
读控制器，该读控制器被配置为生成用于读取所述数据的读控制信号；
随机值生成器，该随机值生成器被配置为基于所述读控制信号来生成与所述第一字线和所述第二字线中的任一个对应的随机值；
地址生成器，该地址生成器被配置为基于所述随机值来生成所述读地址；以及
命令生成器，该命令生成器被配置为基于所述读控制信号来生成所述读命令。
4.根据权利要求1所述的储存装置，其中，所述控制器生成用于读取所述数据的读命令并且将所述读命令传送到所述半导体存储器装置，并且
其中，所述半导体存储器装置响应于所述读命令而随机生成指示所述第一物理页和所述第二物理页中的任一页的读地址，并且基于所生成的读地址来读取所述数据。
5.根据权利要求4所述的储存装置，其中，所述半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括所述第一物理页和所述第二物理页；
控制逻辑，该控制逻辑被配置为接收所述读命令，并且然后生成所述读地址和读控制信号；
地址解码器，该地址解码器被配置为接收所述读地址，并且然后选择所述第一字线和所述第二字线中的任一个；以及
读写电路，该读写电路被配置为响应于所述读控制信号而对联接到所选字线的物理页执行读操作。
6.根据权利要求5所述的储存装置，其中，所述控制逻辑包括随机地址生成器，该随机地址生成器包括：
随机值生成器，该随机值生成器被配置为基于所述读命令来生成与所述第一字线和所述第二字线中的任一个对应的随机值；以及
地址生成器，该地址生成器被配置为基于所述随机值来生成所述读地址。
7.根据权利要求1所述的储存装置，其中，所述第一物理页和所述第二物理页被包括在内容可寻址存储器区域中。
8.一种储存装置，该储存装置包括：
半导体存储器装置，该半导体存储器装置包括多个页组；
所述页组，所述页组包括多个物理页；以及
控制器，该控制器被配置为控制所述半导体存储器装置的读操作，
其中，相同的数据被存储在所述页组中的所述多个物理页中的每一页中，并且
其中，所述半导体存储器装置被配置为通过随机选择所述多个物理页中的任一页来读取所述数据。
9.根据权利要求8所述的储存装置，其中，所述控制器生成用于读取所述数据的读命令并且随机生成指示所述多个物理页中的任一页的读地址，并且
其中，所述控制器控制所述半导体存储器装置以使得所述读命令和所述读地址被传送到所述半导体存储器装置，然后所述数据被读取。
10.根据权利要求9所述的储存装置，其中，所述控制器包括：
读控制器，该读控制器被配置为生成用于读取所述数据的读控制信号；
随机值生成器，该随机值生成器被配置为基于所述读控制信号来生成与所述多个物理页中的任一页对应的随机值；
地址生成器，该地址生成器被配置为基于所述随机值来生成所述读地址；以及
命令生成器，该命令生成器被配置为基于所述读控制信号来生成所述读命令。
11.根据权利要求8所述的储存装置，其中，所述控制器生成用于读取所述数据的读命令并且将所述读命令传送到所述半导体存储器装置，并且
其中，所述半导体存储器装置响应于所述读命令而随机生成指示所述多个物理页中的任一页的读地址，并且基于所生成的读地址来读取所述数据。
12.根据权利要求11所述的储存装置，其中，所述半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括所述多个物理页；
控制逻辑，该控制逻辑被配置为接收所述读命令，并且然后生成所述读地址和读控制信号；
地址解码器，该地址解码器被配置为接收所述读地址，并且然后选择与所述多个物理页对应的多条字线中的任一条；以及
读写电路，该读写电路被配置为响应于所述读控制信号而对联接到所选字线的物理页执行读操作。
13.根据权利要求12所述的储存装置，其中，所述控制逻辑包括随机地址生成器，该随机地址生成器包括：
随机值生成器，该随机值生成器被配置为基于所述读命令来生成与所述多个物理页中的任一页对应的随机值；以及
地址生成器，该地址生成器被配置为基于所述随机值来生成所述读地址。
14.一种操作控制器的方法，该控制器控制半导体存储器装置的读操作，在所述半导体存储器装置中相同的页数据被存储在多个物理页中的每一页中，所述方法包括以下步骤：
确定读取被存储在所述多个物理页中的每一页中的所述页数据；
响应于所述确定而随机生成与所述多个物理页中的任一页对应的读地址；
基于所生成的读地址来生成读命令；以及
将所生成的读地址和所生成的读命令传送到所述半导体存储器装置。
15.根据权利要求14所述的方法，其中，随机生成与所述多个物理页中的任一页对应的读地址的步骤包括以下步骤：
响应于所述确定而利用多个值中的任一个来生成随机值；以及
基于所述随机值来生成所述读地址。
16.一种操作半导体存储器装置的方法，该半导体存储器装置包括多个物理页，各个物理页中存储相同的页数据，所述方法包括以下步骤：
接收用于读取所述页数据的读命令；
响应于接收到所述读命令而随机选择所述多个物理页中的任一页；以及
对所选物理页执行读操作。
17.根据权利要求16所述的方法，其中，响应于接收到所述读命令而随机选择所述多个物理页中的任一页的步骤包括以下步骤：
利用多个值中的任一个来生成随机值；以及
基于所述随机值来生成与所述多个物理页中的任一页对应的读地址。
18.根据权利要求17所述的方法，该方法还包括以下步骤：
将作为所述读操作的结果读取的数据传送到控制器。
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