KR20190001417A - 컨트롤러 및 그 동작 방법 - Google Patents

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KR20190001417A
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이그림
김영균
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에스케이하이닉스 주식회사
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Abstract

컨트롤러는 복수의 메모리 블록을 포함하는 반도체 메모리 장치를 제어한다. 상기 컨트롤러는 컨트롤러 제어부 및 저장부를 포함한다. 상기 컨트롤러 제어부는 상기 복수의 메모리 블록들 중 원본 메모리 블록의 리드 횟수를 미리 결정된 사본 생성 기준값과 비교하여, 상기 원본 메모리 블록에 저장된 원본 데이터의 사본 데이터를 생성할지 여부를 결정하고, 상기 결정에 대응하는 커맨드를 생성한다. 상기 저장부는 상기 사본 생성 기준값 및 상기 원본 메모리 블록에 대한 어드레스 정보를 저장한다.

Description

컨트롤러 및 그 동작 방법 {CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 보다 신뢰성 있게 동작하도록 반도체 메모리 장치를 제어하는 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 보다 신뢰성 있게 동작하도록 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 컨트롤러는, 복수의 메모리 블록을 포함하는 반도체 메모리 장치를 제어한다. 상기 컨트롤러는 컨트롤러 제어부 및 저장부를 포함한다. 상기 컨트롤러 제어부는 상기 복수의 메모리 블록들 중 원본 메모리 블록의 리드 횟수를 미리 결정된 사본 생성 기준값과 비교하여, 상기 원본 메모리 블록에 저장된 원본 데이터의 사본 데이터를 생성할지 여부를 결정하고, 상기 결정에 대응하는 커맨드를 생성한다. 상기 저장부는 상기 사본 생성 기준값 및 상기 원본 메모리 블록에 대한 어드레스 정보를 저장한다.
본 발명의 다른 실시예에 따른 컨트롤러의 동작 방법에 의해, 반도체 메모리 장치를 제어한다. 상기 컨트롤러의 동작 방법은 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하고, 상기 제1 블록의 리드 카운트 값을 업데이트 하는 단계; 상기 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 상기 반도체 메모리 장치를 제어하는 단계; 상기 제1 블록의 리드 카운트 값이 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계; 및 상기 제2 블록의 리드 카운트 값이 상기 제1 기준값에 도달하면, 상기 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함한다.
본 발명의 또다른 실시예에 따른 컨트롤러의 동작 방법에 의해, 반도체 메모리 장치를 제어한다. 상기 컨트롤러의 동작 방법은 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하고, 상기 제1 블록의 리드 카운트 값을 업데이트 하는 단계; 상기 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 상기 반도체 메모리 장치를 제어하는 단계; 상기 제1 블록의 리드 카운트 값이 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계; 및 상기 제2 블록의 리드 카운트 값이 상기 제1 기준값보다 큰 제2 기준값에 도달하면, 상기 제2 블록의 데이터를 소거하고, 상기 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함한다.
본 발명의 일 실시 예에 의하면, 보다 신뢰성 있게 동작하도록 반도체 메모리 장치를 제어하는 컨트롤러를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 보다 신뢰성 있게 동작하도록 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4는 도 2의 메모리 셀 어레이(110)의 일 실시 예(110_1)를 나타내는 도면이다.
도 5는 도 2의 메모리 셀 어레이(110)의 다른 실시예(110_2)를 나타내는 도면이다.
도 6a는 멀티 레벨 셀의 문턱 전압 분포를 나타내는 도면이다. 도 6b는 리드 스트레스에 따른 문턱 전압 분포의 변화를 나타내는 도면이다. 도 6c는 시간이 흐름에 따라 메모리 셀의 리텐션 특성에 따른 문턱 전압 분포의 변화를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 8a 내지 도 8e는 도 7에 따른 동작 방법을 설명하기 위한 도면이다.
도 9a는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 다른 순서도이다. 도 9b는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다. 도 9c는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다.
도 10은 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다.
도 11은 본 발명의 다른 실시예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 12a 내지 12e는 도 11에 따른 동작 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 다른 순서도이다.
도 14는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다.
도 15는 본 발명의 또다른 실시예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 16a 내지 도 16d는 도 15에 따른 동작 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 또다른 실시예에 따른 컨트롤러의 동작 방법을 나타내는 다른 순서도이다.
도 18은 도 1의 메모리 시스템을 나타내는 블록도이다.
도 19는 도 18의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20은 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(105)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 불휘발성 메모리 셀들을 포함한다.
실시 예로서, 각 메모리 블록은 싱글 레벨 셀들을 포함하거나, 멀티 레벨 셀들을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 중 일부에 포함된 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀로 정의될 수 있다. 싱글 레벨 셀은 하나의 메모리 셀 당 하나의 비트를 저장한다. 복수의 메모리 블록들(BLK1~BLKz) 중 다른 일부에 포함된 메모리 셀들 각각은 멀티 비트들을 저장하는 멀티 레벨 셀로 정의될 수 있다. 멀티 레벨 셀은 하나의 메모리 셀 당 멀티 비트들을 저장한다. 예를 들어, 멀티 레벨 셀은 하나의 메모리 셀 당 2 비트의 데이터를 저장할 수 있다. 다른 실시예에서, 각 메모리 블록은 3 비트 이상의 데이터를 저장하는 메모리 셀들을 포함할 수도 있다.
주변 회로(105)는 메모리 셀 어레이(110)에 연결된다. 주변 회로(105)는 컨트롤러(200)의 제어에 응답하여 동작한다. 주변 회로(105)는 컨트롤러(200)의 제어에 응답하여, 메모리 셀 어레이(110)에 데이터를 프로그램하고, 메모리 셀 어레이(110)로부터 데이터를 읽고 메모리 셀 어레이(110)의 데이터를 소거하도록 구성된다.
실시 예로서, 반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 논리 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.
프로그램 동작 시에, 주변 회로(105)는 컨트롤러(200)로부터 쓰기 데이터 및 물리 어드레스 넘버(Physical Address number)를 수신할 것이다. 물리 어드레스 넘버에 의해 하나의 메모리 블록과 그것에 포함된 하나의 물리 페이지가 특정될 것이다. 물리 어드레스에 의해 해당 물리 페이지 내 논리 페이지가 특정될 것이다. 주변 회로(105)는 해당 물리 페이지에 쓰기 데이터를 프로그램 할 것이다. 예를 들면, 쓰기 데이터는 해당 물리 페이지의 최하위 비트들로서 저장될 것이다. 예를 들면, 쓰기 데이터는 해당 물리 페이지의 최상위 비트들로서 저장될 것이다.
읽기 동작 시에, 주변 회로는 컨트롤러(200)로부터 물리 어드레스 넘버를 수신할 것이다. 물리 어드레스 넘버에 의해 하나의 메모리 블록과 그것에 포함된 물리 페이지가 특정될 것이다. 물리 어드레스 넘버에 의해 해당 물리 페이지 내 논리 페이지가 특정될 수 있다. 주변 회로(105)는 해당 물리 페이지로부터 최하위 비트들 혹은 최상위 비트들을 읽고, 읽어진 데이터를 컨트롤러(200)에 출력할 것이다.
소거 동작 시에, 컨트롤러(200)로부터 주변 회로(105)에 전송되는 물리 어드레스 넘버는 하나의 메모리 블록을 특정할 것이다. 주변 회로(105)는 물리 어드레스 넘버에 대응하는 메모리 블록의 데이터를 소거할 것이다. 일 실시 예에서, 소거 동작은 블록 단위가 아닌 페이지 단위로 수행될 수 있다. 이 경우, 컨트롤러(200)로부터 주변 회로(105)에 전송되는 물리 어드레스 넘버에 의해 소거 대상이 되는 물리 페이지가 특정될 수 있다. 주변 회로(105)는 물리 어드레스 넘버에 대응하는 물리 페이지의 데이터를 소거할 것이다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device)일 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에서 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 컨트롤러 제어부(210) 및 저장부(231)를 포함한다. 컨트롤러 제어부(210)는 반도체 메모리 장치(100) 내 복수의 메모리 블록들 중 원본 데이터가 저장된 특정 메모리 블록의 리드 횟수를, 미리 결정된 사본 생성 기준값과 비교할 수 있다. 상기 컨트롤러 제어부(210)는 상기 비교 결과에 기초하여, 상기 원본 메모리 블록에 저장된 원본 데이터의 사본 데이터를 생성할지 여부를 결정하고, 상기 결정에 대응하는 커맨드를 생성할 수 있다. 한편, 저장부(230)는 상기 사본 생성 기준값 및, 상기 원본 블록 저장부에 대한 어드레스 정보를 저장할 수 있다.
컨트롤러 제어부(210)는 플래시 변환 레이어(Flash Translation Layer; FTL)로서 동작 가능하며, 저장부(230)를 제어할 수 있다. 한편 컨트롤러 제어부(210)는 리드 카운트 비교부(211), 맵 테이블 제어부(213) 및 커맨드 생성부(215)를 포함할 수 있다. 한편, 저장부(230)는 리드 카운트 저장부(231), 기준값 저장부(233) 및 맵 테이블(235)을 포함할 수 있다. 리드 카운트 비교부(211)는 기준값 저장부(233)로부터 상기 사본 생성 기준값을 수신하고, 리드 카운트 저장부(231)로부터 상기 리드 횟수를 수신하여, 상기 사본 생성 기준값과 상기 리드 횟수를 비교할 수 있다. 맵 테이블 제어부(213)는 맵 테이블(235)에 상기 어드레스 정보를 저장하고 업데이트할 수 있다. 커맨드 생성부(215)는 리드 카운트 비교부(211)의 비교 결과에 기초하여, 상기 사본 데이터를 생성하기 위한 커맨드를 생성할 수 있다. 상기 커맨드는 반도체 메모리 장치(100)로 전달되어, 사본 데이터가 사본 메모리 블록에 저장될 수 있다. 리드 카운트 저장부(231)는 상기 원본 메모리 블록의 리드 횟수를 저장할 수 있다. 기준값 저장부(233)는 상기 사본 생성 기준값을 저장할 수 있다. 맵 테이블(235)는 상기 원본 메모리 블록의 어드레스 정보를 저장할 수 있다.
맵 테이블(235)은 메모리 셀 어레이(110) 내 메모리 블록들(BLK1~BLKz)의 페이지들과 해당 논리 어드레스 넘버들의 매핑 관계를 포함할 수 있다. 이러한 매핑 관계는 "어드레스 정보"로 지칭할 수 있다. 한편, 맵 테이블(235) 및 이를 포함하는 저장부(230)는 컨트롤러(200) 내에 포함되는 램(Random access memory)로서 구현될 수 있다. 저장부(230)는 컨트롤러 제어부(210) 의 제어에 응답하여 동작할 수 있다. 실시 예로서, 저장부(230)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등으로 구성될 수 있다. 또한, 상기 저장부(230)는 맵 테이블(235), 리드 카운터 저장부(233), 기준값 저장부(233)를 구성하는 것 외에도, 컨트롤러 제어부(210)의 동작 메모리로 이용될 수 있다. 실시 예로서, 저장부(230)는 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리로서 이용될 수 있다. 예를 들면, 읽기 시에, 반도체 메모리 장치(100)로부터 읽어진 데이터는 저장부(230)에 임시 저장되고, 호스트(Host)로 출력될 수 있다. 프로그램 시에, 호스트(Host)로부터 수신된 쓰기 데이터는 저장부(230)에 임시 저장되고, 반도체 메모리 장치(100)에 제공될 수 있다.
본 발명의 일 실시예에서, 커맨드 생성부(215)가 상기 사본 데이터를 생성하기 위한 커맨드를 생성하는 경우, 맵 테이블 제어부(213)는 상기 사본 데이터가 저장되는 사본 메모리 블록의 어드레스 정보를 맵 테이블(235)에 저장할 수 있다. 한편, 상기 사본 메모리 블록의 어드레스 정보는 상기 원본 메모리 블록의 어드레스 정보에 대응하여 추가적으로 저장될 수 있다. 이 경우, 맵 테이블(235)은 아래 [표 1]과 같은 정보를 저장할 수 있다.
데이터 논리 어드레스 원본 메모리 블록
어드레스		 사본 메모리 블록
어드레스
Data A ADDR_L ADDR_PO ADDR_PC
[표 1]에서, 블록 어드레스 이외의 페이지 주소 등은 표시가 생략되었다. [표 1]을 참조하면, 논리 어드레스(ADDR_L)에 대응하는 데이터(Data A)가 원본 메모리 블록 어드레스(ADDR_PO)에 대응하는 메모리 블록에도 저장되어 있고, 사본 메모리 블록 어드레스(ADDR_PC)에 대응하는 메모리 블록에도 저장되어 있음을 나타낸다.
일 실시예에서, 리드 카운트 비교부(211)는 상기 원본 메모리 블록의 리드 횟수를 미리 결정된 제1 기준값과 비교할 수 있다. 이 경우, 맵 테이블 제어부(213)는 상기 비교 결과에 기초하여, 상기 사본 데이터가 저장된 상기 사본 메모리 블록을 참조하도록 맵 테이블(235)을 업데이트 할 수 있다. 이에 따라, 원본 메모리 블록에 대한 리드 동작이 일정 횟수(제1 기준값에 대응)에 도달하면, 이후 데이터(Data A) 리드 시에 사본 메모리 블록을 참조하도록 한다. 이에 따라 리드 동작의 반복에 따른 원본 메모리 블록의 메모리 셀들의 리드 스트레스에 기인한 오류를 방지할 수 있고, 반도체 메모리 장치의 동작 신뢰성이 개선된다.
한편, 사본 메모리 블록을 참조하여 데이터를 리드하는 동안, 리드 카운트 비교부(211)는 상기 사본 메모리 블록의 리드 횟수를 상기 제1 기준값과 비교할 수 있다. 또한 맵 테이블 제어부(213)는 상기 비교 결과에 기초하여, 상기 원본 데이터가 저장된 상기 원본 메모리 블록을 참조하도록 맵 테이블(235)을 업데이트 할 수 있다. 이에 따라, 사본 메모리 블록에 대한 리드 동작이 상기 제1 기준값에 대응하는 일정 횟수에 도달하면, 이후의 데이터(Data A) 리드 시에는 다시 원본 메모리 블록을 참조하도록 한다. 이에 따라 리드 동작의 반복에 따른 사본 메모리 블록의 메모리 셀들의 리드 스트레스에 기인한 오류를 방지할 수 있고, 반도체 메모리 장치의 동작 신뢰성이 개선된다.
본 발명의 실시예에 따른 컨트롤러(200)의 구체적 동작에 대해서는 도 6a 내지 도 17을 참조하여 자세히 후술하기로 한다.
도 2는 도 1의 메모리 시스템에 포함된 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 상기 주변 회로는 도 1을 참조하여 전술한 주변 회로(105)에 대응할 수 있다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 3차원 구조로 구성된 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다. 한편, 도 3에 도시된 바와는 달리, 메모리 셀 어레이(110)의 각 메모리 블록은 2차원 구조를 가질 수도 있다.
도 4는 도 2의 메모리 셀 어레이(110)의 일 실시 예(110_1)를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_1)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3b에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 2의 메모리 셀 어레이(110)의 다른 실시예(110_2)를 나타내는 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6a는 멀티 레벨 셀의 문턱 전압 분포를 나타내는 도면이다. 도 6b는 리드 스트레스에 따른 문턱 전압 분포의 변화를 나타내는 도면이다. 도 6c는 시간이 흐름에 따라 메모리 셀의 리텐션 특성에 따른 문턱 전압 분포의 변화를 나타내는 도면이다.
먼저 도 6a를 참조하면, 소거 상태(E)에 대응하는 문턱 전압의 분포와, 제1 내지 제3 프로그램 상태(P1~P3)에 대응하는 문턱 전압들이 분포되어 있다. 도 4 및 도 5에 도시된 것과 같은 3차원 구조의 메모리 셀 어레이에서, 특정 메모리 블록에 대한 리드 동작 시에, 인접한 메모리 셀들에 대한 리드 스트레스(Read stress)가 발생한다. 이러한 리드 스트레스에 의해, 도 6b에 도시된 것과 같이 문턱 전압의 분포가 변화할 수 있다. 즉, 소거 상태(E)에 대응하는 문턱 전압들의 분포가 상태(E')로 변화하고, 제1 내지 제3 프로그램 상태(P1~P3)에 대응하는 문턱 전압들의 분포 또한 상태(P1'~P3')로 변화할 수 있다. 이에 따라, 리드 동작 시에 리드 에러가 발생하게 되어, 반도체 메모리 장치의 동작 신뢰성이 저하된다.
한편, 리드 스트레스(Read stress)에 따라 문턱 전압이 변화된 메모리 블록에 대해, 일정 시간이 경과하는 경우 리텐션 특성에 따라 문턱 전압의 변경이 완화될 수 있다. 도 3c에 이와 같은 상황이 도시되어 있다. 리드 스트레스에 따라 각 상태(E, P1, P2, P3)가 상태(E', P1', P2', P3')로 변화하였다가, 시간이 지남에 따라 상태(E", P1", P2", P3")로 변화할 수 있다. 본 발명은 위와 같은 특성에 착안한 것으로서, 본 발명에 따른 컨트롤러는 원본 메모리 블록에 대한 리드 횟수가 미리 결정된 제1 임계값에 도달하는 경우, 사본 메모리 블록에 대해 리드 동작을 수행하게 함으로써, 원본 메모리 블록의 문턱 전압 분포가 도 6c에 도시된 것과 같이 완화된 상태로 변화하도록 유도한다. 본 발명에 따른 컨트롤러(200)의 자세한 동작은 도 7 내지 도 17을 참조하여 후술하기로 한다.
도 7은 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 8a 내지 도 8e는 도 7에 따른 동작 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컨트롤러(200)의 동작 방법에 의하여, 제1 블록의 데이터를 리드하도록 반도체 메모리 장치(100)를 제어하고, 제1 블록의 리드 카운트 값을 업데이트한다(S110). 이후에, 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 반도체 메모리 장치(100)를 제어한다(S112). 이후에, 제1 블록의 리드 카운트 값이 미리 결정된 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 반도체 메모리 장치(100)를 제어한다(S114). 이후에, 상기 제2 블록의 리드 카운트 값이 상기 제1 기준값에 도달하면, 다시 상기 제1 블록의 데이터를 리드하도록, 반도체 메모리 장치(100)를 제어한다(S114). 이하에서는 도 8a 내지 도 8e를 참조하여 도 7에 도시된 동작 방법을 상세히 설명하기로 한다.
도 8a를 참조하면, 데이터(Data A)는 제1 블록(BLKi)에 저장되어 있다. 제1 블록(BLKi)에 대한 리드 횟수, 즉 리드 카운트 값(RC1)이 사본 생성을 위한 기준값인 사본 생성 기준값(CRV)보다 작은 동안, 데이터(Data A)에 대한 리드 요청이 있는 경우 단순히 제1 블록(BLKi)에 대해 리드 동작을 수행하도록 한다. 제1 블록(BLKi)에 대한 리드 동작이 반복됨에 따라 리드 카운트 값(RC1)은 증가하게 된다. 위와 같은 과정이 단계(S110)에서 수행된다.
도 8b에 도시된 바와 같이, 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)에 도달하게 되면, 제1 블록(BLki)에 저장된 데이터(Data A)를 제2 블록(BLKp)에 동일하게 저장한다. 이에 따라, 제1 블록(BLKi)은 원본 메모리 블록이 되고, 제2 블록(BLKp)은 사본 메모리 블록이 된다. 상기 과정은 도 7의 단계(S112)에 의해 수행된다. 이후 도 8c에 도시된 바와 같이, 리드 카운트 값(RC1)이 미리 결정된 제1 기준값(RV1)보다 작은 동안, 데이터(Data A)에 대한 리드 요청이 있는 경우 제1 블록(BLKi)에 대해 리드 동작을 수행하도록 한다. 제1 블록(BLKi)에 대한 리드 동작이 반복됨에 따라 리드 카운트 값(RC1)은 증가하게 된다. 이 경우 데이터(Data A)의 리드 동작은 제1 블록(BLKi)에 대해서 수행하며, 데이터(Data A)의 사본이 제2 블록(BLKp)에 저장되어 있는 상태이다.
이후, 도 8d에 도시된 바와 같이, 리드 카운트 값(RC1)이 제1 기준값(RV1)에 도달하게 되면, 이후 데이터(Data A)의 리드 요청이 있는 경우 제2 블록(BLKp)에 대해 리드 동작을 수행하게 된다. 여기에서, 사본 생성 기준값(CRV)은 제1 기준값(RV1)보다 작은 값이다. 따라서, 리드 카운트 값(RC1)이 증가함에 따라, 먼저 사본 생성 기준값(CRV)에 도달하여 데이터(Data A)를 제2 블록(BLKp)에 저장하고, 이후 제1 기준값(RV2)에 도달하여 제2 블록(BLKp)에 대해 리드 동작을 수행하게 된다. 다만, 실시예에 따라 사본 생성 기준값(CRV)이 제1 기준값(RV1)과 동일한 값일 수 있다. 이 경우, 제1 블록(BLKi)의 리드 카운트 값(RC1)이 사본 생성 기준값(CRV=RV1)에 도달함에 따라, 데이터(Data A)를 제2 블록(BLKp)에 복사하는 것과 함께 바로 제2 블록(BLKp)에 대해 리드 동작을 수행하도록 한다. 이와 같이, 사본 생성 기준값(CRV)은 제1 기준값(RV1)보다 작거나 같은 범위 내에서 결정될 수 있다.
리드 카운트 값(RC1)이 제1 기준값(RV1)에 도달하였다 함은, 제1 블록(BLKi)에 대해서 리드 스트레스가 상당히 많이 발생한 상태임을 의미할 수 있으며, 따라서 제1 블록(BLKi) 내 메모리 셀들의 문턱 전압 분포는 도 6b에 도시된 것과 같을 수 있다. 이에 따라, 리드 에러를 줄이기 위해 제2 블록(BLKp)에 대해 리드 동작을 수행하도록 한다. 이를 위하여, 도 1에 도시된 맵 테이블(235)의 어드레스 정보가 업데이트 된다. 즉, 데이터(Data A)를 위한 물리 어드레스가 제1 블록(BLKi)이 아닌 제2 블록(BLKp)을 참조하도록, 맵 테이블(235)의 어드레스 정보가 업데이트된다. 상기 과정이 단계(S114)에 의해 수행된다.
이후, 도 8e에 도시된 바와 같이, 제2 블록(BLKp)의 리드 카운트 값(RC2)이 제1 기준값(RV1)에 도달하게 되면, 이후 데이터(Data A)의 리드 요청이 있는 경우 다시 제1 블록(BLKp)에 대해 리드 동작을 수행하게 된다. 제2 블록의 리드 카운트 값(RC2)이 제1 기준값(RV1)에 도달하게 되는 동안 제1 블록(BLKi)에 대해서는 리드 동작이 수행되지 않으므로, 도 6c에 도시된 바와 같이 문턱 전압 분포가 다소 하향 이동할 수 있다. 따라서 제2 블록(BLKp)의 리드 동작이 다수 회 수행되어 제2 블록(BLKp)의 메모리 셀들의 문턱 전압 분포가 변경되면, 다시 제1 블록(BLKi)에 대해 리드 동작을 수행하게 함으로써, 리드 스트레스에 따른 리드 에러를 줄일 수 있다. 이 과정은 도 7의 단계(S116)에 의해 수행될 수 있다. 제1 블록(BLKi)에 대해 다시 리드 동작을 수행하게 하는 경우, 제1 블록(BLKi)의 리드 카운트 값(RC1)을 초기화 할 수 있다. 따라서 초기화된 리드 카운트 값(RC1')이 제1 기준값(RV1)보다 작은 동안에는 제1 블록(BLKi)에 대해 리드 동작을 수행한다. 이 경우 리드 카운트 값(RC1')은 0으로 초기화될 수도 있고, 필요에 따라 그보다 큰 값으로 초기화될 수도 있다. 제2 블록(BLKp)에 대해 리드 동작을 수행하는 동안 제1 블록(BLKi)에 대한 문턱 전압의 회귀가 충분히 이루어지지 않는 경우, 리드 카운트 값(RC1')은 0보다 큰 값으로 초기화될 수 있다. 이 경우 최초보다 적은 리드 동작에 의해 다시 제2 블록(RC2)에 대해 리드 동작을 수행하도록 맵 테이블이 업데이트 될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 다른 순서도이다. 도 9a에 따른 순서도는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 도 7의 순서도와 다른 측면에서 나타낸 것이다.
도 9a를 참조하면, 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법에 의해, 컨트롤러(200)가 호스트로부터 데이터 리드 요청을 수신한다(S121). 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 저장부(231)에 저장된 제1 블록(BLKi)의 리드 카운트 값(RC1)을 참조한다(S123). 또한, 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 값(RC1)을 사본 생성 기준값(CRV)과 비교한다(S125). 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)보다 작은 경우, 제1 블록(BLKi)의 데이터(Data A)를 리드하고, 리드 카운트 값(RC1)을 업데이트한다(S129). 상기 업데이트는 리드 카운트 값(RC1)을 1 증가시키는 동작일 수 있다. 위 과정은 도 8a에 도시된 과정일 수 있다. 한편, 단계(S125)에서 비교 결과 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)에 도달한 경우, 제1 블록(BLKi)의 데이터(Data A)를 제2 블록(BLKp)에 복사한다(S127). 한편, 복사된 데이터(Data A)가 저장된 제2 블록(BLKp)의 주소 정보가 맵 테이블(235)에 저장된다. 이 때, 표 1과 같은 방식으로 제2 블록(BLKp)의 주소 정보가 저장될 수 있다. 이 경우 원본 메모리 블록인 제1 블록(BLKi)의 주소 정보는 ADDR_PO로, 사본 메모리 블록인 제2 블록(BLKp)의 주소 정보는 ADDR_PC로 저장될 수 있다. 단계(S127) 및 단계(S128)는 도 8b에 도시된 과정일 수 있다. 즉, 도 9a는 도 8a 및 8b에 도시된 과정을 순서도로 도시한 것이다. 이후 과정에 대해서는 도 9b에 대해서 후술하기로 한다.
도 9b는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다. 도 9b에 따른 순서도는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 도 7의 순서도와 다른 측면에서 나타낸 것이다.
도 9b는 사본 데이터가 제2 블록(BLKp)에 저장된 상태에서 수행되는 방법을 나타낸 순서도이다. 도 9b를 참조하면, 컨트롤러(200)가 호스트로부터 데이터 리드 요청을 수신한다(S131). 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 저장부(231)에 저장된 제1 블록(BLKi)의 리드 카운트 값(RC1)을 참조한다(S133). 또한, 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 값(RC1)을 제1 기준값(RV1)과 비교한다(S135). 리드 카운트 값(RC1)이 제1 기준값(RV1)보다 작은 경우, 제1 블록(BLKi)의 데이터(Data A)를 리드하고, 리드 카운트 값(RC1)을 업데이트한다(S139). 상기 업데이트는 리드 카운트 값(RC1)을 1 증가시키는 동작일 수 있다. 위 과정은 도 8c에 도시된 과정일 수 있다. 한편, 단계(S135)에서 비교 결과 리드 카운트 값(RC1)이 제1 기준값(RV1)에 도달한 경우, 제2 블록(BLKp)을 참조하도록 맵 테이블(235)을 업데이트한다(S137). 이후에, 제2 블록(BLKp)에 대해 데이터(Data A)의 리드 동작을 수행하고, 제2 블록(BLKp)의 리드 카운트 값(RC2)을 업데이트한다(S138). 단계(S137) 및 단계(S138)는 도 8d에 도시된 과정일 수 있다. 즉, 도 9b는 도 8c 및 8d에 도시된 과정을 순서도로 도시한 것이다. 이후 과정에 대해서는 도 9c에 대해서 후술하기로 한다.
도 9c는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다. 도 9c에 따른 순서도는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 도 7의 순서도와 다른 측면에서 나타낸 것이다.
도 9c를 참조하면, 컨트롤러(200)가 호스트로부터 데이터 리드 요청을 수신한다(S141). 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 저장부(231)에 저장된 제2 블록(BLKp)의 리드 카운트 값(RC2)을 참조한다(S143). 또한, 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 값(RC2)을 제1 기준값(RV1)과 비교한다(S145). 리드 카운트 값(RC2)이 제1 기준값(RV1)보다 작은 경우, 제2 블록(BLKp)의 데이터(Data A)를 리드하고, 리드 카운트 값(RC2)을 업데이트한다(S149). 상기 업데이트는 리드 카운트 값(RC2)을 1 증가시키는 동작일 수 있다. 위 과정은 도 8d에 도시된 과정일 수 있다. 한편, 단계(S145)에서 비교 결과 리드 카운트 값(RC2)이 제1 기준값(RV1)에 도달한 경우, 제1 블록(BLKp)을 참조하도록 맵 테이블(235)을 업데이트한다(S147). 이후에, 제1 블록(BLKi)에 대해 데이터(Data A)의 리드 동작을 수행하고, 제1 블록(BLKp)의 초기화된 리드 카운트 값(RC1')을 업데이트한다(S148). 단계(S147) 및 단계(S148)는 도 8e에 도시된 과정일 수 있다. 즉, 도 9c는 도 8d 및 8e에 도시된 과정을 순서도로 도시한 것이다.
도 10은 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다. 보다 구체적으로, 도 10은 도 9a 내지 9c의 방법을 통합한 순서도이다.
도 10을 참조하면, 컨트롤러(200)는 호스트로부터 데이터 리드 요청을 수신한다(S151). 단계(S153)에서, 리드 카운트 비교부(211)는 데이터(Data A)가 저장된 제1 블록의 리드 카운트 값(RC1)을 참조한다. 이후에, 단계(S155)에서, 리드 카운트 값(RC1)이 제1 기준값(RV1)보다 작은지 판단한다. 리드 카운트 값(RC1)이 제1 기준값(RV1)보다 작은 경우, 데이터(Data A)의 사본이 존재하는지 여부를 판단한다(S157). 데이터(Data A)의 사본이 존재하지 않는 경우라면, 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)과 같은지 여부가 판단된다(S159). 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)과 다른 경우, 제1 블록(BLKi)의 데이터(Data A)를 리드하고, 리드 카운트 값(RC1)을 업데이트한다(S165). 상술한 과정은 도 7의 단계(S110)에 상응하며, 도 8a에 대응한다.
단계(S159)에서 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)에 도달한 경우, 제1 블록(BLKi)의 데이터(Data A)를 제2 블록(BLKp)에 복사한다(S161). 또한, 제2 블록(BLKp)의 주소 정보를 맵 테이블(235)에 저장한다. 상기 과정은 도 7의 단계(S112)에 대응하며, 도 8b에 대응한다.
단계(S157)에서, 제1 블록(BLKi)의 데이터(Data A) 사본이 존재하는 경우, 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)과 같은지 여부를 판단할 필요가 없으므로 바로 단계(S165)로 진행하여 제1 블록(BLKi)의 데이터(Data A)를 리드하고, 리드 카운트 값(RC1)을 업데이트한다. 상기 과정은 도 8c에 대응한다.
단계(S165)가 완료되면, 데이터(Data A)의 리드 과정이 완료된 것이므로, 다음 리드 요청을 수신하는 단계(S151)로 진행하게 된다.
단계(S155)에서, 리드 카운트 값(RC1)이 제1 기준값(RV1)에 도달한 경우, 제2 블록(BLKp)을 참조하도록 맵 테이블(235)을 업데이트하고, 제1 블록(BLKi)의 리드 카운트 값(RC1)을 초기화한다(S171). 이후에, 제2 블록(BLKp)의 데이터(Data A)를 리드하고 제2 블록(BLKp)의 리드 카운트 값(RC2)을 업데이트한다(S173). 상기 과정은 도 7의 단계(S114)에 대응하며, 도 8d에 대응한다.
이후에, 컨트롤러(200)는 호스트로부터 데이터(Data A)에 대한 리드 요청을 다시 수신할 수 있다(S175). 이 경우 리드 카운트 값(RC2)이 제1 기준값(RV1)보다 작은지 판단한다(S177). 리드 카운트 값(RC2)이 제1 기준값(RV1)보다 작은 경우, 제2 블록(BLKp)의 데이터(Data A)를 리드하고 리드 카운트 값(RC2)을 업데이트한다(S179).
단계(S177)에서 리드 카운트 값(RC2)이 제1 기준값(RV1)에 도달한 경우, 제1 블록(BLKi)을 참조하도록 맵 테이블(235)을 업데이트하고, 제2 블록(BLKp)의 리드 카운트 값(RC2)을 초기화한다(S181). 이후에, 맵 테이블(235)의 업데이트에 기초하여 제1 블록(BLKi)의 데이터(Data A)를 리드하고, 초기화된 제1 블록의 리드 카운트 값(RC1)을 업데이트 할 수 있다(S165). 상술한 과정은 도 7의 단계(S116)에 대응하며, 도 8e에 대응한다.
도 11은 본 발명의 다른 실시예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 12a 내지 12e는 도 11에 따른 동작 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 컨트롤러(200)의 동작 방법에 의하여, 제1 블록의 데이터를 리드하도록 반도체 메모리 장치(100)를 제어하고, 제1 블록의 리드 카운트 값을 업데이트한다(S210). 이후에, 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 반도체 메모리 장치(100)를 제어한다(S212). 이후에, 제1 블록의 리드 카운트 값이 미리 결정된 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 반도체 메모리 장치(100)를 제어한다(S214). 이후에, 상기 제2 블록의 리드 카운트 값이 상기 제1 기준값과는 상이한 제2 기준값에 도달하면, 제2 블록을 소거하고 다시 상기 제1 블록의 데이터를 리드하도록, 반도체 메모리 장치(100)를 제어한다(S214). 이하에서는 도 12a 내지 도 12e를 참조하여 도 11에 도시된 동작 방법을 상세히 설명하기로 한다.
도 12a 내지 도 12e 중, 도 12a 내지 도 12d는 도 8a 내지 도 8d와 동일하다. 따라서 중복된 설명은 최대한 생략한다.
도 12a를 참조하면, 데이터(Data A)는 제1 블록(BLKi)에 저장되어 있다. 제1 블록(BLKi)에 대한 리드 횟수, 즉 리드 카운트 값(RC1)이 사본 생성을 위한 기준값인 사본 생성 기준값(CRV)보다 작은 동안, 제1 블록(BLKi)에 대해 리드 동작을 수행하도록 한다. 위와 같은 과정이 단계(S210)에서 수행된다.
도 12b에 도시된 바와 같이, 리드 카운트 값(RC1)이 사본 생성 기준값(CRV)에 도달하게 되면, 제1 블록(BLki)에 저장된 데이터(Data A)를 제2 블록(BLKp)에 복사한다. 상기 과정은 단계(S212)에 의해 수행된다. 이후 도 12c에 도시된 바와 같이, 리드 카운트 값(RC1)이 미리 결정된 제1 기준값(RV1)보다 작은 동안, 데이터(Data A)에 대한 리드 요청이 있는 경우 제1 블록(BLKi)에 대해 리드 동작을 수행하도록 한다.
이후, 도 12d에 도시된 바와 같이, 리드 카운트 값(RC1)이 제1 기준값(RV1)에 도달하게 되면, 이후 데이터(Data A)의 리드 요청이 있는 경우 제2 블록(BLKp)에 대해 리드 동작을 수행하게 된다. 전술한 바와 같이, 사본 생성 기준값(CRV)은 제1 기준값(RV1)보다 작거나 같은 범위 내에서 결정될 수 있다. 상기 과정이 단계(S214)에 의해 수행된다.
이후, 도 12e에 도시된 바와 같이, 제2 블록(BLKp)의 리드 카운트 값(RC2)이 제2 기준값(RV2)에 도달하게 되면, 이후 데이터(Data A)의 리드 요청이 있는 경우 다시 제1 블록(BLKp)에 대해 리드 동작을 수행하게 된다. 상기 과정이 단계(S216)에 의해 수행된다.
제2 기준값(RV2)은 제1 기준값(RV1)과 상이한 값이다. 보다 구체적으로, 제2 기준값(RV2)은 제1 기준값(RV1)보다 큰 값이다. 예시적으로, 제2 기준값(RV2)은 리드-리트라이와 같은 데이터 판독 방법을 사용하지 못할 정도로 리드 스트레스가 발생하는 기준을 나타내는 값일 수 있다. 보다 구체적으로, 제2 기준값(RV2)는 에러 정정 코드(ECC, Error Correcting Code)를 이용하더라도 메모리 블록 내 데이터의 에러를 정정할 수 없을 정도로 리드 스트레스가 심해지는 기준을 나타내는 값일 수 있다. 상기 제2 기준값(RV2)은 실험적으로 결정될 수 있다. 예를 들어, 복수 회의 실험을 통해 메모리 블록에 대한 리드 동작을 수행하고, 에러 정정 코드를 통해 에러가 정정되지 않을 정도로 리드 스트레스가 나타나는 시점의 리드 카운트 값을 통계적으로 계산하여 제2 기준값(RV2)으로 결정할 수 있다. 메모리 블록의 리드 횟수가 제2 기준값(RV2)까지 반복된 경우, 해당 메모리 블록은 리드-리트라이와 같은 방식으로도 판독을 수행할 수 없다. 따라서, 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법에 의하면, 데이터(Data A)의 사본이 저장된 제2 블록(BLKp)의 리드 카운트 값(RC2)이 제2 기준값(RV2)에 도달하면, 제2 블록(BLKp)을 더 이상 사용하지 않고 소거하도록 한다. 다른 실시예에서, 제2 기준값(RV2)을 미리 결정하여 리드 카운트값과 비교하는 대신, 실제로 제2 블록(BLKp)의 데이터를 리드하여 에러 정정 코드를 통해 에러 정정을 수행한 결과, 에러 정정 실패가 발생한 경우에, 제2 블록(BLKp)을 더 이상 사용하지 않고 소거하도록 할 수도 있다. 이 경우, 제2 기준값(RV2)을 미리 결정할 필요는 없고, 단순히 에러 정정 실패가 발생한 경우 제2 블록(BLKp)을 소거하고 제1 블록(BLKi)에 대해 리드 동작을 수행하도록 한다. 이 경우, 단계(S216)은 "제2 블록에 대해 에러 정정 실패가 발생한 경우, 제2 블록을 소거하고 제1 블록의 데이터를 리드"하는 단계로서 대체될 수 있을 것이다.
위와 같은 과정이 도 12e에 도시되어 있다. 반면 도 7 내지 도 10을 참조한 실시 예에서는 제2 블록(BLKp)의 리드 카운트 횟수가 제1 기준값(RV1)에 도달할 때까지만 리드 동작을 수행하므로, 제2 블록(BLKp)을 소거하지 않고 추후에 다시 제2 블록(BLKp)을 이용하여 리드 동작을 수행한다는 차이점이 있다.
도 13은 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 다른 순서도이다. 도 13에 따른 순서도는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 도 11의 순서도와 다른 측면에서 나타낸 것이다. 보다 구체적으로, 도 13에 따른 순서도는 도 12d 및 도 12e에 도시된 과정을 나타내는 순서도이다. 도 12a 내지 도 12c에 도시된 과정은 도 9a 및 도 9b에 도시된 순서도에 실질적으로 대응하므로, 중복 도시를 생략하였다.
도 13을 참조하면, 컨트롤러(200)가 호스트로부터 데이터 리드 요청을 수신한다(S221). 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 저장부(231)에 저장된 제2 블록(BLKp)의 리드 카운트 값(RC2)을 참조한다(S223). 또한, 컨트롤러(200)의 리드 카운트 비교부(211)는 리드 카운트 값(RC2)을 제2 기준값(RV2)과 비교한다(S225). 제2 기준값(RV2)은 제1 기준값(RV1)과 상이한 값이며, 일반적으로 제1 기준값(RV1)보다 큰 값이다. 리드 카운트 값(RC2)이 제2 기준값(RV2)보다 작은 경우, 제2 블록(BLKp)의 데이터(Data A)를 리드하고, 리드 카운트 값(RC2)을 업데이트한다(S231). 상기 업데이트는 리드 카운트 값(RC2)을 1 증가시키는 동작일 수 있다. 위 과정은 도 12d에 도시된 과정일 수 있다. 한편, 단계(S225)에서 비교 결과 리드 카운트 값(RC2)이 제2 기준값(RV2)에 도달한 경우, 제1 블록(BLKp)을 참조하도록 맵 테이블(235)을 업데이트하고, 제2 블록(BLKp)을 소거한다(S227). 선택적으로, 단계(S227)에서 제2 블록을 소거하는 대신 제2 블록(BLKp)을 무효화할 수 있다. 이 경우 제2 블록(BLKp)에 대한 실질적인 소거 동작은 추후 제2 블록(BLKp)에 데이터가 프로그램 될 때 수행될 수 있다. 이후에, 제1 블록(BLKi)에 대해 데이터(Data A)의 리드 동작을 수행하고, 제1 블록(BLKp)의 초기화된 리드 카운트 값(RC1')을 업데이트한다(S229). 단계(S227) 및 단계(S229)는 도 12e에 도시된 과정일 수 있다. 즉, 도 13은 도 12d 및 12e에 도시된 과정을 순서도로 도시한 것이다.
한편, 전술한 바와 같이, 단계들(S223, S225)에서 제2 블록의 리드 카운트 값을 참조하여 리드 카운트 값이 제2 기준값에 도달하였는지 여부를 판단하는 대신에, "제2 메모리 블록에 대해 에러 정정 실패가 발생하였는지 여부를 판단"하여 단계(S231)로 진행하거나, 단계(S227, S229)로 진행할 수 있다.
도 14는 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다. 보다 구체적으로, 도 14는 도 12a 내지 도 12e에 도시된 동작을 나타내는 구체적인 순서도이다.
도 14를 참조하면, 단계들(S241, S243, S245, S247, S249, S251, S253, S255, S261, S263, S265)는 도 10에 도시된 단기(S151, S153, S155, S157, S159, S161, S163, S165, S171, S173, S175)와 실질적으로 동일하다. 따라서 해당 단계에 대한 반복적인 설명은 생략하기로 한다.
도 14의 단계(S267)에서, 컨트롤러(200)는 호스트로부터의 데이터 리드 요청에 대응하여 리드 카운트 값(RC2)이 제2 기준값(RV2)보다 작은지 판단한다(S267). 리드 카운트 값(RC2)이 제2 기준값(RV2)보다 작은 경우, 제2 블록(BLKp)의 데이터(Data A)를 리드하고 리드 카운트 값(RC2)을 업데이트한다(S269). 단계(S265)에서 리드 카운트 값(RC2)이 제2 기준값(RV2)에 도달한 경우, 제1 블록(BLKi)을 참조하도록 맵 테이블(235)을 업데이트하고, 제2 블록(BLKp)을 소거한다(S271). 이후에, 맵 테이블(235)의 업데이트에 기초하여 제1 블록(BLKi)의 데이터(Data A)를 리드하고, 초기화된 제1 블록의 리드 카운트 값(RC1)을 업데이트 할 수 있다(S255). 상술한 과정은 도 11의 단계(S216)에 대응하며, 도 12e에 대응한다.
한편, 전술한 바와 같이, 단계(S267)에서 리드 카운트 값(RC2)을 제2 기준값(RV2)와 비교하는 대신에, 제2 블록(BLKp)에 대하여 에러 정정 실패가 발생하였는지 여부를 판단할 수도 있다. 제2 블록(BLKp)에 대하여 에러 정정 실패가 발생하지 않은 경우, 단계(S269)로 진행하여 제2 블록의 데이터를 리드할 수 있다. 제2 블록(BLKp)에 대하여 에러 정정 실패가 발생한 경우, 단계(S271)로 진행하여 제1 블록(BLKi)을 참조하도록 맵 테이블을 업데이트 하고 제2 블록(BLKp)을 소거할 수 있다.
도 15는 본 발명의 또다른 실시예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 16a 내지 도 16d는 도 15에 따른 동작 방법을 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컨트롤러(200)의 동작 방법에 의하여, 제1 블록의 데이터를 리드하도록 반도체 메모리 장치(100)를 제어하고, 제1 블록의 리드 카운트 값을 업데이트한다(S310). 이후에, 제1 블록의 리드 카운트 값이 미리 결정된 제1 기준값(RV1)에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 반도체 메모리 장치(100)를 제어한다(S312). 이후에, 제1 블록의 데이터를 리드하고, 제1 블록의 리드 카운트 값을 업데이트하도록 반도체 메모리 장치(100)를 제어한다(S314). 이후에, 상기 제1 블록의 리드 카운트 값이 미리 결정된 제2 기준값(RV2)에 도달하면, 제1 블록을 소거하고 제2 블록의 데이터를 리드하도록, 반도체 메모리 장치(100)를 제어한다(S316). 이하에서는 도 16a 내지 도 16d를 참조하여 도 15에 도시된 동작 방법을 상세히 설명하기로 한다.
도 16a를 참조하면, 데이터(Data A)는 제1 블록(BLKi)에 저장되어 있다. 제1 블록(BLKi)에 대한 리드 횟수, 즉 리드 카운트 값(RC1)이 제1 기준값(RV1)보다 작은 동안, 데이터(Data A)에 대한 리드 요청이 있는 경우 단순히 제1 블록(BLKi)에 대해 리드 동작을 수행하도록 한다. 제1 블록(BLKi)에 대한 리드 동작이 반복됨에 따라 리드 카운트 값(RC1)은 증가하게 된다. 위와 같은 과정이 단계(S310)에서 수행된다. 이전의 실시예와 비교하여 보면, 도 15 및 16a와 관련된 실시예에서 제1 기준값(RV1)은 사본 생성 기준값(CRV)과 동일한 기능을 수행할 수 있다.
도 16b에 도시된 바와 같이, 리드 카운트 값(RC1)이 제1 기준값(RV1)에 도달하게 되면, 제1 블록(BLki)에 저장된 데이터(Data A)를 제2 블록(BLKp)에 동일하게 저장한다. 상기 과정은 도 15의 단계(S312)에 의해 수행된다. 이후 도 16c에 도시된 바와 같이, 리드 카운트 값(RC1)이 미리 결정된 제2 기준값(RV2)보다 작은 동안, 데이터(Data A)에 대한 리드 요청이 있는 경우 제1 블록(BLKi)에 대해 리드 동작을 수행하도록 한다. 제1 블록(BLKi)에 대한 리드 동작이 반복됨에 따라 리드 카운트 값(RC1)은 증가하게 된다. 이 경우 데이터(Data A)의 리드 동작은 제1 블록(BLKi)에 대해서 수행하며, 데이터(Data A)의 사본이 제2 블록(BLKp)에 저장되어 있는 상태이다. 상기 과정은 도 15의 단계(S314)에 의해 수행된다.
이후, 도 16d에 도시된 바와 같이, 리드 카운트 값(RC1)이 제2 기준값(RV2)에 도달하게 되면, 이후 데이터(Data A)의 리드 요청이 있는 경우 제1 블록(BLKi)을 소거하고, 제2 블록(BLKp)에 대해 리드 동작을 수행하게 된다. 전술한 바와 같이, 제2 기준값(RV2)은 제1 기준값(RV1)과 상이한 값이다. 보다 구체적으로, 제2 기준값(RV2)은 제1 기준값(RV1)보다 큰 값이다. 예시적으로, 제2 기준값(RV2)은 리드-리트라이와 같은 데이터 판독 방법을 사용하지 못할 정도로 리드 스트레스가 발생하는 기준을 나타내는 값일 수 있다. 상기 제2 기준값(RV2)은 실험적으로 결정될 수 있다. 상기 과정이 도 15의 단계(S316)에 의해 수행된다.
도 15 및 도 16a 내지 16d를 참조하여 설명한 방법은 제1 메모리 블록을 소거한다는 점에서, 도 7 내지 도 15를 참조하여 설명한 방법과 다르다. 즉, 사본 메모리 블록에 대해 데이터 리드를 수행할 때 원본 메모리 블록은 소거하도록 한다. 선택적으로, 원본 메모리 블록을 무효화 할 수도 있다.
도 17은 본 발명의 또다른 실시예에 따른 컨트롤러의 동작 방법을 나타내는 또다른 순서도이다. 즉, 도 17은 도 15에 도시된 방법을 보다 자세히 나타내는 순서도이다.
도 17을 참조하면, 단계(S321)에서 데이터 리드 요청이 수신된다. 단계(S323)에서, 제1 블록(BLKi)의 리드 카운트 값(RC1)을 참조한다(S323).
단계(S325)에서 리드 카운트 값(RC1)이 제2 기준값(RV2)보다 작은지 여부를 판단한다. 리드 카운트 값(RC1)이 제2 기준값(RV2)보다 작은 경우, 리드 카운트 값(RC1)이 제1 기준값(RV1)보다 작은지 여부를 판단한다. 리드 카운트 값(RC1)이 제1 기준값(RV1)보다 작은 경우, 제1 블록의 데이터를 리드하고, 리드 카운트 값(RC1)을 업데이트 한다(S337). 리드 카운트 값(RC1)이 제1 기준값(RV1)에 도달한 경우, 제1 블록의 데이터를 제2 블록(BLKp)에 복사한다(S335). 또한, 복사된 제2 블록의 주소 정보를 맵 테이블에 저장한다(S335). 이후에 제1 블록의 데이터를 리드하고, 리드 카운트 값(RC1)을 업데이트 한다(S337).
단계(S325)에서 리드 카운트 값(RC1)이 제2 기준값(RV2)에 도달한 경우, 제2 블록을 참조하도록 맵 테이블을 업데이트 하고, 제1 블록을 소거한다(S327). 이후에, 제2 블록의 데이터를 리드하고, 제2 블록의 리드 카운트 값(RC2)을 업데이트 한다. 추후에 제2 블록의 리드 카운트 값(RC2)이 제1 기준값(RV1)에 도달하는 경우 제2 블록의 데이터를 다른 블록에 복사하게 될 것이다. 또한, 제2 블록의 리드 카운트 값(RC2)이 제2 기준값(RV2)에 도달하는 경우 제2 블록을 소거하고 복사된 블록에 대해 리드 동작을 수행하게 될 것이다.
도 18은 도 1의 메모리 시스템을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100) 및 컨트롤러(1100)는는 도 1을 참조하여 설명된 반도체 메모리 장치 및 컨트롤러일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 도 18의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 19에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 또는 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1 또는 도 19를 참조하여 설명된 컨트롤러(200, 1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 20은 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 20에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 20에서, 도 19를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 18을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 18 및 도 19를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 메모리 시스템 100: 반도체 메모리 장치
105: 주변 회로 110: 메모리 셀 어레이
200: 컨트롤러 210: 컨트롤러 제어부
211: 리드 카운트 비교부 213: 맵 테이블 제어부
215: 커맨드 생성부 230: 저장부
231: 리드 카운트 저장부 233: 기준값 저장부
237: 맵 테이블

Claims (17)

  1. 복수의 메모리 블록을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러로서,
    상기 복수의 메모리 블록들 중 원본 메모리 블록의 리드 횟수를 미리 결정된 사본 생성 기준값과 비교하여, 상기 원본 메모리 블록에 저장된 원본 데이터의 사본 데이터를 생성할지 여부를 결정하고, 상기 결정에 대응하는 커맨드를 생성하는 컨트롤러 제어부; 및
    상기 사본 생성 기준값 및 상기 원본 메모리 블록에 대한 어드레스 정보를 저장하는 저장부를 포함하는, 컨트롤러.
  2. 제1 항에 있어서, 상기 저장부는,
    상기 사본 생성 기준값을 저장하는 기준값 저장부;
    상기 원본 메모리 블록의 리드 횟수를 저장하는 리드 카운트 저장부; 및
    상기 원본 메모리 블록의 어드레스 정보를 저장하는 맵 테이블을 포함하는, 컨트롤러.
  3. 제2 항에 있어서, 상기 컨트롤러 제어부는,
    상기 기준값 저장부로부터 상기 사본 생성 기준값을 수신하고, 상기 리드 카운트 저장부로부터 상기 리드 횟수를 수신하여, 상기 사본 생성 기준값과 상기 리드 횟수를 비교하도록 구성되는 리드 카운트 비교부;
    상기 맵 테이블에 상기 어드레스 정보를 저장하고 업데이트하도록 구성되는 맵테이블 제어부; 및
    상기 리드 카운트 비교부의 비교 결과에 기초하여, 상기 사본 데이터를 생성하기 위한 커맨드를 생성하는 커맨드 생성부를 포함하는, 컨트롤러.
  4. 제3 항에 있어서,
    상기 커맨드 생성부가 상기 사본 데이터를 생성하기 위한 커맨드를 생성하는 경우,
    상기 맵 테이블 제어부는 상기 사본 데이터가 저장되는 사본 메모리 블록의 어드레스 정보를 상기 맵 테이블에 저장하는 것을 특징으로 하는, 컨트롤러.
  5. 제4 항에 있어서,
    상기 사본 메모리 블록의 어드레스 정보는 상기 원본 메모리 블록의 어드레스 정보에 대응하여 추가적으로 저장되는 것을 특징으로 하는, 컨트롤러.
  6. 제3 항에 있어서,
    상기 리드 카운트 비교부는 상기 원본 메모리 블록의 리드 횟수를 미리 결정된 제1 기준값과 비교하고,
    상기 맵 테이블 제어부는 상기 비교 결과에 기초하여, 상기 사본 데이터가 저장된 상기 사본 메모리 블록을 참조하도록 상기 맵 테이블을 업데이트 하도록 구성되는, 컨트롤러.
  7. 제6 항에 있어서,
    상기 리드 카운트 비교부는 상기 사본 메모리 블록의 리드 횟수를 상기 제1 기준값과 비교하고,
    상기 맵 테이블 제어부는 상기 비교 결과에 기초하여, 상기 원본 데이터가 저장된 상기 원본 메모리 블록을 참조하도록 상기 맵 테이블을 업데이트 하도록 구성되는, 컨트롤러.
  8. 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서,
    제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하고, 상기 제1 블록의 리드 카운트 값을 업데이트 하는 단계;
    상기 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 상기 반도체 메모리 장치를 제어하는 단계;
    상기 제1 블록의 리드 카운트 값이 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
    상기 제2 블록의 리드 카운트 값이 상기 제1 기준값에 도달하면, 상기 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함하는, 컨트롤러의 동작 방법.
  9. 제8 항에 있어서, 상기 사본 생성 기준값은 상기 제1 기준값보다 작은 것을 특징으로 하는, 컨트롤러의 동작 방법.
  10. 제8 항에 있어서, 상기 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 상기 반도체 메모리 장치를 제어하는 단계에서는,
    상기 제2 블록의 주소 정보를 상기 맵 테이블에 저장하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  11. 제8 항에 있어서, 상기 제1 블록의 리드 카운트 값이 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계에서는,
    상기 제2 블록의 데이터 리드와 함께 상기 제2 블록의 리드 카운트값을 업데이트하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 제8 항에 있어서, 상기 제2 블록의 리드 카운트 값이 상기 제1 기준값에 도달하면, 상기 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계에서는,
    상기 제1 블록의 데이터 리드와 함께 상기 제1 블록의 리드 카운트값을 업데이트하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  13. 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서,
    제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하고, 상기 제1 블록의 리드 카운트 값을 업데이트 하는 단계;
    상기 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 상기 반도체 메모리 장치를 제어하는 단계;
    상기 제1 블록의 리드 카운트 값이 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
    상기 제2 블록의 리드 카운트 값이 상기 제1 기준값보다 큰 제2 기준값에 도달하면, 상기 제2 블록의 데이터를 소거하고, 상기 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함하는, 컨트롤러의 동작 방법.
  14. 제13 항에 있어서, 상기 사본 생성 기준값은 상기 제1 기준값보다 작은 것을 특징으로 하는, 컨트롤러의 동작 방법.
  15. 제13 항에 있어서, 상기 제1 블록의 리드 카운트 값이 미리 결정된 사본 생성 기준값에 도달하면, 상기 제1 블록의 데이터를 제2 블록에 복사하도록 상기 반도체 메모리 장치를 제어하는 단계에서는,
    상기 제2 블록의 주소 정보를 상기 맵 테이블에 저장하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 제13 항에 있어서, 상기 제1 블록의 리드 카운트 값이 제1 기준값에 도달하면, 상기 제2 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계에서는,
    상기 제2 블록의 데이터 리드와 함께 상기 제2 블록의 리드 카운트값을 업데이트하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  17. 제13 항에 있어서, 상기 제2 블록의 리드 카운트 값이 상기 제1 기준값보다 큰 제2 기준값에 도달하면, 상기 제2 블록의 데이터를 소거하고, 상기 제1 블록의 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계에서는,
    상기 제2 블록에 대해 소거 동작을 수행하고,
    상기 제1 블록의 데이터 리드와 함께 상기 제1 블록의 리드 카운트값을 업데이트하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
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