KR102648785B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 읽기 및 쓰기 회로, 제어 로직 및 과구동 설정부를 포함한다. 상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 워드 라인들을 통해 연결되고, 상기 메모리 셀 어레이에 대한 동작을 위한 어드레스를 디코딩한다. 상기 읽기 및 쓰기 회로는 상기 메모리 셀 어레이에 대한 읽기 동작 또는 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 읽기 동작 또는 프로그램 동작을 수행하도록, 상기 어드레스 디코더 및 상기 읽기 및 쓰기 회로를 제어한다. 상기 과구동 설정부는 상기 메모리 셀 어레이의 상기 워드 라인들에 인가되는 동작 전압의 과구동 동작에 대한 과구동 설정값을 결정한다. 또한, 상기 제어 로직은 상기 과구동 설정값에 기초하여, 상기 워드 라인들에 인가되는 동작 전압의 과구동 동작을 제어하도록 구성된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
미국 특허공보 US 7,920,410 B1(2011.04.05. 공개)
본 발명의 일 실시예는 동작 특성이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시예는 동작 특성이 향상된 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 읽기 및 쓰기 회로, 제어 로직 및 과구동 설정부를 포함한다. 상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 워드 라인들을 통해 연결되고, 상기 메모리 셀 어레이에 대한 동작을 위한 어드레스를 디코딩한다. 상기 읽기 및 쓰기 회로는 상기 메모리 셀 어레이에 대한 읽기 동작 또는 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 읽기 동작 또는 프로그램 동작을 수행하도록, 상기 어드레스 디코더 및 상기 읽기 및 쓰기 회로를 제어한다. 상기 과구동 설정부는 상기 메모리 셀 어레이의 상기 워드 라인들에 인가되는 동작 전압의 과구동 동작(overdrive operation)에 대한 과구동 설정값을 결정한다. 또한, 상기 제어 로직은 상기 과구동 설정값에 기초하여, 상기 워드 라인들에 인가되는 동작 전압의 과구동 동작을 제어하도록 구성된다.
일 실시예에서, 상기 제어 로직은, 상기 설정값에 기초하여, 과구동 시간 동안 타겟 전압 레벨보다 높은 과구동 전압 레벨을 갖는 상기 동작 전압을 인가하도록 상기 어드레스 디코더를 제어할 수 있다. 또한, 상기 제어 로직은, 상기 과구동 시간 이후에 상기 타겟 전압 레벨을 갖는 상기 동작 전압을 인가하도록 상기 어드레스 디코더를 제어할 수 있다.
일 실시예에서, 상기 과구동 설정부는 온도 감지부, 설정값 저장부 및 설정값 결정부를 포함할 수 있다. 상기 온도 감지부는 상기 반도체 메모리 장치의 온도를 감지하여 온도 정보를 생성할 수 있다. 상기 설정값 저장부는 상기 동작 전압의 과구동 동작에 대한 복수의 설정값들을 저장할 수 있다. 상기 설정값 결정부는 상기 온도 정보에 기초하여, 상기 설정값 저장부에 저장된 복수의 설정값들 중 어느 하나를 상기 동작 전압의 과구동 설정값으로 결정할 수 있다.
일 실시예에서, 상기 설정값 결정부는, 상기 온도 정보에 기초하여, 상기 과구동 동작 동안 인가되는 과구동 전압 레벨을 결정할 수 있다.
일 실시예에서, 상기 설정값 결정부는, 상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 낮은 레벨의 전압값을 상기 과구동 전압 레벨로 결정할 수 있다.
일 실시예에서, 상기 설정값 결정부는, 상기 온도 정보에 기초하여, 상기 과구동 동작을 수행하는 과구동 시간을 결정할 수 있다.
일 실시예에서, 상기 설정값 결정부는, 상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 짧은 시간을 상기 과구동 시간으로 결정할 수 있다.
일 실시예에서, 상기 동작 전압은 프로그램 동작 시 워드 라인에 인가되는 프로그램 검증 전압 및 읽기 동작 시 워드 라인에 인가되는 읽기 전압 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 동작 전압은 프로그램 동작시 워드 라인에 인가되는 프로그램 검증 전압일 수 있다. 또한, 상기 과구동 설정부는, 프로그램 상태 검출부, 설정값 저장부 및 설정값 결정부를 포함할 수 있다. 상기 프로그램 상태 검출부는 상기 프로그램 동작 중 프로그램 상태를 검출할 수 있다. 상기 설정값 저장부는 상기 프로그램 검증 전압의 과구동 동작에 대한 복수의 설정값들을 저장할 수 있다. 상기 설정값 결정부는 검출된 상기 프로그램 상태 정보에 기초하여, 상기 설정값 저장부에 저장된 복수의 설정값들 중 어느 하나를 상기 동작 전압의 과구동 설정값으로 결정할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이의 메모리 셀들은 선택된 워드 라인의 상기 프로그램 동작에 의해 소거 상태, 제 1 내지 제 k 프로그램 상태 중 어느 한 상태를 갖도록 프로그램 될 수 있다. 상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 과구동 설정값을 변경할 수 있다. 여기에서, 상기 k는 2보다 큰 자연수이고, 상기 i는 1보다 크거나 같고 k보다 작은 자연수일 수 있다.
일 실시예에서, 상기 과구동 설정값은 상기 과구동 동작 동안 인가되는 과구동 전압 레벨을 포함할 수 있다. 상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 상기 과구동 전압 레벨들을 낮출 수 있다.
일 실시예에서, 상기 과구동 설정값은 상기 과구동 동작 동안 인가되는 과구동 전압 레벨을 포함할 수 있다. 상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 상기 과구동 전압 레벨들을 높일 수 있다.
일 실시예에서, 상기 과구동 설정값은 상기 과구동 동작을 수행하는 과구동 시간을 포함할 수 있다. 상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 과구동 동작을 수행하는 상기 과구동 시간을 줄일 수 있다.
일 실시예에서, 상기 과구동 설정값은 상기 과구동 동작을 수행하는 과구동 시간을 포함할 수 있다. 상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 과구동 동작을 수행하는 상기 과구동 시간을 늘릴 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 반도체 메모리 장치의 동작을 위한 동작 커맨드를 수신하는 단계, 상기 반도체 메모리 장치의 현재 온도를 감지하여, 온도 정보를 생성하는 단계, 상기 온도 정보에 기초하여, 상기 동작 커맨드와 관련된 동작 전압의 과구동 설정값을 결정하는 단계, 상기 결정된 과구동 설정값에 기초하여, 타겟 전압 레벨보다 높은 과구동 전압 레벨의 동작 전압을 인가하는 단계 및 상기 과구동 전압 레벨을 하강하여 상기 타겟 전압 레벨의 동작 전압을 인가하는 단계를 포함한다.
일 실시예에서, 상기 과구동 설정값은 상기 과구동 전압 레벨로 결정되는 전압값을 포함할 수 있다. 상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 낮은 레벨의 전압값을 상기 과구동 전압 레벨로 결정할 수 있다.
일 실시예에서, 상기 과구동 설정값은 상기 과구동 동작이 수행되는 과구동 시간을 포함할 수 있다. 상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 짧은 시간을 상기 과구동 시간으로 결정할 수 있다.
본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 반도체 메모리 장치의 프로그램 동작을 위한 프로그램 커맨드를 수신하는 단계 및 선택된 메모리 셀들의 프로그램 상태에 기초하여, 과구동 전압 레벨을 갖는 프로그램 검증 전압을 이용한 프로그램 동작을 수행하는 단계를 포함한다.
일 실시예에서, 상기 반도체 메모리 장치의 메모리 셀들은 상기 프로그램 동작에 의해 소거 상태, 제 1 내지 제 k 프로그램 상태 중 어느 한 상태를 갖도록 프로그램 될 수 있다. 또한 상기 과구동 전압 레벨을 갖는 프로그램 검증 전압을 이용한 프로그램 동작을 수행하는 단계는, 과구동 전압 레벨을 갖는 검증 전압들을 이용하여, 제 1 내지 제 k 프로그램 상태 중 제 i 프로그램 상태에 대한 프로그램 루프를 수행하는 단계, 상기 제 i 프로그램 상태에 대한 프로그램 동작이 완료되었는지 여부를 판단하는 단계 및 상기 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 과구동 설정값을 변경하는 단계를 포함할 수 있다. 여기에서, k는 2보다 큰 자연수이고, i는 1보다 크거나 같고 k보다 작은 자연수일 수 있다.
일 실시예에서, 상기 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 과구동 설정값을 변경하는 단계 이후에, 제 i+1 프로그램 상태에 대한 프로그램 루프를 수행하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 동작 특성이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시예에 의하면, 동작 특성이 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3a, 3b 및 3c는 도 1의 메모리 셀 어레이의 다른 실시예들을 나타내는 도면이다.
도 4는 도 1의 반도체 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포의 일 예를 나타내는 도면이다.
도 5는 통상적인 반도체 메모리 장치의 동작 방법에서 워드 라인에 전압을 인가하는 경우 정착 시간을 나타내는 그래프이다.
도 6은 과구동 전압(overdrive voltage)을 이용한 반도체 메모리 장치의 동작 방법에서 워드 라인에 전압을 인가하는 경우 정착 시간을 나타내는 그래프이다.
도 7a은 통상적인 반도체 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 7b는 과구동 전압을 이용한 반도체 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 8은 도 1에 도시된 과구동 설정부의 일 실시예를 나타내는 블록도이다.
도 9a, 도 9b 및 도 9c는 과구동 설정부에 의한 과구동 전압 레벨의 결정을 설명하기 위한 도면이다.
도 10a, 도 10b 및 도 10c는 과구동 설정부에 의한 과구동 시간의 결정을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12a, 도 12b 및 도 12c는 도 11에 도시된 과구동 설정값을 결정하는 단계의 예시적인 실시예들을 나타내는 순서도이다.
도 13a는 통상적인 반도체 메모리 장치의 읽기 방법을 나타내는 타이밍도이다.
도 13b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 방법을 나타내는 타이밍도이다.
도 14는 도 1에 도시된 과구동 설정부의 다른 실시예를 나타내는 블록도이다.
도 15는 과구동 설정부에 의한 과구동 설정 레벨의 결정을 설명하기 위한 도면이다.
도 16은 과구동 설정부에 의한 과구동 시간의 결정을 설명하기 위한 도면이다.
도 17은 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18은 도 17에 도시된 과구동 전압 레벨을 갖는 검증 전압을 이용한 프로그램 동작을 보다 상세히 나타내는 순서도이다.
도 19는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 과구동 설정부(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록들을 포함할 수 있다. 예를 들어, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 두 개의 서브 블록들을 포함할 수 있다. 다른 예에서, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 네 개의 서브 블록들을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록들에 포함되는 서브 블록은 이에 제한 되지 않으며, 다양한 개수의 서브 블록들이 메모리 블록들 각각에 포함될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
과구동 설정부(160)는 메모리 셀 어레이(110)의 워드 라인들(WL)에 인가되는 동작 전압의 과구동 동작(overdrive operation)에 대한 과구동 설정값(overdrive set parameter)을 결정한다. 제어 로직(140)은 상기 과구동 설정값에 기초하여, 워드 라인들(WL)에 인가되는 동작 전압의 과구동 동작을 제어할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 과구동 설정부(160)는, 반도체 메모리 장치(100)의 현재 온도에 기초하여 과구동 설정값을 결정할 수 있다. 따라서, 온도 변화에 따라서 적응적으로 반도체 메모리 장치(100)의 과구동 동작을 제어할 수 있다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치(100)의 과구동 설정부(160)는, 프로그램 동작 중 선택된 메모리 셀들의 프로그램 상태에 기초하여 과구동 설정값을 결정할 수 있다. 따라서, 프로그램 루프가 진행됨에 따라 적응적으로 반도체 메모리 장치(100)의 과구동 동작을 제어할 수 있다. 이에 따라, 반도체 메모리 장치(100)의 동작 속도가 향상된다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 3차원 구조로 구성된 각 메모리 블록의 구조는 도 3b 및 3c를 참조하여 더 상세히 설명된다. 한편, 도 2에 도시된 바와는 달리, 메모리 셀 어레이(110)의 각 메모리 블록은 2차원 구조를 가질 수도 있다. 2차원 구조의 메모리 블록에 대해서는 도 3a를 참조하여 더 상세히 설명된다.
도 3a, 3b 및 3c는 도 1의 메모리 셀 어레이의 다른 실시예들을 나타내는 도면이다.
도 3a를 참조하면, 메모리 셀 어레이(110_1)에 포함된 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3a에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(140)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(130)에 의해 제어된다.
도 3a에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이(110_1)로 구성될 수 있다. 그러나, 실시예에 따라, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다. 3차원 구조의 메모리 셀 어레이에 대해서는 도 3b 및 도 3c를 참조하여 후술하기로 한다.
도 3b는 도 1의 메모리 셀 어레이(110)의 다른 실시예(110_2)를 나타내는 도면이다.
도 3b를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 3b에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 3b를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3b에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3b에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3b에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 3c는 도 1의 메모리 셀 어레이(110)의 또다른 실시예(110_3)를 나타내는 도면이다.
도 3c를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 3c에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 3c의 메모리 블록(BLK1')은 도 3b의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 4는 도 1의 반도체 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포의 일 예를 나타내는 도면이다. 구체적으로, 도 4에는 반도체 메모리 장치에 포함되는 각 메모리 셀들이 2 비트의 데이터를 저장하는 멀티-레벨 셀(Multi-Level Cell; MLC)인 경우의 문턱 전압 산포가 도시되어 있다.
도 4에서, 가로 축은 메모리 셀들의 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 개수를 나타낸다. 도 4에는 메모리 셀들이 소거 상태(PV0), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3)를 갖는 경우가 예시적으로 도시되어 있다. 그러나, 이는 본 발명을 설명하기 위한 일 예에 불과하며, 메모리 셀들이 가질 수 있는 프로그램 상태의 개수는 특정 형태에 국한되지 않고 다양하게 구성될 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함되는 메모리 셀들은 1 비트의 데이터를 저장하는 싱글-레벨 셀(Single-Level Cell; SLC)일 수 있다. 다른 예에서, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함되는 메모리 셀들은 3 비트의 데이터를 저장하는 트리플-레벨 셀(Triple-Level Cell; TLC)일 수 있다. 또다른 예에서, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함되는 메모리 셀들은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(Quad-Level Cell; QLC)일 수 있다. 또다른 예에서, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함되는 메모리 셀들은 5 비트 또는 그 이상 비트의 데이터를 저장할 수 있는 메모리 셀일 수 있다.
불휘발성 메모리 장치는 덮어쓰기(rewrite)가 불가능하기 때문에, 프로그램 동작을 수행하기에 앞서 메모리 셀들에 대해 소거 동작을 수행하여 상기 메모리 셀들을 소거 상태(PV0)로 만들 수 있다. 상기 메모리 셀들이 소거 상태(PV0)로 된 후에, 상기 메모리 셀들에 대해 프로그램 루프를 복수 회 수행하여 상기 메모리 셀들을 소거 상태(PV0) 및 제1 내지 제3 프로그램 상태(PV1∼PV3) 중의 어느 하나로 프로그램할 수 있다.
여기서, 제1 프로그램 상태(PV1)에 있는 메모리 셀들의 문턱 전압은 제1 프로그램 검증 전압(Vvr1)보다 높게 형성되고, 제2 프로그램 상태(PV2)에 있는 메모리 셀들의 문턱 전압은 제2 프로그램 검증 전압(Vvr2)보다 높게 형성되고, 제3 프로그램 상태(PV3)에 있는 메모리 셀들의 문턱 전압은 제3 프로그램 검증 전압(Vvr3)보다 높게 형성될 수 있다. 일 실시예에 있어서, 제 1 프로그램 검증 전압(Vvr1), 제 2 프로그램 검증 전압(Vvr2) 및 제3 프로그램 검증 전압(VPV3)은 접지 전압보다 높은 양의 전압일 수 있다.
한편, 반도체 메모리 장치의 읽기(Read) 동작 시에, 메모리 셀에 저장된 데이터에 대응하는 문턱 전압 상태를 판독하기 위해, 제 1 내지 제 3 읽기 전압(Vrd1~Vrd3)이 인가될 수 있다. 제 1 읽기 전압(Vrd1)은 제 1 프로그램 검증 전압(Vvr1)보다 작은 값을 가질 수 있다. 제 2 읽기 전압(Vrd2)은 제 2 프로그램 검증 전압(Vvr2)보다 작은 값을 가질 수 있다. 제 3 읽기 전압(Vrd3)은 제 3 프로그램 검증 전압(Vvr3)보다 작은 값을 가질 수 있다.
도 5는 통상적인 반도체 메모리 장치의 동작 방법에서 워드 라인에 전압을 인가하는 경우 정착 시간을 나타내는 그래프이다. 도 6은 과구동 전압(overdrive voltage)을 이용한 반도체 메모리 장치의 동작 방법에서 워드 라인에 전압을 인가하는 경우 정착 시간을 나타내는 그래프이다.
최근 반도체 메모리 장치가 고밀화 됨에 따라서, 워드 라인의 부하가 증가하게 되어 정착 시간(settling time)이 증가하는 경향이 나타나고 있다. 도 5를 참조하면, 글로벌 워드 라인(Global word line; GWL)에 특정 구동 전압을 인가하는 경우, 인접하여 위치한 로컬 워드 라인(Near Local word line) 및 멀리 위치한 로컬 워드 라인(Far Local word line)의 전압 변화가 도시되어 있다. 먼 위치의 로컬 워드 라인은 가까운 위치의 로컬 워드 라인보다 느리게 전압이 상승하게 된다. 한편, 동일한 위치에 있는 워드 라인의 경우, 부하가 큰 워드 라인은 부하가 작은 워드 라인보다 느리게 전압이 상승하게 된다. 도 5에서, 상대적으로 큰 부하를 갖는 워드 라인의 전압은 점선으로 도시되었다. 이와 같이, 워드 라인의 부하가 증가하는 경우 정착 시간이 증가하므로, 반도체 메모리 장치의 동작 시간이 증가하게 된다. 이는 반도체 메모리 장치의 성능을 저하시키는 원인이 된다.
한편, 도 6을 참조하면, 과구동 전압(overdrive voltage)을 이용한 반도체 메모리 장치의 동작 방법이 도시되어 있다. 본 명세서에서, 전압 인가의 초기 단계에서 인가되는, 목표로 하는 타겟 전압 레벨보다 일정 레벨 높은 전압을 "과구동 전압(overdrive voltage)"으 지칭하고, 상기 과구동 전압을 이용하여 동작 전압을 인가하는 것을 "과구동 동작(overdrive operation)"이라 지칭한다. 또한, 상기 과구동 동작을 수행하는 시간을 "과구동 시간(overdrive duration)"이라 지칭한다. 정착 시간을 줄이기 위하여, 과구동 동작에 의해, 구동 초기의 일정 시간(tovd) 동안 목표로 하는 타겟 전압 레벨(Vtrg)보다 높은 값의 전압인, 과구동 전압(Vovd)을 인가할 수 있다. 과구동 전압(Vovd)이 인가되는 동안, 도 5와 비교하여 볼 때 로컬 워드 라인의 전압들은 상대적으로 빠르게 상승하게 된다. 과구동 전압(Vovd)의 인가가 종료된 이후에는 타겟 전압 레벨(Vtrg)의 전압이 인가된다. 이에 따라, 로컬 워드 라인의 전압은 타겟 전압 레벨(Vtrg)로 수렴하게 된다. 도 5와 비교하여 볼 때, 구동 초기의 일정 기간(tovd) 동안 타겟 전압 레벨(Vtrg)보다 높은 과구동 전압(Vovd)을 인가하여, 정착 시간을 줄임으로써 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 과구동 전압을 이용하여 반도체 메모리 장치의 워드 라인에 인가되는 동작 전압을 인가한다.
후술하는 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 반도체 메모리 장치의 현재 온도에 기초하여 과구동 설정값이 결정될 수 있다. 따라서, 온도 변화에 따라서 적응적으로 반도체 메모리 장치의 과구동 동작을 제어할 수 있다. 한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 프로그램 동작 중 선택된 메모리 셀들의 프로그램 상태에 기초하여 과구동 설정값을 결정할 수 있다. 따라서, 프로그램 루프가 진행됨에 따라 적응적으로 반도체 메모리 장치의 과구동 동작을 제어할 수 있다. 이에 따라, 반도체 메모리 장치의 동작 속도가 향상된다.
도 7a은 통상적인 반도체 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다. 도 7b는 과구동 전압을 이용한 반도체 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 7a를 참조하면, 일반적인 프로그램 방법에 따라, 프로그램 루프들(PL1_1, PL1_2, ..., PL2_1, ..., PL3_1, ...)이 진행된다. 도 7a에는 일부 프로그램 루프들만이 도시되어 있다. 상술한 프로그램 루프들 중, 프로그램 루프들(PL1_1, PL1_2, ...)에 의해 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된다. 또한, 프로그램 루프들(PL2_1, ...)에 의해 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된다. 또한, 프로그램 루프들(PL3_1, ...)에 의해 제 3 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된다.
도 7a에 도시된 바와 같이, 프로그램 루프(PL1_1)에서 프로그램 펄스(Vpgm1_1)가 인가된다. 프로그램 펄스(Vpgm1_1)가 인가된 후에, 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된다. 프로그램 검증 전압(Vvr1)은 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램 검증을 위한 전압이다. 프로그램 검증 전압(Vvr2)은 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램 검증을 위한 전압이다. 프로그램 검증 전압(Vvr3)은 제 3 프로그램 상태(PV3)에 대응하는 메모리 셀들의 프로그램 검증을 위한 전압이다. 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된 후에, 프로그램이 완료되지 않은 메모리 셀들의 문턱 전압을 변경하기 위해 프로그램 루프(PL1_2)가 수행된다. 프로그램 루프(PL1_2)에서 프로그램 펄스(Vpgm1_2)가 인가된다. 이후에 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된다.
제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL2_1, ...)이 수행된다. 프로그램 루프(PL2_1)에서 프로그램 펄스(Vpgm2_1)가 인가된다. 프로그램 펄스(Vpgm2_1)가 인가된 후에, 제 2 및 제 3 프로그램 상태(PV2, PV3)에 대응하는 프로그램 검증 전압들(Vvr2, VVr3)이 인가된다. 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료되었으므로, 프로그램 루프(PL2_1)에서 제 1 프로그램 상태(PV0)에 대응하는 프로그램 검증 전압(Vvr1)은 인가되지 않을 수 있다. 상기 프로그램 루프는 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램 동작이 완료될 때까지 반복하여 수행될 수 있다.
제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL3_1, ...)이 수행된다. 프로그램 루프(PL3_1)에서 프로그램 펄스(Vpgm3_1)가 인가된다. 프로그램 펄스(Vpgm3_1)가 인가된 후에, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압(VVr3)이 인가된다. 제 1 및 제 2 프로그램 상태(PV1, PV2)에 대응하는 메모리 셀들의 프로그램이 완료되었으므로, 프로그램 루프(PL3_1)에서 제 1 및 제 2 프로그램 상태(PV1, PV2)에 대응하는 프로그램 검증 전압들(Vvr1, Vvr2)은 인가되지 않을 수 있다. 상기 프로그램 루프는 제 3 프로그램 상태(PV3)에 대응하는 메모리 셀들의 프로그램 동작이 완료될 때까지 반복하여 수행될 수 있다.
도 7b를 참조하면, 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)의 인가시 과구동 동작을 수행하는 프로그램 방법을 나타내는 타이밍도가 도시되어 있다. 프로그램 루프(PL1_1)에서, 프로그램 펄스(Vpgm1_1)를 인가하는 과정인 도 7a와 동일하다. 프로그램 검증 전압 인가시, 과구동 동작이 함께 수행된다. 즉, 제 1 프로그램 상태(PV1)에 대응하는 프로그램 검증 전압(Vvr1)의 인가 시, 일정 기간 동안 프로그램 검증 전압(Vvr1)보다 높은 과구동 전압 레벨(Vvi1)의 전압이 먼저 인가된다. 또한, 제 2 프로그램 상태(PV2)에 대응하는 프로그램 검증 전압(Vvr2)의 인가 시, 일정 기간 동안 프로그램 검증 전압(Vvr2)보다 높은 과구동 전압 레벨(Vvi2)의 전압이 인가된다. 한편, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압(Vvr3)의 인가 시, 일정 기간 동안 프로그램 검증 전압(Vvr3)보다 높은 과구동 전압 레벨(Vvi3)의 전압이 인가된다. 다른 프로그램 루프들에 대하여도 동일한 프로그램 검증 전압들이 인가될 수 있다.
도 5 및 도 6을 참조하여 설명한 내용을 함께 참조하면, 도 7b에 도시된 바와 같이 과구동 동작을 이용함으로써 프로그램 검증 시간을 단축시킬 수 있다. 이에 따라, 전체 프로그램 시간이 감소하여, 반도체 메모리 장치의 동작 속도가 향상될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 도 7b에 도시된 바와 같이 과구동 전압을 이용하되, 반도체 메모리 장치(100)의 현재 온도에 기초하여 과구동 설정값을 결정할 수 있다. 따라서, 온도 변화에 따라서 적응적으로 반도체 메모리 장치(100)의 과구동 동작을 제어할 수 있다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 도 7b에 도시된 바와 같이 과구동 전압을 이용하되, 프로그램 동작 중 선택된 메모리 셀들의 프로그램 상태에 기초하여 과구동 설정값을 결정할 수 있다. 따라서, 프로그램 루프가 진행됨에 따라 적응적으로 반도체 메모리 장치(100)의 과구동 동작을 제어할 수 있다. 이에 따라, 반도체 메모리 장치(100)의 동작 속도가 향상된다.
도 8은 도 1에 도시된 과구동 설정부의 일 실시예를 나타내는 블록도이다.
도 8을 참조하면, 과구동 설정부(160_1)는 온도 감지부(161), 설정값 저장부(165) 및 설정값 결정부(165)를 포함할 수 있다. 온도 감지부(161)는 반도체 메모리 장치(100)의 온도를 감지하여 온도 정보를 생성할 수 있다. 즉, 온도 감지부(161)는 반도체 메모리 장치(100) 내부 또는 그에 인접하여 구비되는 온도 센서를 포함하여 구성될 수 있다.
설정값 저장부(163)는 상기 동작 전압의 과구동 동작에 대한 복수의 설정값들을 저장할 수 있다. 일 실시예에서, 설정값 저장부(163)는 일정 범위의 온도들과, 이에 대응하는 설정값들로 구성되는 룩-업 테이블(Look-up table)을 포함할 수 있다. 설정값 저장부(163)에 저장되는 설정값들은, 과구동 동작시 인가되는 과구동 전압 레벨과, 과구동 동작이 지속되는 과구동 시간을 포함할 수 있다.
설정값 결정부(165)는 온도 감지부(161)에서 생성된 온도 정보에 기초하여, 설정값 저장부(163)에 저장된 복수의 설정값들 중 어느 하나를 상기 동작 전압의 과구동 설정값으로 결정할 수 있다. 설정값 결정부(165)는, 상기 온도 정보에 기초하여, 설정값 저장부(163)를 참조하여, 해당 온도에 대응하는 과구동 설정값을 결정할 수 있다. 예를 들어, 설정값 결정부(165)는 온도 정보에 기초하여, 설정값 저장부(163)에 저장된 과구동 전압 레벨들 중 어느 하나를 선택할 수 있다. 또한, 설정값 결정부(165)는 온도 정보에 기초하여, 설정값 저장부(163)에 저장된 과구동 시간들 중 어느 하나를 선택할 수 있다.
도 1에 도시된 제어 로직(140)은, 과구동 설정부(160_1)에 의해 결정된 상기 과구동 설정값에 기초하여, 과구동 시간 동안 타겟 전압 레벨보다 높은 과구동 전압 레벨을 갖는 상기 동작 전압을 인가하도록 상기 어드레스 디코더(120)를 제어할 수 있다. 한편, 제어 로직(140)은 과구동 동작 수행 이후에, 상기 타겟 전압 레벨을 갖는 상기 동작 전압을 인가하도록 상기 어드레스 디코더(120) 를 제어할 수 있다. 이에 따라, 워드 라인에 인가되는 동작 전압은 상기 과구동 전압 레벨에서 상기 타겟 전압 레벨로 낮아진다.
과구동 설정부(160_1)에 의해 결정되는 과구동 설정값과, 이에 따라 수행되는 과구동 동작에 대해서는 도 9a 내지 10c를 참조하여 후술하기로 한다.
도 9a, 도 9b 및 도 9c는 과구동 설정부에 의한 과구동 전압 레벨의 결정을 설명하기 위한 도면이다.
먼저 도 9a를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 동작시 인가되는 프로그램 검증 전압이 도시되어 있다. 보다 구체적으로, 도 9a에 도시된 프로그램 검증 전압은 도 7b의 프로그램 루프(PL1_1)에서 인가되는 프로그램 검증 전압일 수 있다.
프로그램 루프(PL1_1) 내에서 제 1 프로그램 상태(PV1)에 대응하는 프로그램 검증 동작이 먼저 수행된다. 이를 위해, 시간(t1)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi1)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t2)까지 지속된다. 시간(t2)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr1)이 인가된다. 과구동 전압 레벨(Vvi1)과 프로그램 검증 전압(Vvr1)의 차이(ΔVov1)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
시간(t3)에서, 제 1 프로그램 상태(PV1)를 위한 프로그램 검증 동작이 종료되고, 제 2 프로그램 상태(PV2)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t3)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi2)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t4)까지 지속된다. 시간(t4)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr2)이 인가된다. 과구동 전압 레벨(Vvi2)과 프로그램 검증 전압(Vvr2)의 차이(ΔVov2)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
시간(t5)에서, 제 2 프로그램 상태(PV2)를 위한 프로그램 검증 동작이 종료되고, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t5)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi3)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t6)까지 지속된다. 시간(t6)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr3)이 인가된다. 과구동 전압 레벨(Vvi3)과 프로그램 검증 전압(Vvr3)의 차이(ΔVov3)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 과구동 설정부(160_1)는, 반도체 메모리 장치(100)의 온도에 기초하여 과구동 동작 동안 인가되는 과구동 전압 레벨(Vvi1, Vvi2, Vvi3)을 결정할 수 있다. 예를 들어, 반도체 메모리 장치(100)의 온도가 낮은 경우, 워드 라인의 정착 시간이 상대적으로 길어질 수 있다. 따라서, 위와 같은 정착 시간 변화를 상쇄하기 위해, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 도 9a에서 점선으로 표시된 것과 같이 과구동 전압 레벨(Vvi1, Vvi2, Vvi3)을 과구동 전압 레벨(Vvi1', Vvi2', Vvi3')로 상승시킬 수 있다. 즉, 과구동 설정부(160_1)의 설정값 결정부(165)는, 온도 감지부(161)가 생성한 온도 정보가 상대적으로 낮은 온도를 지칭할수록 상대적으로 높은 레벨의 전압값을 과구동 전압 레벨(Vvi1, Vvi2, Vvi3)로 결정하고, 온도 감지부(161)가 생성한 온도 정보가 상대적으로 높은 온도를 지칭할수록 상대적으로 낮은 레벨의 전압값을 과구동 전압 레벨(Vvi1, Vvi2, Vvi3)로 결정할 수 있다. 이에 따라 반도체 메모리 장치(100)의 온도가 낮아지더라도, 과구동 전압 레벨(Vvi1, Vvi2, Vvi3)을 높임에 따라 워드 라인의 전압에 대한 정착 시간을 짧게 유지할 수 있다. 따라서, 반도체 메모리 장치의 프로그램 동작 시 프로그램 검증 속도를 향상시킬 수 있다. 반대로 반도체 메모리 장치(100)의 온도가 높아지는 경우, 과구동 전압 레벨(Vvi1, Vvi2, Vvi3)을 낮춤에 따라 워드 라인 전압의 정착 시간을 원하는 수준으로 유지할 수 있다.
도 9a에는 온도가 낮아짐에 따라 과구동 전압 레벨(Vvi1, Vvi2, Vvi3)이 모두 상승하는 것으로 도시되어 있다. 그러나, 필요에 따라 과구동 전압 레벨(Vvi1, Vvi2, Vvi3) 중 어느 하나 또는 둘만을 선택적으로 상승시킬 수도 있다. 한편, 필요에 따라, 도 9a 도시된 바와는 반대로 온도가 낮아짐에 따라 과구동 전압 레벨들을 하강 시킬 수도 있다.
도 9b를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 동작시 인가되는 프로그램 검증 전압이 도시되어 있다. 보다 구체적으로, 도 9b에 도시된 프로그램 검증 전압은 도 7b의 프로그램 루프(PL2_1)에서 인가되는 프로그램 검증 전압일 수 있다. 이에 따라, 제 1 프로그램 상태(PV1)를 위한 프로그램 검증 전압(Vvr1) 및 그 과구동 전압 레벨(Vvi1)은 인가되지 않는다.
프로그램 루프(PL2_1) 내에서 제 2 프로그램 상태(PV2)에 대응하는 프로그램 검증 동작이 먼저 수행된다. 이를 위해, 시간(t7)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi2)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t8)까지 지속된다. 시간(t8)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr2)이 인가된다. 과구동 전압 레벨(Vvi2)과 프로그램 검증 전압(Vvr2)의 차이(ΔVov2)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
시간(t9)에서, 제 2 프로그램 상태(PV2)를 위한 프로그램 검증 동작이 종료되고, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t9)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi3)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t10)까지 지속된다. 시간(t10)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr3)이 인가된다. 과구동 전압 레벨(Vvi3)과 프로그램 검증 전압(Vvr3)의 차이(ΔVov3)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
반도체 메모리 장치(100)의 온도가 낮은 경우, 워드 라인의 정착 시간이 상대적으로 길어질 수 있다. 따라서, 위와 같은 정착 시간 변화를 상쇄하기 위해, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 도 9b에서 점선으로 표시된 것과 같이 과구동 전압 레벨(Vvi2, Vvi3)을 과구동 전압 레벨(Vvi2', Vvi3')로 상승시킬 수 있다. 이에 따라 반도체 메모리 장치(100)의 온도가 낮아지더라도, 과구동 전압 레벨(Vvi2, Vvi3)을 높임에 따라 워드 라인의 전압에 대한 정착 시간을 짧게 유지할 수 있다.
도 9b에는 온도가 낮아짐에 따라 과구동 전압 레벨(Vvi2, Vvi3)이 모두 상승하는 것으로 도시되어 있다. 그러나, 필요에 따라 과구동 전압 레벨(Vvi2, Vvi3) 중 어느 하나만을 선택적으로 상승시킬 수도 있다. 한편, 필요에 따라, 도 9a 도시된 바와는 반대로 온도가 낮아짐에 따라 과구동 전압 레벨들을 하강 시킬 수도 있다.
도 9c를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 동작시 인가되는 프로그램 검증 전압이 도시되어 있다. 보다 구체적으로, 도 9c에 도시된 프로그램 검증 전압은 도 7b의 프로그램 루프(PL3_1)에서 인가되는 프로그램 검증 전압일 수 있다. 이에 따라, 제 1 및 제 2 프로그램 상태(PV1, PV2)를 위한 프로그램 검증 전압(Vvr1, Vvr2) 및 그 과구동 전압 레벨(Vvi1, Vvi2)은 인가되지 않는다.
시간(t11)에서, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t11)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi3)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t12)까지 지속된다. 시간(t12)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr3)이 인가된다. 과구동 전압 레벨(Vvi3)과 프로그램 검증 전압(Vvr3)의 차이(ΔVov3)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
반도체 메모리 장치(100)의 온도가 낮은 경우, 워드 라인의 정착 시간이 상대적으로 길어질 수 있다. 따라서, 위와 같은 정착 시간 변화를 상쇄하기 위해, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 도 9c에서 점선으로 표시된 것과 같이 과구동 전압 레벨(Vvi3)을 과구동 전압 레벨(Vvi3')로 상승시킬 수 있다. 이에 따라 반도체 메모리 장치(100)의 온도가 낮아지더라도, 과구동 전압 레벨(Vvi3)을 높임에 따라 워드 라인의 전압에 대한 정착 시간을 짧게 유지할 수 있다.
도 9a 내지 도 9c에서는 반도체 메모리 장치(100)의 온도에 기초하여, 과구동 전압 레벨을 변경하는 실시예가 도시되어 있다. 한편, 본 발명의 또다른 실시예에 의하면, 반도체 메모리 장치(100)의 온도에 기초하여, 과구동 동작이 수행되는 시간인 과구동 시간을 변경할 수 있다. 본 발명의 또다른 실시예에 따라 과구동 시간을 변경하는 구체적인 과정에 대해서는 도 10a 내지 도 10c를 참조하여 후술하기로 한다.
도 10a, 도 10b 및 도 10c는 과구동 설정부에 의한 과구동 시간의 결정을 설명하기 위한 도면이다.
도 10a를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 동작시 인가되는 프로그램 검증 전압이 도시되어 있다. 보다 구체적으로, 도 10a에 도시된 프로그램 검증 전압은 도 7b의 프로그램 루프(PL1_1)에서 인가되는 프로그램 검증 전압일 수 있다.
프로그램 루프(PL1_1) 내에서 제 1 프로그램 상태(PV1)에 대응하는 프로그램 검증 동작이 먼저 수행된다. 이를 위해, 시간(t13)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi1)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t14)까지 지속된다. 시간(t14)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr1)이 인가된다.
시간(t16)에서, 제 1 프로그램 상태(PV1)를 위한 프로그램 검증 동작이 종료되고, 제 2 프로그램 상태(PV2)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t16)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi2)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t17)까지 지속된다. 시간(t17)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr2)이 인가된다.
시간(t19)에서, 제 2 프로그램 상태(PV2)를 위한 프로그램 검증 동작이 종료되고, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t19)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi3)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t20)까지 지속된다. 시간(t20)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr3)이 인가된다.
본 발명의 일 실시예에 따른 반도체 메모리 장치에 의하면, 과구동 설정부(160_1)의 설정값 결정부(165)는, 온도 감지부(161)에 의해 생성된 온도 정보에 기초하여 과구동 동작을 수행하는 과구동 시간을 결정할 수 있다.
예를 들어, 반도체 메모리 장치(100)의 온도가 낮은 경우, 워드 라인의 정착 시간이 상대적으로 길어질 수 있다. 따라서, 위와 같은 정착 시간 변화를 상쇄하기 위해, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 도 10a에서 점선으로 표시된 것과 같이 과구동 시간을 늘릴 수 있다. 즉, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 과구동 동작이 종료되는 시점을 시간(t14, t17, t20)에서 시간(t15, t18, t21)으로 각각 늦출 수 있다. 이에 따라 과구동 동작이 수행되는 기간이 증가하므로, 반도체 메모리 장치(100)의 온도가 낮아짐에 따른 정착 시간 증가를 상쇄시킬 수 있다.
반대로 반도체 메모리 장치(100)의 온도가 높아지는 경우, 상대적으로 짧은 과구동 시간을 결정함으로써, 워드 라인 전압의 정착 시간을 원하는 수준으로 유지할 수 있다.
도 10a에는 온도가 낮아짐에 따라 과구동 동작이 종료되는 시간을 모두 지연시키는 것으로 도시되어 있다. 그러나, 필요에 따라 과구동 동작이 종료되는 시간(t14, t17, t20) 중 어느 하나 또는 둘만을 선택적으로 지연시킬 수도 있다. 한편, 필요에 따라 과구동 동작이 종료되는 시간을 앞당길 수도 있다. 이 경우 온도가 낮아짐에 따라 과구동 동작이 지속되는 시간이 감소하게 된다.
도 10b를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 동작시 인가되는 프로그램 검증 전압이 도시되어 있다. 보다 구체적으로, 도 10b에 도시된 프로그램 검증 전압은 도 7b의 프로그램 루프(PL2_1)에서 인가되는 프로그램 검증 전압일 수 있다.
프로그램 루프(PL2_1) 내에서 제 2 프로그램 상태(PV2)에 대응하는 프로그램 검증 동작이 먼저 수행된다. 이를 위해, 시간(t22)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi2)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t23)까지 지속된다. 시간(t23)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr2)이 인가된다.
시간(t25)에서, 제 2 프로그램 상태(PV2)를 위한 프로그램 검증 동작이 종료되고, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t25)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi3)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t26)까지 지속된다. 시간(t26)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr3)이 인가된다.
반도체 메모리 장치(100)의 온도가 낮은 경우, 워드 라인의 정착 시간이 상대적으로 길어질 수 있다. 따라서, 위와 같은 정착 시간 변화를 상쇄하기 위해, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 도 10b에서 점선으로 표시된 것과 같이 과구동 시간을 늘릴 수 있다. 즉, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 과구동 동작이 종료되는 시점을 시간(t23, t26)에서 시간(t24, t27)으로 각각 늦출 수 있다. 이에 따라 과구동 동작이 수행되는 기간이 증가하므로, 반도체 메모리 장치(100)의 온도가 낮아짐에 따른 정착 시간 증가를 상쇄시킬 수 있다.
도 10b에는 온도가 낮아짐에 따라 과구동 동작이 종료되는 시간을 모두 지연시키는 것으로 도시되어 있다. 그러나, 필요에 따라 과구동 동작이 종료되는 시간(t23, t25) 중 어느 하나만을 선택적으로 지연시킬 수도 있다. 한편, 필요에 따라 과구동 동작이 종료되는 시간을 앞당길 수도 있다. 이 경우 온도가 낮아짐에 따라 과구동 동작이 지속되는 시간이 감소하게 된다.
도 10c를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 동작시 인가되는 프로그램 검증 전압이 도시되어 있다. 보다 구체적으로, 도 10c에 도시된 프로그램 검증 전압은 도 7b의 프로그램 루프(PL3_1)에서 인가되는 프로그램 검증 전압일 수 있다.
프로그램 루프(PL3_1) 내에서 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 동작이 수행된다. 이를 위해, 시간(t28)에서 과구동 동작이 시작된다. 이에 따라 과구동 전압 레벨(Vvi3)의 전압이 워드 라인으로 인가된다. 과구동 동작은 시간(t29)까지 지속된다. 시간(t29)에서 과구동 동작이 종료되고, 원래의 타겟 전압 레벨인 프로그램 검증 전압(Vvr3)이 인가된다.
반도체 메모리 장치(100)의 온도가 낮은 경우, 워드 라인의 정착 시간이 상대적으로 길어질 수 있다. 따라서, 위와 같은 정착 시간 변화를 상쇄하기 위해, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 도 10c에서 점선으로 표시된 것과 같이 과구동 시간을 늘릴 수 있다. 즉, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 과구동 동작이 종료되는 시점을 시간(t29)에서 시간(t30)으로 각각 늦출 수 있다. 이에 따라 과구동 동작이 수행되는 기간이 증가하므로, 반도체 메모리 장치(100)의 온도가 낮아짐에 따른 정착 시간 증가를 상쇄시킬 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 11을 참조하면, 도 8 내지 도 10c를 참조하여 설명한 것과 같은 동작 방법이 도시되어 있다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 반도체 메모리 장치의 동작을 위한 동작 커맨드를 수신하는 단계(S110), 상기 반도체 메모리 장치의 현재 온도를 감지하여, 온도 정보를 생성하는 단계(S130), 상기 온도 정보에 기초하여, 상기 동작 커맨드와 관련된 동작 전압의 과구동 설정값을 결정하는 단계(S150), 상기 결정된 과구동 설정값에 기초하여, 타겟 전압 레벨보다 높은 과구동 전압 레벨의 동작 전압을 인가하는 단계(S170) 및 상기 과구동 전압 레벨을 하강하여 상기 타겟 전압 레벨의 동작 전압을 인가하는 단계(S190)를 포함한다.
단계(S110)에서, 반도체 메모리 장치의 동작을 위한 동작 커맨드를 수신한다. 일 실시예에서, 상기 동작 커맨드는 프로그램 커맨드일 수 있다. 또다른 실시예에서, 상기 동작 커맨드는 읽기 커맨드일 수 있다. 읽기 커맨드를 수신한 경우의 동작 방법에 대해서는 도 13a 및 도 13b를 참조하여 후술하기로 한다.
단계(S130)에서, 반도체 메모리 장치 내 또는 반도체 메모리 장치에 인접하여 구비된 온도 센서에 의해 온도 정보가 생성될 수 있다. 즉, 도 8의 온도 감지부(161)에 의해 온도 정보가 생성될 수 있다.
단계(S150)에서, 온도 정보에 기초하여, 동작 커맨드와 관련된 동작 전압의 과구동 설정값이 결정된다. 일 실시예에서, 상기 과구동 설정값은 과구동 전압 레벨일 수 있다. 이 경우, 도 9a 내지 도 9c를 참조하여 설명한 것과 같이, 과구동 전압 레벨이 결정되거나 변경될 수 있다. 다른 실시예에서, 상기 과구동 설정값은 과구동 시간일 수 있다. 이 경우, 도 10a 내지 도 10c를 참조하여 설명한 것과 같이, 과구동 시간이 결정되거나 변경될 수 있다.
단계(S170)에서, 결정된 과구동 설정값에 기초하여, 타겟 전압 레벨보다 높은 과구동 전압 레벨의 동작 전압이 인가될 수 있다. 단계(S170)를 통해, 워드 라인 전압의 정착 시간(settling time)이 단축될 수 있다.
과구동 동작이 종료된 후에, 단계(S190)에서, 과구동 전압 레벨에서 하강된 타겟 전압 레벨의 동작 전압이 인가될 수 있다.
도 12a, 도 12b 및 도 12c는 도 11에 도시된 과구동 설정값을 결정하는 단계의 예시적인 실시예들을 나타내는 순서도이다.
도 12a를 참조하면, 과구동 설정값을 결정하는 단계(S150)는, 온도 정보에 기초하여, 설정값 저장부(161)를 참조하는 단계(S210) 및 과구동 전압 레벨을 결정하는 단계(S220)를 포함한다. 이에 따라, 도 9a 내지 도 9c를 참조하여 설명한 것과 같이, 반도체 메모리 장치(100)의 현재 온도에 기초하여 과구동 전압 레벨이 결정되거나 변경될 수 있다.
도 12b를 참조하면, 과구동 설정값을 결정하는 단계(S150)는, 온도 정보에 기초하여, 설정값 저장부(161)를 참조하는 단계(S211) 및 과구동 시간을 결정하는 단계(S221)를 포함한다. 이에 따라, 도 10a 내지 도 10c를 참조하여 설명한 것과 같이, 반도체 메모리 장치(100)의 현재 온도에 기초하여 과구동 시간이 결정되거나 변경될 수 있다.
도 12c를 참조하면, 과구동 설정값을 결정하는 단계(S150)는, 온도 정보에 기초하여, 설정값 저장부(161)를 참조하는 단계(S212), 및 과구동 전압 레벨 및 과구동 시간을 결정하는 단계(S222)를 포함한다. 이에 따라, 과구동 전압 레벨 및 과구동 시간이 모두 결정되거나 변경될 수 있다. 도 9a 내지 도 10c를 참조하면, 과구동 전압 레벨만을 결정하거나 과구동 시간만을 결정하는 실시예가 도시되어 있으나, 도 12c에 도시된 바와 같이, 반도체 메모리 장치(100)의 현재 온도에 기초하여, 과구동 전압 및 과구동 시간을 모두 결정하거나 변경할 수 있다.
도 13a는 통상적인 반도체 메모리 장치의 읽기 방법을 나타내는 타이밍도이다.
도 13b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 방법을 나타내는 타이밍도이다.
도 13a에는, 통상적인 방법에 따라 과구동 동작을 수행하지 않는 읽기 방법이 도시되어 있다. 선택된 워드 라인에 대하여, 시간(t31)에서 제 1 읽기 전압(Vrd1)이 인가되고, 시간(t32)에서 제 2 읽기 전압(Vrd2)이 인가되며, 시간(t33)에서 제 3 읽기 전압(Vrd3)이 인가된다. 위와 같은 통상적인 읽기 동작의 경우, 부하가 큰 워드 라인에 읽기 전압 인가 시 정착 시간이 증가하여 읽기 속도가 저하될 수 있다.
도 13b를 참조하면, 과구동 동작을 포함한 읽기 동작시 도시되어 있다. 선택된 워드 라인에 대하여, 시간(t34)에서 과구동 전압(Vri1)이 인가된다. 시간(t35)에서 과구동 동작이 종료 되고, 원래의 타겟 전압 레벨인 제 1 읽기 전압(Vrd1)이 인가된다. 과구동 전압(Vri1)과 제 1 읽기 전압(Vrd1)의 차이(ΔVor1)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
시간(t36)에서, 선택된 워드 라인에 대하여 과구동 전압(Vri2)이 인가된다. 시간(t37)에서 과구동 동작이 종료 되고, 원래의 타겟 전압 레벨인 제 2 읽기 전압(Vrd2)이 인가된다. 과구동 전압(Vri2)과 제 1 읽기 전압(Vrd2)의 차이(ΔVor2)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
시간(t38)에서, 선택된 워드 라인에 대하여 과구동 전압(Vri3)이 인가된다. 시간(t39)에서 과구동 동작이 종료 되고, 원래의 타겟 전압 레벨인 제 3 읽기 전압(Vrd3)이 인가된다. 과구동 전압(Vri3)과 제 1 읽기 전압(Vrd3)의 차이(ΔVor3)가 클수록 워드 라인의 정착 시간이 짧아질 것이다.
도 9a 내지 도 9c를 통해, 프로그램 검증 동작에서 과구동 동작을 이용하는 반도체 메모리 장치 및 그 동작 방법을 설명하였다. 도 13b에서는 읽기 동작에서 과구동 동작을 이용하는 반도체 메모리 장치 및 그 동작 방법을 설명한다. 도 9a 내지 도 9c를 통해 설명한 것과 유사하게, 일 실시예에 따른 반도체 메모리 장치의 과구동 설정부(160_1)는, 반도체 메모리 장치(100)의 온도에 기초하여 과구동 동작 동안 인가되는 과구동 전압 레벨(Vri1, Vri2, Vri3)을 결정할 수 있다. 예를 들어, 반도체 메모리 장치(100)의 온도가 낮은 경우, 워드 라인의 정착 시간이 상대적으로 길어질 수 있다. 따라서, 위와 같은 정착 시간 변화를 상쇄하기 위해, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 도 13b에서 점선으로 표시된 것과 같이 과구동 전압 레벨(Vri1, Vri2, Vri3)을 과구동 전압 레벨(Vri1', Vri2', Vri3')로 상승시킬 수 있다. 즉, 과구동 설정부(160_1)의 설정값 결정부(165)는, 온도 감지부(161)가 생성한 온도 정보가 상대적으로 낮은 온도를 지칭할수록 상대적으로 높은 레벨의 전압값을 과구동 전압 레벨(Vri1, Vri2, Vri3)로 결정하고, 온도 감지부(161)가 생성한 온도 정보가 상대적으로 높은 온도를 지칭할수록 상대적으로 낮은 레벨의 전압값을 과구동 전압 레벨(Vri1, Vri2, Vri3)로 결정할 수 있다. 이에 따라 반도체 메모리 장치(100)의 온도가 낮아지더라도, 과구동 전압 레벨(Vri1, Vri2, Vri3)을 높임에 따라 워드 라인의 전압에 대한 정착 시간을 짧게 유지할 수 있다. 따라서, 반도체 메모리 장치의 읽기 동작 시, 동작 속도를 향상시킬 수 있다. 반대로 반도체 메모리 장치(100)의 온도가 높아지는 경우, 과구동 전압 레벨(Vri1, Vri2, Vri3)을 낮춤에 따라 워드 라인 전압의 정착 시간을 원하는 수준으로 유지할 수 있다.
도 13b에서는 반도체 메모리 장치(100)의 읽기 동작 시 온도에 기초하여 과구동 전압 레벨을 변경하는 실시예에 대해 도시하고 있다. 그러나, 도 10a 내지 도 10c를 통해 설명한 것과 유사하게, 반도체 메모리 장치(100)의 읽기 동작 시 온도에 기초하여 과구동 시간을 변경할 수도 있다.
도 14는 도 1에 도시된 과구동 설정부의 다른 실시예를 나타내는 블록도이다.
도 14를 참조하면, 과구동 설정부(160_2)는 프로그램 상태 검출부(162), 설정값 저장부(166) 및 설정값 결정부(164)를 포함할 수 있다.
프로그램 상태 검출부(162)는 상기 프로그램 동작 중 프로그램 상태를 검출할 수 있다. 보다 구체적으로, 프로그램 상태 검출부(162)는 선택된 워드 라인과 연결된 메모리 셀들에 대하여, 특정 프로그램 상태에 대응하는 메모리 셀들의 프로그램이 모두 완료되었는지 여부를 검출할 수 있다. 도 7a 및 도 7b를 참조하여 설명한 바와 같이, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL2_1, ...)이 수행되고, 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL3_1, ...)이 수행된다. 프로그램 상태 검출부(162)는 프로그램 루프의 수행이 완료될 때마다, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료되었는지 여부를 검출할 수 있다. 또한, 프로그램 상태 검출부(162)는 프로그램 루프의 수행이 완료될 때마다, 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료되었는지 여부를 검출할 수 있다.
설정값 저장부(164)는 프로그램 검증 전압의 과구동 동작에 대한 복수의 설정값들을 저장할 수 있다. 일 실시예에서, 설정값 저장부(164)는 특정 프로그램 상태에 대한 프로그램 동작 완료 여부 및 이에 대응하는 설정값들로 구성되는 룩-업 테이블(Look-up table)을 포함할 수 있다. 설정값 저장부(164)에 저장되는 설정값들은, 과구동 동작시 인가되는 과구동 전압 레벨과, 과구동 동작이 지속되는 과구동 시간을 포함할 수 있다.
설정값 결정부(166)는 프로그램 상태 검출부(162)에서 검출된 프로그램 상태 정보에 기초하여, 설정값 저장부(164)에 저장된 복수의 설정값들 중 어느 하나를 상기 동작 전압의 과구동 설정값으로 결정할 수 있다. 설정값 결정부(166)는, 상기 프로그램 상태 정보에 기초하여, 설정값 저장부(164)를 참조하여, 해당 프로그램 상태 정보에 대응하는 과구동 설정값을 결정할 수 있다. 예를 들어, 설정값 결정부(166)는 상기 프로그램 상태 정보에 기초하여, 설정값 저장부(164)에 저장된 과구동 전압 레벨들 중 어느 하나를 선택할 수 있다. 또한, 설정값 결정부(166)는 상기 프로그램 상태 정보에 기초하여, 설정값 저장부(164)에 저장된 과구동 시간들 중 어느 하나를 선택할 수 있다.
도 1에 도시된 제어 로직(140)은, 과구동 설정부(160_2)에 의해 결정된 상기 과구동 설정값에 기초하여, 과구동 시간 동안 타겟 전압 레벨보다 높은 과구동 전압 레벨을 갖는 상기 동작 전압을 인가하도록 상기 어드레스 디코더(120)를 제어할 수 있다. 한편, 제어 로직(140)은 과구동 동작 수행 이후에, 상기 타겟 전압 레벨을 갖는 상기 동작 전압을 인가하도록 상기 어드레스 디코더(120) 를 제어할 수 있다. 이에 따라, 워드 라인에 인가되는 동작 전압은 상기 과구동 전압 레벨에서 상기 타겟 전압 레벨로 낮아진다.
과구동 설정부(160_2)에 의해 결정되는 과구동 설정값과, 이에 따라 수행되는 과구동 동작에 대해서는 도 15 및 도 16을 참조하여 후술하기로 한다.
도 15는 과구동 설정부에 의한 과구동 설정 레벨의 결정을 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라, 프로그램 루프들(PL1_1, PL1_2, ..., PL2_1, ..., PL3_1, ...)이 진행된다. 상술한 프로그램 루프들 중, 프로그램 루프들(PL1_1, PL1_2, ...)에 의해 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된다. 또한, 프로그램 루프들(PL2_1, ...)에 의해 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된다. 또한, 프로그램 루프들(PL3_1, ...)에 의해 제 3 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된다.
도 15에 도시된 바와 같이, 프로그램 루프(PL1_1)에서 프로그램 펄스(Vpgm1_1)가 인가된다. 프로그램 펄스(Vpgm1_1)가 인가된 후에, 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된다. 이 때, 과구동 동작이 수행되므로, 먼저 과구동 전압 레벨들(Vvi1, Vvi2, Vvi3)이 각각 먼저 인가된다. 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된 후에, 프로그램이 완료되지 않은 메모리 셀들의 문턱 전압을 변경하기 위해 프로그램 루프(PL1_2)가 수행된다. 프로그램 루프(PL1_2)에서 프로그램 펄스(Vpgm1_2)가 인가된다. 이후에 과구동 전압 레벨들(Vvi1, Vvi2, Vvi3) 및 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된다.
제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL2_1, ...)이 수행된다. 이때, 도 14의 프로그램 상태 검출부(162)에 의해, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 것이 검출될 수 있다. 이에 따라, 설정값 결정부(166)는 설정값 저장부(164)를 참조하여, 제 1 프로그램 상태(PV1)에 대응하는 프로그램 동작의 완료에 대응하는 과구동 설정값을 결정할 수 있다. 예를 들어, 제 1 프로그램 상태(PV1)에 대응하는 프로그램 동작의 완료 시에, 도 15에 도시된 바와 같이, 필요에 따라 정착 시간의 조정을 위해 과구동 전압 레벨을 낮출 수 있다. 즉, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 2 프로그램 상태(PV2) 및 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr2, Vvr3)의 과구동 전압 레벨들(Vvi2, Vvi3)이 전압 레벨(Vvi2", Vvi3")로 낮아질 수 있다. 다른 예에서, 도 15에 도시된 것과는 반대로, 필요에 따라 과구동 전압 레벨을 높일 수도 있다. 즉, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 2 프로그램 상태(PV2) 및 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr2, Vvr3)의 과구동 전압 레벨들(Vvi2, Vvi3)을 상승 시킬 수도 있다.
제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL3_1, ...)이 수행된다. 유사하게, 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr3)의 과구동 전압 레벨(Vvi3")이 전압 레벨(Vvi3''')로 낮아질 수 있다. 또한, 필요에 따라, 도 15에 도시된 것과는 반대로, 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr3)의 과구동 전압 레벨(Vvi3")을 상승 시킬 수도 있다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에 의하면, 선택된 워드 라인과 연결된 메모리 장치의 프로그램 동작 시에, 일부 프로그램 상태에 대응하는 메모리 셀들의 프로그램 동작이 완료된 경우 과구동 전압 레벨을 변경할 수 있다. 따라서, 프로그램이 진행됨에 따라 적응적으로 과구동 동작을 제어할 수 있다. 이에 따라, 반도체 메모리 장치의 동작 속도가 향상된다.
도 15에는 선택된 메모리 셀들의 프로그램 상태에 기초하여, 일부 프로그램 상태에 대응하는 메모리 셀들의 프로그램이 완료되는 경우 프로그램 검증을 위한 과구동 전압 레벨을 낮추는 실시예가 도시되어 있다. 그러나, 도시되지는 않았으나, 필요에 따라 일부 프로그램 상태에 대응하는 메모리 셀들의 프로그램이 완료되는 경우 프로그램 검증을 위한 과구동 전압 레벨을 높이는 실시예 또한 본 발명의 범위에 포함됨을 쉽게 알 수 있을 것이다.
도 16은 과구동 설정부에 의한 과구동 시간의 결정을 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라, 프로그램 루프들(PL1_1, PL1_2, ..., PL2_1, ..., PL3_1, ...)이 진행된다. 상술한 프로그램 루프들 중, 프로그램 루프들(PL1_1, PL1_2, ...)에 의해 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된다. 또한, 프로그램 루프들(PL2_1, ...)에 의해 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된다. 또한, 프로그램 루프들(PL3_1, ...)에 의해 제 3 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된다.
도 15에 도시된 바와 같이, 프로그램 루프(PL1_1)에서 프로그램 펄스(Vpgm1_1)가 인가된다. 프로그램 펄스(Vpgm1_1)가 인가된 후에, 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된다. 이 때, 과구동 동작이 수행되므로, 먼저 과구동 전압 레벨들(Vvi1, Vvi2, Vvi3)이 과구동 시간(Δto1, Δto2, Δto3) 동안 각각 인가된다. 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된 후에, 프로그램이 완료되지 않은 메모리 셀들의 문턱 전압을 변경하기 위해 프로그램 루프(PL1_2)가 수행된다. 프로그램 루프(PL1_2)에서 프로그램 펄스(Vpgm1_2)가 인가된다. 이후에 과구동 전압 레벨들(Vvi1, Vvi2, Vvi3) 및 프로그램 검증 전압들(Vvr1, Vvr2, Vvr3)이 인가된다.
제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL2_1, ...)이 수행된다. 이때, 도 14의 프로그램 상태 검출부(162)에 의해, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 것이 검출될 수 있다. 이에 따라, 설정값 결정부(166)는 설정값 저장부(164)를 참조하여, 제 1 프로그램 상태(PV1)에 대응하는 프로그램 동작의 완료에 대응하는 과구동 설정값을 결정할 수 있다. 예를 들어, 제 1 프로그램 상태(PV1)에 대응하는 프로그램 동작의 완료 시에, 도 16에 도시된 바와 같이, 필요에 따라 정착 시간의 조정을 위해 과구동 시간들을 줄일 수 있다. 즉, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 2 프로그램 상태(PV2) 및 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr2, Vvr3)의 과구동 시간들(Δto2, Δto3)이 시간들(Δto2', Δto3')로 짧아질 수 있다. 다른 실시예에서, 필요에 따라, 도 16에 도시된 것과는 반대로, 제 1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 2 프로그램 상태(PV2) 및 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr2, Vvr3)의 과구동 시간들(Δto2, Δto3)을 늘릴 수도 있다.
제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 후에, 프로그램 루프들(PL3_1, ...)이 수행된다. 유사하게, 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr3)의 과구동 시간(Δto3")이 시간(Δto3''')로 짧아질 수 있다. 다른 실시예에서, 필요에 따라 제 2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램이 완료된 경우, 제 3 프로그램 상태(PV3)에 대응하는 프로그램 검증 전압들(Vvr3)의 과구동 시간(Δto3")을 늘릴 수도 있다.
도 16에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에 의하면, 선택된 워드 라인과 연결된 메모리 장치의 프로그램 동작 시에, 일부 프로그램 상태에 대응하는 메모리 셀들의 프로그램 동작이 완료된 경우 과구동 시간을 변경할 수 있다. 따라서, 프로그램이 진행됨에 따라 적응적으로 과구동 동작을 제어할 수 있다. 이에 따라, 반도체 메모리 장치의 동작 속도가 향상된다.
도 16에는 선택된 메모리 셀들의 프로그램 상태에 기초하여, 일부 프로그램 상태에 대응하는 메모리 셀들의 프로그램이 완료되는 경우 프로그램 검증을 위한 과구동 시간을 줄이는 실시예가 도시되어 있다. 그러나, 도시되지는 않았으나, 필요에 따라 일부 프로그램 상태에 대응하는 메모리 셀들의 프로그램이 완료되는 경우 프로그램 검증을 위한 과구동 시간을 늘리는 실시예 또한 본 발명의 범위에 포함됨을 쉽게 알 수 있을 것이다.
도 17은 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 17을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 도 14 내지 도 16을 참조하여 설명한 실시예를 나타낼 수 있다. 보다 구체적으로, 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 반도체 메모리 장치의 프로그램 동작을 위한 프로그램 커맨드를 수신하는 단계(S310) 및 선택된 메모리 셀들의 프로그램 상태에 기초하여, 과구동 전압 레벨을 갖는 프로그램 검증 전압을 이용한 프로그램 동작을 수행하는 단계(S330)를 포함한다. 선택된 메모리 셀들의 프로그램 상태에 기초하여, 과구동 전압 레벨을 갖는 프로그램 검증 전압을 이용한 프로그램 동작을 수행하는 단계(S330)의 보다 자세한 실시예에 대하여는 도 18을 참조하여 후술하기로 한다.
도 18은 도 17에 도시된 과구동 전압 레벨을 갖는 검증 전압을 이용한 프로그램 동작을 보다 상세히 나타내는 순서도이다.
도 18을 참조하면, 과구동 전압 레벨을 갖는 프로그램 검증 전압을 이용한 프로그램 동작을 수행하기 위해, 과구동 전압 레벨을 갖는 검증 전압들을 이용하여, 프로그램 루프를 수행한다(S410). 예를 들어, 단계(S410)에서는 도 15 및 도 16에 도시된 프로그램 루프들(PL1_1, PL1_2, ...) 중 어느 하나가 수행될 수 있다.
이후에, 단계(S430)에서, 제 i 프로그램 상태에 대한 프로그램 동작이 완료되었는지 여부를 판단한다. 예를 들어, 단계(S430)에서, 제 1 프로그램 상태(PV1)에 대한 프로그램 동작이 완료되었는지 여부를 판단한다. 제 1 프로그램 상태(PV1)에 대한 프로그램 동작이 완료되지 않은 경우, 단계(S410)로 진행하여 프로그램 루프를 반복 수행한다.
제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 선택된 모든 메모리 셀들의 프로그램 동작이 완료되었는지 여부를 판단한다(S450). 선택된 모든 메모리 셀들의 프로그램 동작이 완료된 경우, 프로그램 동작을 종료한다. 선택된 모든 메모리 셀들의 프로그램 동작이 완료되지 않은 경우, 제 i+1 내지 제 k 프로그램 검증 전압의 과구동 설정값을 변경할 수 있다(S470). 여기에서, k는 2보다 큰 자연수일 수 있고, i는 1보다 크거나 같고 k보다 작은 자연수일 수 있다. 예시적으로, 메모리 셀 어레이(110)에 포함된 메모리 셀이 MLC인 경우, k는 3이고 i는 1 내지 2 중 어느 한 값을 가질 수 있다. 다른 예에서, 메모리 셀 어레이(110)에 포함된 메모리 셀이 TLC인 경우, k는 7이고 i는 1 내지 6 중 어느 한 값을 가질 수 있다. 또다른 예에서, 메모리 셀 어레이(110)에 포함된 메모리 셀이 QLC인 경우, k는 15이고 i는 1 내지 14 중 어느 한 값을 가질 수 있다.
예를 들어, 제 1 프로그램 상태(PV1)에 대한 프로그램 동작이 완료된 경우, 제 2 내지 제 3 도 15에 도시된 바와 같이 과구동 전압 레벨을 변경하거나, 도 16에 도시된 바와 같이 과구동 시간을 변경할 수 있다.
도 17 및 도 18에 도시된 것과 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은, 프로그램 동작이 진행됨에 따라 적응적으로 과구동 동작을 제어할 수 있다. 이에 따라, 반도체 메모리 장치의 동작 속도가 향상된다
도 19는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 19를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 과구동 설정부

Claims (20)

  1. 복수의 셀 스트링들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 워드 라인들을 통해 연결되고, 상기 메모리 셀 어레이에 대한 동작을 위한 어드레스를 디코딩하는 어드레스 디코더;
    상기 메모리 셀 어레이에 대한 읽기 동작 또는 프로그램 동작을 수행하는 읽기 및 쓰기 회로;
    상기 메모리 셀 어레이에 대한 읽기 동작 또는 프로그램 동작을 수행하도록, 상기 어드레스 디코더 및 상기 읽기 및 쓰기 회로를 제어하는 제어 로직; 및
    상기 메모리 셀 어레이의 상기 워드 라인들에 인가되는 동작 전압의 과구동 동작(overdrive operation)에 대한 과구동 설정값을 결정하는 과구동 설정부를 포함하고,
    상기 제어 로직은,
    상기 과구동 설정값에 기초하여, 과구동 시간 동안 타겟 전압 레벨보다 높은 과구동 전압 레벨을 갖는 상기 동작 전압을 상기 워드 라인들에 인가하고, 상기 과구동 시간 이후에 상기 타겟 전압 레벨을 갖는 상기 동작 전압을 상기 워드 라인들에 인가하도록 상기 어드레스 디코더를 제어하고,
    상기 동작 전압은,
    상기 프로그램 동작 시 상기 워드 라인들에 인가되는 프로그램 검증 전압 및 상기 읽기 동작 시 상기 워드 라인들에 인가되는 읽기 전압 중 적어도 하나를 포함하고,
    상기 과구동 시간, 및 상기 과구동 시간 이후에 상기 타겟 전압 레벨을 갖는 상기 동작 전압을 상기 워드 라인들에 인가하는 기간은,
    어느 하나의 프로그램 상태에 대응하는 상기 읽기 동작 또는 상기 프로그램 동작의 프로그램 검증 동작에 포함되는, 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 과구동 설정부는,
    상기 반도체 메모리 장치의 온도를 감지하여 온도 정보를 생성하는 온도 감지부;
    상기 동작 전압의 과구동 동작에 대한 복수의 설정값들을 저장하는 설정값 저장부; 및
    상기 온도 정보에 기초하여, 상기 설정값 저장부에 저장된 복수의 설정값들 중 어느 하나를 상기 동작 전압의 과구동 설정값으로 결정하는 설정값 결정부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 설정값 결정부는, 상기 온도 정보에 기초하여, 상기 과구동 전압 레벨을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 설정값 결정부는, 상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 낮은 레벨의 전압값을 상기 과구동 전압 레벨로 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제 3 항에 있어서, 상기 설정값 결정부는, 상기 온도 정보에 기초하여, 상기 과구동 동작을 수행하는 과구동 시간을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 설정값 결정부는, 상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 짧은 시간을 상기 과구동 시간으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 삭제
  9. 제 1 항에 있어서, 상기 동작 전압은 상기 프로그램 검증 전압이고, 상기 과구동 설정부는,
    상기 프로그램 동작 중 프로그램 상태와 관련된 프로그램 상태 정보를 검출하는 프로그램 상태 검출부;
    상기 프로그램 검증 전압의 과구동 동작에 대한 복수의 설정값들을 저장하는 설정값 저장부; 및
    검출된 상기 프로그램 상태 정보에 기초하여, 상기 설정값 저장부에 저장된 복수의 설정값들 중 어느 하나를 상기 동작 전압의 과구동 설정값으로 결정하는 설정값 결정부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 메모리 셀 어레이의 메모리 셀들은 선택된 워드 라인의 상기 프로그램 동작에 의해 소거 상태, 제 1 내지 제 k 프로그램 상태 중 어느 한 상태를 갖도록 프로그램 되며,
    상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 상기 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 상기 프로그램 검증 전압의 과구동 설정값을 변경하는 것을 특징으로 하는, 반도체 메모리 장치.
    (여기에서, k는 2보다 큰 자연수이고, i는 1보다 크거나 같고 k보다 작은 자연수)
  11. 제 10 항에 있어서, 상기 과구동 설정값은 상기 과구동 전압 레벨을 포함하고,
    상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 상기 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 상기 프로그램 검증 전압의 상기 과구동 전압 레벨을 낮추는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제 10 항에 있어서, 상기 과구동 설정값은 상기 과구동 전압 레벨을 포함하고,
    상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 상기 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 상기 프로그램 검증 전압의 상기 과구동 전압 레벨을 높이는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 제 10 항에 있어서, 상기 과구동 설정값은 상기 과구동 동작을 수행하는 과구동 시간을 포함하고,
    상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 상기 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 상기 프로그램 검증 전압의 과구동 동작을 수행하는 상기 과구동 시간을 줄이는 것을 특징으로 하는, 반도체 메모리 장치.
  14. 제 10 항에 있어서, 상기 과구동 설정값은 상기 과구동 동작을 수행하는 과구동 시간을 포함하고,
    상기 설정값 결정부는, 상기 제 1 내지 제 k 프로그램 상태 중, 제 i 프로그램 상태에 대한 상기 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 상기 프로그램 검증 전압의 과구동 동작을 수행하는 상기 과구동 시간을 늘리는 것을 특징으로 하는, 반도체 메모리 장치.
  15. 반도체 메모리 장치의 동작을 위한 동작 커맨드를 수신하는 단계;
    상기 반도체 메모리 장치의 현재 온도를 감지하여, 온도 정보를 생성하는 단계;
    상기 온도 정보에 기초하여, 상기 반도체 메모리 장치의 워드 라인에 인가될 상기 동작 커맨드와 관련된 동작 전압의 과구동 설정값을 결정하는 단계;
    상기 결정된 과구동 설정값에 기초하여, 과구동 시간 동안 타겟 전압 레벨보다 높은 과구동 전압 레벨을 갖는 상기 동작 전압을 상기 워드 라인에 인가하는 단계; 및
    상기 과구동 시간 이후에 상기 과구동 전압 레벨을 하강하여 상기 타겟 전압 레벨을 갖는 상기 동작 전압을 상기 워드 라인에 인가하는 단계를 포함하고,
    상기 동작 전압은,
    프로그램 동작 시 상기 워드 라인에 인가되는 프로그램 검증 전압 및 읽기 동작 시 상기 워드 라인에 인가되는 읽기 전압 중 적어도 하나를 포함하고,
    상기 과구동 시간, 및 상기 과구동 시간 이후에 상기 타겟 전압 레벨을 갖는 상기 동작 전압을 상기 워드 라인에 인가하는 기간은,
    어느 하나의 프로그램 상태에 대응하는 상기 읽기 동작 또는 상기 프로그램 동작의 프로그램 검증 동작에 포함되는, 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서, 상기 과구동 설정값은 상기 과구동 전압 레벨로 결정되는 전압값을 포함하고,
    상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 낮은 레벨의 전압값을 상기 과구동 전압 레벨로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서, 상기 과구동 설정값은 상기 과구동 시간을 포함하고,
    상기 온도 정보가 상대적으로 높은 온도를 지칭할수록, 상대적으로 짧은 시간을 상기 과구동 시간으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 반도체 메모리 장치의 프로그램 동작을 위한 프로그램 커맨드를 수신하는 단계; 및
    선택된 메모리 셀들의 프로그램 상태에 기초하여, 과구동 전압 레벨을 갖는 프로그램 검증 전압을 이용한 프로그램 동작을 수행하는 단계를 포함하고,
    상기 반도체 메모리 장치의 메모리 셀들은 상기 프로그램 동작에 의해 소거 상태, 제 1 내지 제 k 프로그램 상태 중 어느 한 상태를 갖도록 프로그램 되고,
    상기 과구동 전압 레벨을 갖는 프로그램 검증 전압을 이용한 프로그램 동작을 수행하는 단계는,
    과구동 전압 레벨을 갖는 검증 전압들을 이용하여, 제 1 내지 제 k 프로그램 상태 중 제 i 프로그램 상태에 대한 프로그램 루프를 수행하는 단계;
    상기 제 i 프로그램 상태에 대한 프로그램 동작이 완료되었는지 여부를 판단하는 단계; 및
    상기 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 과구동 설정값을 변경하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (여기에서, k는 2보다 큰 자연수이고, i는 1보다 크거나 같고 k보다 작은 자연수)
  19. 삭제
  20. 제 18 항에 있어서, 상기 제 i 프로그램 상태에 대한 프로그램 동작이 완료된 경우, 제 i+1 내지 제 k 프로그램 상태에 대한 프로그램 검증 전압의 과구동 설정값을 변경하는 단계 이후에, 제 i+1 프로그램 상태에 대한 프로그램 루프를 수행하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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