KR20230042914A - 반도체 장치 및 그 작동 방법 - Google Patents

반도체 장치 및 그 작동 방법 Download PDF

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KR20230042914A
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 읽기 회로, 제어 로직 및 데이터 저장부를 포함한다. 상기 메모리 셀 어레이는 2비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 상기 읽기 회로는 상기 복수의 메모리 셀들에 저장된 데이터를 판독한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 읽기 동작을 수행하도록 상기 읽기 회로를 제어한다. 상기 페이지 데이터 저장부는 상기 메모리 셀 어레이의 선택된 메모리 셀들의 제 1 페이지 데이터의 판독 결과를 저장한다. 상기 제어 로직은 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터의 판독 결과에 기초하여, 상기 선택된 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 제 2 페이지 읽기 전압을 선택적으로 결정한다.

Description

반도체 장치 및 그 작동 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 멀티 레벨 셀을 포함하는 반도체 메모리 장치 및 그 작동 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리
(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드
타입으로 구분된다.
본 발명의 일 실시예는 향상된 속도로 읽기 동작을 수행할 수 있는 반도체 메모리 장치에 관한 것이다.
본 발명의 다른 실시예는 속도가 향상된 반도체 메모리 장치의 읽기 동작 방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 읽기 회로, 제어 로직 및 데이터 저장부를 포함한다. 상기 메모리 셀 어레이는 2비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다.
상기 읽기 회로는 상기 복수의 메모리 셀들에 저장된 데이터를 판독한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 읽기 동작을 수행하도록 상기 읽기 회로를 제어한다. 상기 페이지 데이터 저장부는 상기 메모리 셀어레이의 선택된 메모리 셀들의 제 1 페이지 데이터의 판독 결과를 저장한다. 상기 제어 로직은 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터의 판독 결과에 기초하여, 상기 선택된 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 제 2 페이지 읽기 전압을 선택적으로 결정한다.
일 실시예에서, 상기 제 1 페이지 데이터는 제 1 읽기 전압에 기초하여 판독되고, 상기 제 2 페이지 읽기 전압은 제 2 읽기 전압 및 제 3 읽기 전압을 포함할 수 있다. 또한, 상기 제어 로직은 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터의 판독 결과에 기초하여, 상기 제 2 읽기 전압 및 상기 제 3 읽기 전압 중 적어도 하나를 결정할 수 있다.
일 실시예에서, 상기 제 2 읽기 전압은 제 1 페이지 데이터가 0인 상태의 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 전압일 수 있다. 또한, 상기 제 3 읽기 전압은 제 1 페이지 데이터가 1인 상태의 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 전압일 수 있다.
일 실시예에서, 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터가 모두 0인 경우, 상기 제어 로직은 상기 제 2 읽기 전압을 제 2 페이지 읽기 전압으로서 선택할 수 있다.
일 실시예에서, 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터가 모두 1인 경우, 상기 제어 로직은 상기 제 3 읽기 전압을 제 2 페이지 읽기 전압으로서 선택할 수 있다.
일 실시예에서, 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터가 0 및 1을 포함하는 경우, 상기 제어 로직은 상기 제 2 및 제 3 읽기 전압을 제 2 페이지 읽기 전압으로서 선택할 수 있다.
본 발명의 다른 실시예에 따른 동작 방법에 의해, 2비트 이상의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 동작할 수 있다. 상기 동작 방법은 선택된 메모리 셀들의 제 1 페이지 데이터를 판독하는 단계; 및 판독된 상기 제 1 페이지 데이터에 기초하여 제 2 내지 제 N 페이지 데이터를 판독하는 단계를 포함한다.
일 실시예에서, 상기 제 2 내지 제 N 페이지 데이터를 판독하는 단계는, 선택된 메모리 셀들의 이전 페이지 데이터의 판독 결과를 참조하는 단계 및 상기 이전 페이지 데이터의 판독 결과에 기초하여, 해당 페이지 데이터를 판독하기 위한 페이지 읽기 전압을 결정하는 단계를 포함할 수 있다. 이 때, 상기 페이지 읽기 전압의 개수는 상기 이전 페이지 데이터의 판독 결과에 따라 결정될 수 있다.
본 발명의 또다른 실시예에 따른 동작 방법에 의해, 2비트 이상의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치가 동작할 수 있다. 상기 동작 방법은 제 1 읽기 전압을 이용하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 제 1 페이지 데이터를 판독하는 단계, 상기 제 1 페이지 데이터의 판독 결과에 기초하여, 상기 선택된 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 제 2 페이지 읽기 전압을 선택적으로 결정하는 단계 및 상기 결정된 제 2 페이지 읽기 전압에 기초하여, 상기 선택된 메모리 셀들의 제 2 페이지 데이터를 판독하는 단계를 포함한다.
일 실시예에서, 상기 제 2 페이지 읽기 전압은 제 2 읽기 전압 및 제 3 읽기 전압을 포함할 수 있다. 여기에서, 상기 제 2 읽기 전압은 제 1 페이지 데이터가 0인 상태의 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 전압이고, 상기 제 3 읽기 전압은 제 1 페이지 데이터가 1인 상태의 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 전압일 수 있다.
일 실시예에서, 상기 제 2 페이지 읽기 전압을 선택적으로 결정하는 단계에서는, 상기 제 1 페이지 데이터의 판독 결과가 모두 0인 경우 상기 제 2 읽기 전압을 선택할 수 있다.
일 실시예에서, 상기 제 2 페이지 읽기 전압을 선택적으로 결정하는 단계에서는, 상기 제 1 페이지 데이터의 판독 결과가 모두 1인 경우, 상기 제 3 읽기 전압을 선택할 수 있다.
일 실시예에서, 상기 제 2 페이지 읽기 전압을 선택적으로 결정하는 단계에서는, 상기 제 1 페이지 데이터의 판독 결과가 0 및 1을 모두 포함하는 경우, 상기 제 2 및 제 3 읽기 전압을 선택할 수 있다.
일 실시예에서, 상기 동작 방법은, 상기 제 1 페이지 데이터의 판독 결과 및 상기 제 2 페이지 데이터의 판독 결과에 기초하여, 상기 선택된 메모리 셀들의 제 3 페이지 데이터를 판독하기 위한 제 3 페이지 읽기 전압을 선택적으로 결정하는 단계 및 상기 결정된 제 3 페이지 읽기 전압에 기초하여, 상기 선택된 메모리 셀들의 제 3 페이지 데이터를 판독하는 단계를 더 포함할 수 있다.
실시예에 따라, 상기 제 3 페이지 읽기 전압은 제 4 읽기 전압 내지 제 7 읽기 전압을 포함할 수 있다. 여기에서, 상기 제 4 읽기 전압은 제 1 및 제 2 페이지 데이터가 0인 상태의 메모리 셀들의 제 3 페이지 데이터를 판독하기 위한 전압이고, 상기 제 5 읽기 전압은 제 1 페이지 데이터가 0이고 제 2 페이지 데이터가 1인 상태의 메모리 셀들의 제 3 페이지 데이터를 판독하기 위한 전압일 수 있다. 또한, 상기 제 6 읽기 전압은 제 1 및 제 2 페이지 데이터가 1인 상태의 메모리 셀들의 제 3 페이지 데이터를 판독하기 위한 전압이고, 상기 제 7 읽기 전압은 제 1 페이지 데이터가 1이고 제 2 페이지 데이터가 0인 상태의 메모리 셀들의 제 3 페이지 데이터를 판독하기 위한 전압일 수 있다.
일 실시예에서, 상기 선택된 메모리 셀들의 제 1 및 제 2 페이지 판독 결과, 상기 제 1 페이지 데이터가 0이고, 상기 제 2 페이지 데이터가 0인 메모리 셀이 상기 선택된 메모리 셀들에 포함된 경우, 상기 제 4 읽기 전압을 상기 제 3 페이지 읽기 전압으로 포함시킬 수 있다. 또한, 상기 제 1 페이지 데이터가 0이고, 상기 제 2 페이지 데이터가 1인 메모리 셀이 상기 선택된 메모리 셀들에 포함된 경우, 상기 제 5 읽기 전압을 상기 제 3 페이지 읽기 전압으로 포함시킬 수 있다. 한편, 상기 제 1 페이지 데이터가 1이고, 상기 제 2 페이지 데이터가 1인 메모리 셀이 상기 선택된 메모리 셀들에 포함된 경우, 상기 제 6 읽기 전압을 상기 제 3 페이지 읽기 전압으로 포함시킬 수 있다. 그리고, 상기 제 1 페이지 데이터가 1이고, 상기 제 2 페이지 데이터가 0인 메모리 셀이 상기 선택된 메모리 셀들에 포함된 경우, 상기 제 7 읽기 전압을 상기 제 3 페이지 읽기 전압으로 포함시킬 수 있다.
일 실시예에서, 상기 방법은 상기 제 1 내지 제 3 페이지 데이터의 판독 결과에 기초하여, 상기 선택된 메모리셀들의 제 4 페이지 데이터를 판독하기 위한 제 4 페이지 읽기 전압을 선택적으로 결정하는 단계 및 상기 결정된 제 4 페이지 읽기 전압에 기초하여, 상기 선택된 메모리 셀들의 제 4 페이지 데이터를 판독하는 단계를 더 포함할 수 있다.
본 발명에 의하면, 반도체 메모리 장치의 읽기 동작시 동작 속도가 향상된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3은 도 2에 도시된 동작 방법 중 제 1 페이지 읽기 동작을 수행하는 과정을 보다 자세히 나타낸 순서도이다.
도 4는 도 2에 도시된 동작 방법 중 제 2 내지 제 N 페이지 읽기 동작을 수행하는 과정을 보다 자세히 나타낸 순서도이다.
도 5는 3비트 데이터를 저장하는 메모리 셀에 대하여, 메모리 셀들의 문턱 전압 상태와 이에 대응하는 읽기 전압을 나타내는 도면이다.
도 6은 4비트 데이터를 저장하는 메모리 셀에 대하여, 메모리 셀들의 문턱 전압 상태와 이에 대응하는 읽기 전압을 나타내는 도면이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 페이지 데이터 저장부(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 적어도 2비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110) 에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)는 MLC, TLC, QLC 중 적어도 한 종류 이상의 메모리 셀들을 포함할 수도 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
페이지 데이터 저장부(160)는 메모리 셀 어레이(110) 내 선택된 메모리 셀들의 제 1 페이지의 판독 결과 데이터를 읽기 및 쓰기 회로(130)로부터 수신하고, 이를 저장한다. 읽기 동작시, 읽기 동작의 대상이 되는 워드 라인이 결정된다. 결정된 워드 라인과 연결된 메모리 셀들은 선택된 메모리 셀들이고, 해당 메모리 셀들의 첫 번째 페이지인 제 1 페이지의 데이터들이 페이지 데이터 저장부(160)에 저장된다. 페이지 데이터 저장부(160)에 저장된 페이지 판독 결과 데이터(PRD)는 제어 로직(140)으로 전달된다. 제어 로직(140)은 수신한 페이지 판독 결과 데이터(PRD)에 기초하여, 선택된 메모리 셀들의 제 2 페이지 판독 시 이용하게 될 읽기 전압들을 선택적으로 결정하게 된다. 제어 로직(140)이 수신한 페이지 판독 결과 데이터(PRD)에 기초하여, 선택된 메모리 셀들의 제 2 페이지 판독 시 이용하게 될 읽기 전압들을 선택적으로 결정하는 상세한 과정에 대해서는 도 2 내지 도 6을 참조하여 후술하기로 한다. 도 1에는 페이지 데이터 저장부(160)가 제어 로직(140)과 별도로 구성되는 것으로 도시되어 있으나, 실시예에 따라 페이지 데이터 저장부(160)는 제어 로직(140) 내에 일체로 구성될 수도 있다.
메모리 셀 어레이(110) 내 복수의 메모리 셀들이 각각 2비트 데이터를 저장하는 MLC인 경우, 페이지 데이터 저장부(160)는 선택된 메모리 셀들의 제 1 페이지의 판독 결과 데이터를 저장한다. 한편, 다른 실시예에서, 메모리 셀 어레이(110) 내 복수의 메모리 셀들이 각각 3비트 데이터를 저장하는 TLC인 경우, 페이지 데이터 저장부(160)는 선택된 메모리 셀들의 제 1 페이지의 판독 결과 데이터뿐만 아니라, 제 2 페이지의 판독 결과 데이터를 저장할 수 있다. 상기 제 2 페이지의 판독 결과 데이터 또한 제어 로직(140)으로 전달되고, 제어 로직(140)은 수신한 상기 제 2 페이지의 판독 결과 데이터에 기초하여, 선택된 메모리 셀들의 제 3 페이지 판독시 이용하게 될 읽기 전압들을 선택적으로 결정하게 된다. 제어 로직(140)이 수신한 페이지 판독 결과 데이터(PRD)에 기초하여, 선택된 메모리 셀들의 제 3 페이지 판독 시 이용하게 될 읽기 전압들을 선택적으로 결정하는 상세한 과정에 대해서는 도 2 내지 도 6을 참조하여 후술하기로 한다.
한편, 또다른 실시예에서, 메모리 셀 어레이(110) 내 복수의 메모리 셀들이 각각 4비트 데이터를 저장하는 QLC인 경우, 페이지 데이터 저장부(160)는 선택된 메모리 셀들의 제 1 페이지, 제 2 페이지의 판독 결과 데이터뿐만 아니라, 제 3 페이지의 판독 결과 데이터를 저장할 수 있다. 상기 제 3 페이지의 판독 결과 데이터 또한 제어 로직(140)으로 전달되고, 제어 로직(140)은 수신한 상기 제 3 페이지의 판독 결과 데이터에 기초하여, 선택된 메모리 셀들의 제 4 페이지 판독시 이용하게 될 읽기 전압들을 선택적으로 결정하게 된다. 제어 로직(140)이 수신한 페이지 판독 결과 데이터(PRD)에 기초하여, 선택된 메모리 셀들의 제 4 페이지 판독 시 이용하게 될 읽기 전압들을 선택적으로 결정하는 상세한 과정에 대해서는 도 2 내지 도 6을 참조하여 후술하기로 한다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리의 동작 방법은, 선택된 메모리 셀들의 읽기 동작을 도시하고 있다. 읽기 동작을 위해 선택된 워드 라인들과 연결된 메모리 셀들은 선택된 메모리 셀들로서, 해당 메모리 셀들에 저장된 2비트 이상의 데이터들이 도 2에 도시된 읽기 동작에 의해 판독된다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리의 동작 방법은, 제 1 페이지의 읽기 동작을 수행하는 단계(S110) 및 상기 판독된 제 1 페이지 데이터에 기초하여 제 2 내지 제 N 페이지의 읽기 동작을 수행하는 단계(S130)를 포함한다.
메모리 셀 어레이(110) 내 선택된 메모리 셀들이 각각 2비트 데이터를 저장하는 MLC인 경우, 상기 N 값은 2로써, 단계(S130)에서는 단계(S110)에서 판독된 제 1 페이지 데이터에 기초하여 제 2 페이지의 읽기 동작이 수행된다. 메모리 셀 어레이(110) 내 선택된 메모리 셀들이 각각 3비트 데이터를 저장하는 TLC인 경우, 상기 N 값은 3으로써, 단계(S130)에서는 단계(S110)에서 판독된 제 1 페이지 데이터에 기초하여 제 2 페이지의 읽기 동작 및 제 3 페이지의 읽기 동작이 수행된다. 메모리 셀 어레이(110) 내 선택된 메모리 셀들이 각각 4비트 데이터를 저장하는 TLC인 경우, 상기 N 값은 4으로써, 단계(S130)에서는 단계(S110)에서 판독된 제 1 페이지 데이터에 기초하여 제 2 페이지의 읽기 동작, 제 3 페이지의 읽기 동작 및 제 4 페이지의 읽기 동작이 수행된다.
도 2에 도시된 반도체 메모리의 동작 방법에서, 제 1 페이지의 읽기 동작을 수행하는 단계(S110)의 자세한 과정은 도 3을 참조하여 후술하기로 한다. 또한, 도 2에 도시된 반도체 메모리의 동작 방법에서, 제 2 내지 제 N 페이지의 읽기 동작을 수행하는 단계(S130)의 자세한 과정은 도 4을 참조하여 후술하기로 한다.
도 3은 도 2에 도시된 동작 방법 중 제 1 페이지 읽기 동작을 수행하는 과정을 보다 자세히 나타낸 순서도이다.
도 3을 참조하면, 도 2에 도시된 제 1 페이지의 읽기 동작을 수행하는 단계(S110)는, 제 1 페이지의 판독을 위한 읽기 전압을 결정하는 단계(S210), 결정된 읽기 전압을 선택된 메모리 셀들의 워드 라인에 인가하여, 선택된 메모리 셀들의 제 1 페이지 데이터를 판독하는 단계(S230) 및 판독된 제 1 페이지의 페이지 판독 결과 데이터(PRD)를 저장하는 단계(S250)를 포함한다.
제 1 페이지의 판독을 위한 읽기 전압을 결정하는 단계(S210)에서는, 선택된 메모리 셀들의 제 1 페이지의 판독 시 인가될 읽기 전압이 결정된다. 상기 제 1 페이지의 판독을 위한 읽기 전압은 제 1 읽기 전압으로 정의할 수 있다. 상기 제 1 읽기 전압은 미리 결정될 수 있으며, 도 1에 도시된 반도체 메모리 장치(100) 내 전압 생성부(150)로부터 생성될 수 있다. 후술하는 바와 같이, MLC, TLC, QLC 모두 제 1 페이지를 판독하기 위한 읽기 전압은 하나일 수 있다.
결정된 읽기 전압을 선택된 메모리 셀들의 워드 라인에 인가하여, 선택된 메모리 셀들의 제 1 페이지 데이터를 판독하는 단계(S230)에서는, 상기 제 1 읽기 전압이 선택된 메모리 셀들과 연결된 워드 라인에 인가된다. 도 1을 함께 참조하면, 메모리 셀 어레이(110) 내 선택된 메모리 셀들에 저장된 제 1 페이지 데이터들이 각각 대응하는 비트 라인들(BL1, ..., BLm)을 통해 읽기 및 쓰기 회로(130) 내의 각 페이지 버퍼들(PB1, ..., PBm)로 전달된다. 즉, 단계(S230)에서는, m개의 선택된 메모리 셀들의 제 1 페이지 데이터가 읽기 및 쓰기 회로(130) 내 페이지 버퍼들(PB1, ..., PBm)에 의해 판독된다.
판독된 제 1 페이지의 페이지 판독 결과 데이터(PRD)를 저장하는 단계(S250)에서는, 페이지 버퍼들(PB1, ...,PBm)에 의해 판독된 제 1 페이지의 판독 결과 데이터가 페이지 데이터 저장부(160)에 저장된다. 페이지 데이터 저장부(160)에 저장된 제 1 페이지의 페이지 판독 결과 데이터(PRD)는 선택된 메모리 셀들의 제 2 페이지 데이터의 판독을 위한 읽기 전압을 결정할 때 이용된다. 이를 위해, 후술하는 바와 같이, 제 1 페이지의 페이지 판독 결과 데이터(PRD)는 제어 로직(140)으로 전달될 수 있다.
도 4는 도 2에 도시된 동작 방법 중 제 2 내지 제 N 페이지 읽기 동작을 수행하는 과정을 보다 자세히 나타낸 순서도이다.
도 4를 참조하면, 도 2에 도시된 제 2 내지 제 N페이지의 읽기 동작을 수행하는 단계(S130)에서, 각 페이지의 읽기 동작은 선택된 메모리 셀들의 이전 페이지의 판독 결과를 참조하는 단계(S310), 이전 페이지의 판독 결과에 기초하여, 해당 페이지의 읽기 전압을 선택적으로 결정하는 단계(S330), 결정된 읽기 전압을 순차적으로 인가하는 단계(S350) 및 해당 페이지의 판독 결과를 저장하는 단계(S370)를 포함한다. 도 4에 도시된 단계들(S310~S370)은 제 2 내지 제 N 페이지의 읽기 동작에 대해 반복적으로 수행될 수 있다. 예를 들어, 선택된 메모리 셀들이 2비트 데이터를 저장하는 MLC인 경우, 도 4에 도시된 단계들(S310~S370)은 제 2 페이지의 읽기 동작에 대해 1회 수행될 수 있다. 다른 실시예에서, 선택된 메모리 셀들이 3비트 데이터를 저장하는 TLC인 경우, 도 4에 도시된 단계들(S310~S370)은 제 2 페이지 및 제 3 페이지의 읽기 동작에 대해 2회 수행될 수 있다. 또다른 실시예에서, 선택된 메모리 셀들이 4비트 데이터를 저장하는 MLC인 경우, 도 4에 도시된 단계들(S310~S370)은 제 2 내지 제 4 페이지의 읽기 동작에 대해 3회 수행될 수 있다.
선택된 메모리 셀들의 이전 페이지의 판독 결과를 참조하는 단계(S310)에서는, 직전에 저장된 페이지 데이터를 참조하게 된다. 예를 들어, 도 4에 도시된 단계들(S310~S370)에 의해 선택된 메모리 셀들의 제 2 페이지의 읽기 동작이 수행되는 경우, 단계(S310)에서는 선택된 메모리 셀들의 제 1 페이지 데이터를 참조하게 된다. 단계(S310)는 제어 로직(140)에 의해 수행될 수 있으며, 제어 로직(140)은 페이지 데이터 저장부(160)에 저장된 페이지 판독 결과 데이터(PRD) 내의 제 1 페이지 데이터를 참조할 수 있다. 다른 실시예에서, 도 4에 도시된 단계들(S310~S370)에 의해 선택된 메모리 셀들의 제 3 페이지의 읽기 동작이 수행되는 경우, 단계(S310)에서는 선택된 메모리 셀들의 제 2 페이지 데이터를 참조하게 된다. 마찬가지로, 도 4에 도시된 단계들(S310~S370)에 의해 선택된 메모리 셀들의 제 4 페이지의 읽기 동작이 수행되는 경우, 단계(S310)에서는 선택된 메모리 셀들의 제 3 페이지 데이터를 참조하게 된다.
이전 페이지의 판독 결과에 기초하여, 해당 페이지의 읽기 전압을 선택적으로 결정하는 단계(S330)에서는, 해당 페이지의 읽기 동작에 이용될 적어도 하나의 읽기 전압을 선택한다. 상기 단계(S330)에서 선택되는 읽기 전압의 개수는 이전 페이지의 판독 결과에 기초하여 결정될 수 있다. 예를 들어, 도 4에 도시된 단계들(S310~S370)에 의해 선택된 메모리 셀들의 제 2 페이지의 읽기 동작이 수행되는 경우, 단계(S330)에서는 1개 또는 2개의 읽기 전압이 선택될 수 있다. 다른 예에서, 단계들(S310~S370)에 의해 선택된 메모리 셀들의 제 2 페이지의 읽기 동작이 수행되는 경우, 단계(S330)에서는 1개 또는 2개의 읽기 전압이 선택될 수 있다. 또다른 다른 예에서, 도 4에 도시된 단계들(S310~S370)에 의해 선택된 메모리 셀들의 제 4 페이지의 읽기 동작이 수행되는 경우, 단계(S330)에서는 1개 내지 8개의 읽기 전압이 선택될 수 있다. 단계(330)은 제어 로직(140)에 의해 수행될 수있다. 각 페이지의 읽기 동작마다, 이전 페이지의 판독 결과에 기초하여 읽기 전압을 수행하는 구체적 과정에 대해서는 도 5 및 도 6을 참조하여 후술하기로 한다.
결정된 읽기 전압을 순차적으로 인가하는 단계(S350) 및 해당 페이지의 판독 결과를 저장하는 단계(S370)에서는, 단계(S330)에서 결정된 적어도 하나의 읽기 전압들을 선택된 워드 라인에 순차적으로 인가하여 선택된 메모리 셀들의 해당 페이지 데이터를 판독하게 된다. 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 읽기 동작 시 이전 페이지의 데이터에 기초하여 읽기 전압의 개수를 줄일 수 있다. 따라서, 반도체 메모리 장치의 읽기 동작에 소모되는 시간을 줄일 수 있다.
도 5는 3비트 데이터를 저장하는 메모리 셀에 대하여, 메모리 셀들의 문턱 전압 상태와 이에 대응하는 읽기 전압을 나타내는 도면이다. 이하에서는 도 2 내지 도 5를 참조하여, TLC를 포함하는 반도체 메모리 동작의 읽기 동작에 대해 설명하기로 한다.
도 5를 참조하면, TLC의 프로그램 상태와 해당 프로그램 상태에 대응하는 3비트 데이터가 도시되어 있다. 제 1 상태 내지 제 8 상태(PV0~PV7)를 포함하는 프로그램 상태는 반도체 메모리 장치 내 메모리 셀들의 문턱전압 산포를 도시한다. 읽기 동작시 선택된 메모리 셀들 각각은 제 1 상태(PV0) 내지 제 8 상태(PV7) 중 어느 하나의 상태에 있을 수 있다.
먼저, 도 2의 단계(S110)에 의해, 선택된 메모리 셀들의 제 1 페이지의 읽기 동작이 수행된다. 이에 따라, 제 1 페이지의 읽기 동작을 위한 제 1 읽기 전압(RV11)이 결정된다(S210). 상기 제 1 읽기 전압(RV11)은 미리 결정된 값일 수 있다. 상기 제 1 읽기 전압(RV11)이 선택된 메모리 셀들과 연결된 워드 라인에 인가된다(S230). 선택된 메모리 셀들의 문턱 전압 값에 따라, 제 1 페이지 데이터가 판독된다. 즉, 제 1 상태(PV0) 내지 제 4 상태(PV3)에 대응하는 메모리 셀들의 제 1 페이지 데이터는 "0"이고, 해당 비트가 대응하는 페이지 버퍼들로 전달된다.
또한, 제 5 상태(PV4) 내지 제 8 상태(PV7)에 대응하는 메모리 셀들의 제 1 페이지 데이터는 "1"이고, 해당 비트가 대응하는 페이지 버퍼들로 전달된다. 단계(S250)에서, 페이지 버퍼들(PB1~PBm)로 전달된 데이터들이 페이지 판독 결과 데이터로서 페이지 데이터 저장부(160)에 전달된다. 상기 단계(S210~S250)를 통해 선택된 메모리 셀들의 제 1 페이지 읽기 동작이 완료된다(S110). 이후, 단계(S130)를 통해 제 2 내지 제 N 페이지의 읽기 동작이 수행된다.
단계(S310)에서, 제어 로직(140)은 페이지 데이터 저장부(160)로부터 전달된 페이지 판독 결과 데이터(PRD)를 참조한다. 또한 단계(S330)에서, 제어 로직(140)은 페이지 판독 결과 데이터(PRD)에 기초하여, 제 2 페이지를 판독하기 위한 읽기 전압을 선택적으로 결정한다. 도 5를 참조하면, 제 2 페이지를 판독하기 위한 제 2 페이지
읽기 전압은 제 2 읽기 전압(RV21) 및 제 3 읽기 전압(RV22)을 포함한다. 제어 로직(140)은 페이지 판독 결과 데이터(PRD) 에 기초하여, 제 2 읽기 전압(RV21) 및 제 3 읽기 전압(RV22) 중 어느 하나만을 선택하거나, 제 2 읽기 전압(RV21) 및 제 3 읽기 전압(RV22) 모두를 선택할 수 있다.
제 1 페이지의 데이터를 판독한 결과, 선택된 모든 메모리 셀들의 제 1 페이지 데이터가 "0"인 경우, 선택된 모든 메모리 셀들의 프로그램 상태는 제 1 상태(PV0) 내지 제 4 상태(PV3) 중 어느 하나에 해당되고, 제 5 상태(PV4) 내지 제 8 상태(PV7)에 해당하는 메모리 셀들은 존재하지 않는다. 이 경우, 제 3 읽기 전압(RV22)을 인가 할 필요는 없게 되며, 따라서 제어 로직(140)은 제 2 읽기 전압(RV21)만을 선택한다. 이후 단계(S350)에서는 제 2 읽기 전압(RV21)만이 선택된 메모리 셀들의 워드 라인에 인가된다. 메모리 셀들이 제 1 상태(PV0) 내지 제 4상태(PV3) 중 어느 하나의 상태에 해당하므로, 제 2 읽기 전압(RV21)의 인가만으로도 선택된 메모리 셀들의 제 2 페이지 데이터를 모두 판독할 수 있게 된다.
제 1 페이지의 데이터를 판독한 결과, 선택된 모든 메모리 셀들의 제 1 페이지 데이터가 "1"인 경우, 선택된 모든 메모리 셀들의 프로그램 상태는 제 5 상태(PV4) 내지 제 8 상태(PV7) 중 어느 하나에 해당되고, 제 1 상태(PV0) 내지 제 4 상태(PV3)에 해당하는 메모리 셀들은 존재하지 않는다. 이 경우, 제 2 읽기 전압(RV21)을 인가할 필요는 없게 되며, 따라서 제어 로직(140)은 제 3 읽기 전압(RV22)만을 선택한다. 이후 단계(S350)에서는 제 3 읽기 전압(RV22)만이 선택된 메모리 셀들의 워드 라인에 인가된다. 메모리 셀들이 제 5 상태(PV4) 내지 제 8상태(PV7) 중 어느 하나의 상태에 해당하므로, 제 3 읽기 전압(RV22)의 인가만으로도 선택된 메모리 셀들의 제 2 페이지 데이터를 모두 판독할 수 있게 된다.
제 1 페이지의 데이터를 판독한 결과, 선택된 모든 메모리 셀들의 제 1 페이지 데이터에 "0","1"이 혼재되어 있는 경우, 제 2 읽기 전압(RV21) 또는 제 3 읽기 전압(RV22) 어느 하나만으로는 선택된 메모리 셀들의 제 2 페이지 데이터를 판독할 수가 없다. 따라서, 이 경우 제어 로직(140)은 제 2 읽기 전압(RV21) 및 제 3 읽기 전압(RV22)을 모두 선택한다. 이후 단계(S350)에서는 제 2 읽기 전압(RV21) 및 제 3 읽기 전압(RV22)이 순차적으로 인가되며, 이를 통해 선택된 메모리 셀들의 제 2 페이지 데이터를 모두 판독할 수 있게 된다.
본 발명의 일 실시예에서는, 선택된 메모리 셀들의 프로그램 상태에 따라, 2 개보다 적은 개수의 읽기 전압이 제 2 페이지의 판독을 위해 인가될 수 있다. 이 경우, 통상적인 경우보다 적은 개수의 읽기 전압을 인가하여 제 2 페이지의 데이터 판독을 수행하므로, 읽기 동작에 소요되는 시간을 줄일 수 있다.
도 5에서는 TLC의 읽기 동작에 관하여 설명하고 있으나, 상술한 부분은 MLC의 읽기 동작에 적용될 수 있다. 이하 부분은 TLC에서 제 3 페이지 데이터의 판독을 위해 추가되는 단계를 설명한다.
단계(S370)에서는, 단계(S350)를 통해 판독된 제 2 페이지 데이터가 페이지 데이터 저장부(160)에 다시 저장된다. 제 1 페이지 데이터 및 제 2 페이지 데이터는 페이지 판독 결과 데이터(PRD)로서 제어 로직(140)에 전달된 다. 제어 로직(140)은 제 1 페이지 데이터 및 제 2 페이지 데이터를 포함하는 페이지 판독 결과 데이터(PRD)에 기초하여, 선택된 메모리 셀들의 제 3 페이지 데이터 판독을 위한 읽기 전압을 선택적으로 결정하게 된다.
제 3 페이지의 판독을 위해, 단계(S310) 내지 단계(S370)가 반복하여 수행될 수 있다. 제 3 페이지의 판독을 위한 단계(S310)에서, 제어 로직(140)은 페이지 데이터 저장부(160)에 저장된 페이지 판독 결과 데이터(PRD)를 참조한다. 이 경우, 페이지 판독 결과 데이터(PRD)는 제 1 페이지 데이터 및 제 2 페이지 데이터를 포함할 수 있다. 제어 로직(140)은 제 1 페이지 데이터 및 제 2 페이지 데이터에 기초하여, 선택된 메모리 셀들의 문턱전압 분포를 분석할 수 있다. 이후, 분석 결과에 따라 제 3 페이지의 데이터 판독을 위한 읽기 전압을 결정할 수 있다.
단계(S330)에서, 제어 로직(140)은 제 1 및 제 2 페이지의 판독 결과에 기초하여, 제 3 페이지의 읽기 전압을 선택적으로 결정한다. 다음에서 몇 가지 예시를 통해 제 3 페이지의 읽기 전압을 선택하는 구체적 방법을 설명하기로 한다. 도 5를 참조하면, 제 3 페이지를 판독하기 위한 제 3 페이지 읽기 전압은 제 4 읽기 전압(RV31), 제 5 읽기 전압(RV32), 제 6 읽기 전압(RV33) 및 제 7 읽기 전압(RV34)을 포함한다.
예시적으로, 선택된 메모리 셀들의 프로그램 상태가 제 1 상태(PV0) 및 제 2 상태(PV1)에만 존재하는 경우는, 선택된 메모리 셀들의 제 1 페이지 데이터가 모두 0이고 제 2 페이지 데이터도 모두 0인 경우이다. 제어 로직(140)은 페이지 판독 결과 데이터(PRD)를 참조한 결과가 위와 같은 경우, 제 3 페이지의 데이터 판독을 위해서 제 4 읽기 전압(RV31)만을 선택한다. 메모리 셀들의 프로그램 상태가 제 1 상태(PV0) 및 제 2 상태(PV1)에만 존재하므로, 제 4 읽기 전압(RV31)만을 인가하더라도 선택된 전체 메모리 셀들의 제 3 페이지 데이터를 판독할 수 있다.
다른 예로서, 선택된 메모리 셀들의 프로그램 상태가 제 7 상태(PV6) 및 제 8 상태(PV7)에만 존재하는 경우는, 선택된 메모리 셀들의 제 1 페이지 데이터가 모두 1이고 제 2 페이지 데이터는 모두 0인 경우이다. 제어 로직(140)은 페이지 판독 결과 데이터(PRD)를 참조한 결과가 위와 같은 경우, 제 3 페이지의 데이터 판독을 위해서 제 7 읽기 전압(RV34)만을 선택한다. 메모리 셀들의 프로그램 상태가 제 7 상태(PV6) 및 제 8 상태(PV7)에만 존재하므로, 제 7 읽기 전압(RV34)만을 인가하더라도 선택된 전체 메모리 셀들의 제 3 페이지 데이터를 판독할 수 있다.
마찬가지 방식으로, 선택된 메모리 셀들의 제 1 페이지 데이터가 모두 0이고, 제 2 페이지 데이터가 모두 1인 경우(메모리 셀들의 프로그램 상태는 제 3 상태(PV2) 및 제 4 상태(PV3)에만 존재), 제어 로직(140)은 제 5 읽기 전압(RV32)을 선택한다. 또한, 선택된 메모리 셀들의 제 1 페이지 데이터가 모두 1이고, 제 2 페이지 데이터도 모두 1인 경우(메모리 셀들의 프로그램 상태는 제 5 상태(PV4) 및 제 6 상태(PV5)에만 존재), 제어 로직(140)은 제 6 읽기 전압(RV33)을 선택한다.
한편, 선택된 메모리 셀들의 제 1 페이지 데이터의 값이 0과 1에 혼재되어 있는 경우, 제어 로직(140)은 제 2 페이지 데이터의 값에 따라 읽기 전압을 선택할 수 있다. 즉, 제 1 페이지 데이터의 값은 0과 1에 혼재되어 있고, 제 2 페이지 데이터의 값이 모두 0인 경우, 선택된 메모리 셀들의 프로그램 상태는 제 1 상태(PV0), 제 2 상태(PV1), 제 7 상태(PV6), 제 8 상태(PV7) 중 어느 하나이다. 이 경우, 제어 로직(140)은 제 4 읽기 전압(RV31) 및 제 7 읽기 전압(RV34)을 선택한다. 다른 예에서, 제 1 페이지 데이터의 값은 0과 1에 혼재되어 있고, 제 2 페이지 데이터의 값이 모두 1인 경우, 선택된 메모리 셀들의 프로그램 상태는 제 3 상태(PV2), 제 4 상태(PV3), 제 5 상태(PV4), 제 6 상태(PV5) 중 어느 하나이다. 이 경우, 제어 로직(140)은 제 5 읽기 전압(RV32) 및 제 6 읽기 전압(RV33)을 선택한다.
한편, 선택된 메모리 셀들의 제 2 페이지 데이터의 값이 0과 1에 혼재되어 있는 경우, 제어 로직(140)은 제 1 페이지 데이터의 값에 따라 읽기 전압을 선택할 수 있다. 즉, 제 2 페이지 데이터의 값은 0과 1에 혼재되어 있고, 제 1 페이지 데이터의 값이 모두 0인 경우, 선택된 메모리 셀들의 프로그램 상태는 제 1 상태(PV0), 제 2 상태(PV1), 제 3 상태(PV2), 제 4 상태(PV3) 중 어느 하나이다. 이 경우, 제어 로직(140)은 제 4 읽기 전압(RV31) 및 제 5 읽기 전압(RV32)을 선택한다. 다른 예에서, 제 2 페이지 데이터의 값은 0과 1에 혼재되어 있고, 제 1 페이지 데이터의 값이 모두 1인 경우, 선택된 메모리 셀들의 프로그램 상태는 제 5 상태(PV4), 제 6 상태(PV5), 제 7 상태(PV6), 제 8 상태(PV7) 중 어느 하나이다. 이 경우, 제어 로직(140)은 제 6 읽기 전압(RV33) 및 제 7 읽기 전압(RV34)을 선택한다.
마지막으로, 선택된 메모리 셀들의 제 1 페이지 데이터의 값이 0과 1에 혼재되어 있고, 제 2 페이지 데이터의 값도 0과 1에 혼재되어 있는 경우, 제어 로직(140)은 제 4 읽기 전압(RV31), 제 5 읽기 전압(RV32), 제 6 읽기 제 3 페이지의 판독을 위한 단계(S350)에서는 결정된 읽기 전압을 인가하여 선택된 메모리 셀들의 페이지 데이터를 판독한다. 본 발명의 일 실시예에서는, 선택된 메모리 셀들의 프로그램 상태에 따라, 4 개보다 적은 개수의 읽기 전압이 제 3 페이지의 판독을 위해 인가될 수 있다. 이 경우, 통상적인 경우보다 적은 개수의 읽기 전압을 인가하여 제 3 페이지의 데이터 판독을 수행하므로, 읽기 동작에 소요되는 시간을 줄일 수 있다. 결과적으로, 본 발명에 의할 경우, 제 2 페이지 및 제 3 페이지의 데이터 판독을 위해 인가되는 읽기 전압의 개수가 감소할 수 있다. 이에 따라 전체 페이지의 데이터 판독을 위해 소모되는 시간이 줄어들어, 반도체 메모리 장치의 동작 속도가 향상될 수 있다.
도 6은 4비트 데이터를 저장하는 메모리 셀에 대하여, 메모리 셀들의 문턱 전압 상태와 이에 대응하는 읽기 전압을 나타내는 도면이다. 도 6을 참조하면, QLC의 프로그램 상태와 해당 프로그램 상태에 대응하는 4비트 데이터가 도시되어 있다. 제 1 상태 내지 제 16 상태(PV0~PV15)를 포함하는 프로그램 상태는 반도체 메모리 장치 내 메모리 셀들의 문턱전압 산포를 도시한다. 읽기 동작시 선택된 메모리 셀들 각각은 제 1 상태(PV0) 내지 제 16 상태(PV15) 중 어느 하나의 상태에 있을 수 있다.
QLC의 경우에도, 제 1 페이지 및 제 3 페이지의 데이터를 판독하기 위한 과정은 도 5에서 TLC의 경우를 참조하여 설명한 과정과 유사하게 진행될 수 있다. QLC의 경우, 해당 과정에서 제 4 페이지의 판독을 위한 단계가 더 포함된다.
제어 로직(140)는 제 1 내지 제 3 페이지 데이터를 포함하는 페이지 판독 결과 데이터(PRD)에 기초하여, 제 4 페이지의 판독을 위한 읽기 전압을 결정한다. 도 6을 참조하면, 제 4 페이지를 판독하기 위한 제 4 페이지 읽기 전압은 제 8 내지 제 15 읽기 전압(RV41~RV48)을 포함한다.
예시적으로, 제 1 페이지 데이터가 모두 0이고 제2 페이지 데이터는 모두 1이며, 제 3 페이지 데이터는 0과 1에 혼재되어 있는 경우, 선택된 메모리 셀들의 프로그램 상태는 제 5 상태(PV4) 내지 제 8 상태(PV7) 중 어느 하나에 속하게 된다. 이 경우 제어 로직(140)은 제 10 읽기 전압(RV43) 및 제 11 읽기 전압(RV44)을 선택한다.
다른 예에서, 제 1 페이지 데이터가 모두 1이고, 제 2 페이지 데이터는 0과 1에 혼재되어 있으며, 제 3 페이지 데이터는 0인 경우, 선택된 메모리 셀들의 프로그램 상태는 제 9 상태(PV8), 제 10 상태(PV9), 제 15 상태(PV14) 및 제 16 상태(PV15) 중 어느 하나에 속하게 된다. 이 경우 제어 로직(140)은 제 12 읽기 전압(RV45) 및 제 15 읽기 전압(RV48)을 선택한다.
다른 예에서, 제 1 페이지 데이터가 모두 0이고, 제 2 페이지 데이터는 모두 0이며, 제 3 페이지 데이터가 모두 1인 경우, 선택된 메모리 셀들의 프로그램 상태는 제 3 상태(PV2) 및 제 4 상태(PV3) 중 어느 하나에 속하게 된다. 이 경우 제어 로직(140)은 제 9 읽기 전압(RV42) 하나만을 선택한다.
위와 같이, 선택된 메모리 셀들의 데이터 분포에 따라, 제어 로직은 1개, 4개 또는 8개의 읽기 전압을 선택한다. 제어 로직이 1개 또는 4개의 읽기 전압을 선택하여 제 4 페이지의 데이터 판독을 수행하는 경우, 8개의 읽기 전압을 인가하는 경우에 비하여 읽기 동작에 필요한 시간이 줄어든다. 따라서 반도체 메모리 장치의 동작 속도가 향상된다.
도 5 및 도 6에는 도시되지 않았으나, 본 발명의 실시예에 따른 읽기 동작 방법은 2비트 데이터를 저장하는 메모리 셀들을 포함하는 반도체 메모리 장치는 물론, 5비트 이상의 데이터를 저장하는 메모리 셀들을 포함하는 반도체 메모리 장치에도 적용될 수 있다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로 부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다.
예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결 된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 페이지 데이터 저장부

Claims (9)

  1. 2비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 저장된 데이터를 판독하기 위한 읽기 회로;
    상기 메모리 셀 어레이에 대한 읽기 동작을 수행하도록 상기 읽기 회로를 제어하는 제어 로직; 및
    상기 메모리 셀 어레이의 선택된 메모리 셀들의 제 1 페이지 데이터의 판독 결과를 저장하는 페이지 데이터 저장부를 포함하고,
    상기 제어 로직은 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터의 판독 결과에 기초하여, 상기 선택된 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 제 2 페이지 읽기 전압을 선택적으로 결정하는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 페이지 데이터는 제 1 읽기 전압에 기초하여 판독되고,
    상기 제 2 페이지 읽기 전압은 제 2 읽기 전압 및 제 3 읽기 전압을 포함하며,
    상기 제어 로직은 상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터의 판독 결과에 기초하여, 상기 제 2 읽기 전압 및 상기 제 3 읽기 전압 중 적어도 하나를 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 읽기 전압은 제 1 페이지 데이터가 0인 상태의 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 전압이고,
    상기 제 3 읽기 전압은 제 1 페이지 데이터가 1인 상태의 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 전압인 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터가 모두 0인 경우, 상기 제어 로직은 상기 제 2 읽기 전압을 제 2 페이지 읽기 전압으로서 선택하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터가 모두 1인 경우, 상기 제어 로직은 상기 제 3 읽기 전압을 제 2 페이지 읽기 전압으로서 선택하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 페이지 데이터 저장부에 저장된 상기 제 1 페이지 데이터가 0 및 1을 포함하는 경우, 상기 제어 로직은 상기 제 2 및 제 3 읽기 전압을 제 2 페이지 읽기 전압으로서 선택하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 2비트 이상의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    선택된 메모리 셀들의 제 1 페이지 데이터를 판독하는 단계; 및
    판독된 상기 제 1 페이지 데이터에 기초하여 제 2 내지 제 N 페이지 데이터를 판독하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 제 2 내지 제 N 페이지 데이터를 판독하는 단계는:
    선택된 메모리 셀들의 이전 페이지 데이터의 판독 결과를 참조하는 단계; 및
    상기 이전 페이지 데이터의 판독 결과에 기초하여, 해당 페이지 데이터를 판독하기 위한 페이지 읽기 전압을 결정하는 단계를 포함하고,
    상기 페이지 읽기 전압의 개수는 상기 이전 페이지 데이터의 판독 결과에 따라 결정되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. 2비트 이상의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    제 1 읽기 전압을 이용하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 제 1 페이지 데이터를 판독하는 단계;
    상기 제 1 페이지 데이터의 판독 결과에 기초하여, 상기 선택된 메모리 셀들의 제 2 페이지 데이터를 판독하기 위한 제 2 페이지 읽기 전압을 선택적으로 결정하는 단계; 및
    상기 결정된 제 2 페이지 읽기 전압에 기초하여, 상기 선택된 메모리 셀들의 제 2 페이지 데이터를 판독하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
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