KR102480464B1 - 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템, 및 메모리 컨트롤러의 동작 방법 - Google Patents

메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템, 및 메모리 컨트롤러의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템, 및 메모리 컨트롤러의 동작 방법에 관한 것으로, 메모리 컨트롤러는 호스트의 요청에 따라 복수의 메모리들을 액세스하기 위한 메모리 컨트롤러에 있어서, 상기 복수의 메모리들 중 선택된 메모리의 커맨드 생성용 정보에 기초하여 커맨드 세트를 생성하기 위한 프로세서; 및 상기 복수의 메모리들 각각의 커맨드 생성용 정보를 저장하기 위한 저장 회로를 포함한다.

Description

메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템, 및 메모리 컨트롤러의 동작 방법{Memory controller, Memory system including the memory controller and Method of operating the memory controller}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템, 및 메모리 컨트롤러의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 상이한 복수의 메모리 장치들을 제어하기 위한 커맨드 세트를 효율적으로 관리할 수 있는 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템, 및 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 호스트의 요청에 따라 복수의 메모리들을 액세스하기 위한 메모리 컨트롤러에 있어서, 상기 복수의 메모리들 중 선택된 메모리의 커맨드 생성용 정보에 기초하여 커맨드 세트를 생성하기 위한 프로세서; 및 상기 복수의 메모리들 각각의 커맨드 생성용 정보를 저장하기 위한 저장 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리들을 포함하는 메모리부; 및 호스트의 요청에 따라 상기 메모리부를 제어하기 위한 커맨드 세트를 생성하여 상기 메모리부를 제어하기 위한 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 복수의 메모리들 각각에 대응하는 커맨드 생성용 정보에 기초하여 상기 커맨드 세트를 생성한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방븝은 호스트로부터 외부 커맨드가 수신되는 단계, 수신된 상기 외부 커맨드에 따라 상기 호스트로부터 요청된 동작에 대한 정보를 획득하는 단계, 선택된 메모리에 대한 커맨드 생성용 정보 및 데이터 단위 정보를 리드하는 단계, 상기 커맨드 생성용 정보 및 상기 데이터 단위 정보에 따라 데이터 커맨드 반복 횟수를 결정하는 단계, 및 상기 데이터 커맨드 반복 횟수에 따라 상기 선택된 메모리를 제어하기 위한 커맨드 세트를 생성하여 출력하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템에 포함되는 복수의 메모리 장치들이 서로 상이하여도 이들을 통합적으로 제어할 수 있는 최소의 커맨드 세트를 생성함으로써 커맨드를 효율적으로 관리할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리부에 포함된 복수의 메모리들을 설명하기 위한 블록도이다.
도 3은 도 1에 도시된 메모리부에 포함된 복수의 메모리들 중 제1 메모리를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 메모리 셀 어레이의 실시 예를 보여주는 블록도이다.
도 5는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7 및 도 8은 본 발명의 실시 예에 따른 커맨드 세트를 설명하기 위한 구성도이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 제어회로를 포함하는 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(100), 메모리부(200) 및 호스트(300)를 포함할 수 있다.
메모리 컨트롤러(100)는 호스트(300) 및 메모리부(200)에 연결된다. 메모리 컨트롤러(100)는 호스트(300)로부터의 요청에 응답하여 메모리부(200)를 액세스하도록 구성된다. 예를 들어 메모리 컨트롤러(100)는 메모리부(200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(100)는 메모리부(200) 및 호스트(300) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(100)는 메모리부(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
본 발명의 실시 예에서 메모리 컨트롤러(100)는 호스트(300)로부터의 요청에 응답하여 메모리부(200)에 포함되는 복수의 메모리들(제1 메모리 내지 제n 메모리; 200_1 내지 200_n)을 제어하기 위한 커맨드 세트들을 생성하여 출력한다. 메모리 컨트롤러(100)는 복수의 메모리들(200_1 내지 200_n) 중 선택된 메모리에 대한 커맨드 생성용 정보(페이지 사이즈, 플레인(Plane) 개수 등)에 따라 범용 커맨드 세트를 생성한다. 메모리 컨트롤러(100)는 복수의 메모리들(200_1 내지 200_n)의 페이지 사이즈, 플레인 개수 등이 상이하더라도 범용 커맨드 세트를 이용하여 복수의 메모리들(200_1 내지 200_n)을 제어할 수 있다.
메모리부(200)는 메모리 컨트롤러(100)의 제어에 따라 읽기, 쓰기, 소거, 그리고 배경 동작 등을 수행한다. 즉, 메모리부(200)는 메모리 컨트롤러(100)에서 출력되는 커맨드 세트에 응답하여 읽기, 쓰기, 소거, 그리고 배경 동작 등을 수행한다.
메모리부(200)는 적어도 하나 이상의 메모리들(200_1 내지 200_n)을 포함하여 구성될 수 있다. 적어도 하나 이상의 메모리들(200_1 내지 200_n) 각각은 상이한 플레인 개수, 페이지 사이즈들을 가질 수 있다.
도 2는 도 1에 도시된 메모리부에 포함된 복수의 메모리들을 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리부는 제1 메모리 내지 제n 메모리(200_1 내지 200_n)를 포함하여 구성될 수 있다.
제1 메모리 내지 제n 메모리(200_1 내지 200_n)는 상이한 플레인 수를 가질 수 있다. 예를 들어 도면과 같이 제1 메모리(200_1)는 하나의 플레인(Plane0)을 포함하고, 제2 메모리(200_2)는 두 개의 플레인들(Plane0 및 Plane1)을 포함하고, 제n 메모리(200_n)는 4개의 플레인들(Plane0 내지 Plane3)을 포함하도록 구성될 수 있다. 본 발명의 실시 예에 따른 제1 메모리 내지 제n 메모리(200_1 내지 200_n) 들은 서로 상이한 플레인 수를 갖는 것으로 설명하였으나, 이에 한정되지 않고 적어도 하나의 플레인을 포함하여 구성될 수 있으며 일부 메모리들은 서로 동일한 플레인 수를 갖도록 구성될 수 있다.
도 3은 도 1에 도시된 메모리부에 포함된 복수의 메모리들 중 제1 메모리(200_1)를 설명하기 위한 블록도이다. 복수의 메모리들은 서로 유사한 구조로 구성된다.
도 3을 참조하면, 제1 메모리(200_1)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240), 그리고 전압 생성부(250)를 포함한다.
어드레스 디코더(220), 읽기 및 쓰기 회로(230) 및 전압 생성부(250)는 메모리 셀 어레이(210)에 대한 프로그램 동작, 리드 동작 등과 같은 제반 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(220)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(230)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(210)는 복수의 페이지로 구성된다. 또한 메모리 셀 어레이(210)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 스트링을 포함한다. 복수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(220)는 워드 라인들(WL)을 통해 메모리 셀 어레이(210)에 연결된다. 어드레스 디코더(220)는 제어 로직(240)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 어드레스 디코더(220)는 반도체 메모리 장치(200) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(220)는 프로그램 동작 시 전압 생성부(250)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 메모리 셀 어레이(210)의 복수의 워드 라인들(WL)에 인가하고, 리드 동작 시 전압 생성부(250)에서 생성된 리드 전압(Vread) 및 패스 전압(Vpass)을 메모리 셀 어레이(210)의 복수의 워드 라인들(WL)에 인가한다.
제1 메모리(200_1)의 프로그램 동작 및 리드 동작은 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택하여 수행되며, 선택된 메모리 블록에 대한 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다.
프로그램 동작 및 리드 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(220)에 의해 디코딩되어 읽기 및 쓰기 회로(230)에 제공된다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(210)에 연결된다. 프로그램 동작 시 복수의 페이지 버퍼들(PB1~PBm) 각각은 도 1의 메모리 컨트롤러(100)를 통해 입력된 데이터(DATA)들을 임시 저장하며, 임시 저장된 데이터(DATA)들에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 제어한다. 즉, 복수의 페이지 버퍼들(PB1~PBm) 각각은 임시 저장된 데이터(DATA)들에 따라 대응하는 비트라인들(BL1 내지 BLm)에 프로그램 허용 전압(예를 들어 0V) 또는 프로그램 금지 전압(예를 들어 VCC)을 인가한다.
복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행하고, 리드된 데이터를 도 1의 메모리 컨트롤러(100)로 출력한다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성부(250)에 연결된다. 제어 로직(240)은 제1 메모리(200_1)의 입출력 버퍼(미도시)를 통해 커맨드 세트(CMD_SET)를 수신한다. 제어 로직(240)은 커맨드 세트(CMD_SET)에 응답하여 제1 메모리(200_1)의 제반 동작을 제어하도록 구성된다.
전압 생성부(250)는 제어 로직(240)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다. 예를 들어 전압 생성부(250)는 프로그램 동작 시 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력하고, 리드 동작 시 제어 신호들(VG_signals)에 응답하여 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 출력한다.
도 4는 도 3의 메모리 셀 어레이(210)의 일 실시 예를 보여주는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 5는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 5를 참조하면, 메모리 컨트롤러(100)는 프로세서(110) 및 저장 회로(120)를 포함한다.
저장 회로(120)는 펌웨어(firmware)를 저장하며, 프로세서(110)의 동작 메모리, 도 1의 메모리부(200) 및 호스트(300) 사이의 캐시 메모리, 메모리부(200) 및 호스트(300) 사이의 버퍼 메모리로써 이용될 수 있다. 펌웨어(firmware)에는 제반 동작을 수행하기 위한 알고리즘이 포함될 수 있다.
또한 저장 회로(120)는 도 1의 메모리부(200)에 포함된 제1 내지 제n 메모리(200_1 내지 200_n) 각각에 대한 커맨드 생성용 정보가 저장될 수 있으며, 메모리 컨크롤러(100)의 ECC(Error Correction Code) 처리 가능한 데이터 양에 따른 데이터 단위(CHUCK) 정보가 저장될 수 있다. 커맨드 생성용 정보는 제1 내지 제n 메모리(200_1 내지 200_n) 각각에 대한 페이지 사이즈 정보, 플레인 개수 정보들을 포함할 수 있다.
프로세서(110)는 단위 데이터 반복 제어 회로(111) 및 커맨드 생성 회로(112)를 포함하여 구성될 수 있다.
단위 데이터 반복 제어 회로(111)는 호스트로부터 입력된 외부 커맨드(CMD), 저장 회로(120)에 저장된 선택된 메모리의 페이지 사이즈 정보, 플레인 개수 정보, 데이터 단위 정보에 응답하여 데이터 커맨드 반복 횟수를 결정하고, 컬럼 어드레스(Col_Add)에 응답하여 커맨드 세트의 시작 어드레스를 설정한다.
일예로 단위 데이터 반복 제어 회로(111)는 선택된 메모리의 페이지 사이즈와 플레인 개수에 따라 전체 저장 가능한 데이터 사이즈를 판단하고, 이를 데이터 단위로 나누어 단위 데이터 커맨드 반복 횟수를 결정할 수 있다.
커맨드 생성 회로(112)는 단위 데이터 반복 제어 회로(111)의 제어에 따라 복수의 메모리들(200_1 내지 200_n) 중 선택된 메모리를 제어하기 위한 커맨드 세트(CMD_SET)를 생성하여 출력한다. 커맨드 세트(CMD_SET)는 선택된 메모리의 플레인 어드레스 및 설정된 횟수만큼 반복되는 단위 데이터 커맨드를 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7 및 도 8은 본 발명의 실시 예에 따른 커맨드 세트를 설명하기 위한 구성도이다.
도 1 내지 도 8을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
호스트(300)로부터 외부 커맨드(CMD)가 메모리 컨트롤러(100)로 입력된다(S610). 호스트(300)가 쓰기 동작을 요청한 경우 외부 커맨드(CMD)와 함께 데이터 및 어드레스가 입력되고, 호스트(300)가 읽기 동작을 요청한 경우 외부 커맨드(CMD)와 함께 어드레스가 입력될 수 있다. 쓰기 동작시 호스트(300)로부터 입력된 데이터는 메모리 컨트롤러(100)의 저장 회로(120)에 임시 저장된다.
메모리 컨트롤러(100)의 프로세서(110)는 외부 커맨드(CMD)에 따라 호스트(300)로부터 요청된 동작에 대한 정보(예를 들어 쓰기/읽기 동작, ECC 타입 등)를 획득하고, 저장 회로(120)에 저장된 선택된 메모리에 대한 페이지 사이즈 정보, 플레인 개수 정보 등을 포함하는 커맨드 생성용 정보 및 데이터 단위 정보 등을 리드한다(S620).
프로세서(110)의 단위 데이터 반복 제어 회로(111)는 리드된 선택된 메모리에 대한 페이지 사이즈 정보, 플레인 개수 정보 등을 포함하는 커맨드 생성용 정보 및 데이터 단위 정보에 응답하여 데이터 커맨드 반복 횟수를 결정하고, 컬럼 어드레스(Col_Add)에 응답하여 커맨드 세트의 시작 어드레스를 설정한다.
커맨드 생성 회로(112)는 단위 데이터 반복 제어 회로(111)의 제어에 따라 복수의 메모리들(200_1 내지 200_n) 중 선택된 메모리를 제어하기 위한 커맨드 세트(CMD_SET)를 생성하여 출력한다(S630).
프로세서(110)는 커맨드 세트(CMD_SET) 출력 시 커맨드 세트(CMD_SET)에 포함된 플레인 어드레스에 대응하는 선택 플레인을 제외한 나머지 비선택 플레인에 대한 커맨드 세트를 생성하지 않고(Skip), 선택 플레인에 대한 제반 동작이 완료되면 비선택 플레인을 선택하여 제반 동작을 연속적으로 수행하도록 커맨드 세트 스킵 동작을 수행한다(S640).
메모리부(200)에 포함된 선택된 메모리는 프로세서(110)에서 출력되는 커맨드 세트(CMD_SET)에 응답하여 제반 동작을 수행한다(S650). 예를 들어 커맨드 세트(CMD_SET)에 응답하여 선택 플레인에 대한 제반 동작을 수행하고, 선택 플레인에 대한 제반 동작이 완료되면 다음 플레인을 자동적으로 선택하여 미수행된 제반 동작을 연속적으로 수행한다.
도 7은 선택된 메모리가 3개의 플레인을 포함하고, 메모리 컨트롤러(100)에 저장된 펌웨어가 처리할 수 있는 최대 데이터 양이 8 Kilo byte(이하, KB)이고, 페이지 사이즈가 8KB이며, ECC(Error Correction Code) 처리 가능한 데이터 양에 따른 데이터 단위(CHUCK)가 2KB인 경우 커맨드 세트(700)를 나타내는 구성도이다.
도 7을 참조하면, 커맨드 세트(700)는 어드레스부(710)와 커맨드부(720)로 구성된다.
어드레스부(710)는 선택된 메모리에 포함된 3개의 플레인 중 시작 어드레스에 해당하는 플레인 어드레스(예를 들어, Plane0 Address)를 지시한다.
커맨드부(720)는 데이터 커맨드(R_CHUCK)가 설정 횟수(N) 만큼 반복 수행되도록 구성된다. 예를 들어 페이지 사이즈가 8KB이므로 데이터 단위(CHUCK)가 2KB일 경우 데이터 커맨드(R_CHUCK)가 4회 반복 수행되도록 구성된다.
이때 선택된 메모리에 포함된 3개의 플레인 중 시작 어드레스에 해당하는 플레인(예를 들어, Plane0)를 제외한 나머지 플레인(Plane1, Plane2)에 대응하는 어드레스부 및 커맨드부는 스킵(Skip)하여 커맨드 세트가 최소화되도록 구성한다.
상술한 단계 S630에서 프로세서(110)는 플레인(Plane0)에 대응하는 커맨드 세트(700)를 생성하고, 단계 S640에서 나머지 플레인(Plane1, Plane2)에 대응하는 커맨드 세트를 생성하지 않고 스킵한다. 이로 인하여 프로세서(110)가 생성하는 커맨드 세트(CMD_SET)는 최소화된다.
메모리부(200)의 선택된 메모리는 커맨드 세트(700)의 어드레스부(710)에 응답하여 플레인(Plane0)을 선택하고, 커맨드부(720)의 반복되는 데이터 커맨드(R_CHUCK)에 따라 제반 동작을 수행한다. 이 후, 플레인(Plane0)에 대한 제반 동작이 완료될 경우 메모리부(200)는 메모리 컨트롤러(100)의 제어에 따라 다음 플레인(예를 들어 Plane1)을 자동적으로 선택하여 커맨드부(720)의 반복되는 데이터 커맨드(R_CHUCK)에 따라 미 수행된 제반 동작을 수행한다.
도 8은 선택된 메모리가 3개의 플레인을 포함하고, 메모리 컨트롤러(100)에 저장된 펌웨어가 처리할 수 있는 최대 데이터 양이 8KB이고, 페이지 사이즈가 16KB이며, ECC(Error Correction Code) 처리 가능한 데이터 양에 따른 데이터 단위(CHUCK)가 2KB인 경우 커맨드 세트를 나타내는 구성도이다.
도 8을 참조하면, 커맨드 세트는 제1 커맨드 세트(810)와 제2 커맨드 세트(820)을 포함한다. 이는 페이지 사이즈(16KB)를 펌웨어가 처리할 수 있는 최대 데이터 양(8KB)으로 나누어 두 번에 걸쳐 처리하기 위함이다.
제1 커맨드 세트(810)는 어드레스부(811)와 커맨드부(812)로 구성된다. 어드레스부(811)는 선택된 메모리에 포함된 3개의 플레인 중 제1 시작 어드레스에 해당하는 플레인 어드레스(예를 들어, Plane0 Address)를 지시한다. 커맨드부(812)는 데이터 커맨드(R_CHUCK)가 설정 횟수(N) 만큼 반복 수행되도록 구성된다. 예를 들어 전체 페이지 사이즈를 절반으로 분할한 사이즈가 8KB이므로 데이터 단위(CHUCK)가 2KB일 경우 데이터 커맨드(R_CHUCK)가 4회 반복 수행되도록 구성된다.
제2 커맨드 세트(820)는 어드레스부(821)와 커맨드부(822)로 구성된다. 어드레스부(821)는 선택된 메모리에 포함된 3개의 플레인 중 다음 시작 어드레스에 해당하는 플레인 어드레스(예를 들어, Plane1 Address)를 지시한다. 커맨드부(822)는 데이터 커맨드(R_CHUCK)가 설정 횟수(N) 만큼 반복 수행되도록 구성된다. 예를 들어 전체 페이지 사이즈 중 제1 커맨드 세트(810)가 처리하고 남은 나머지 사이즈가 8KB이므로 데이터 단위(CHUCK)가 2KB일 경우 데이터 커맨드(R_CHUCK)가 4회 반복 수행되도록 구성된다.
이때 선택된 메모리에 포함된 3개의 플레인 중 나머지 플레인(예를 들어 Plane2)에 대응하는 어드레스부 및 커맨드부는 스킵(Skip)하여 커맨드 세트가 최소화되도록 구성한다.
상술한 단계 S630에서 프로세서(110)는 플레인(Plane0)에 대응하는 커맨드 세트(810) 및 플레인(Plane1)에 대응하는 커맨드 세트(820)를 생성하고, 단계 S640에서 나머지 플레인(Plane2)에 대응하는 커맨드 세트를 생성하지 않고 스킵한다. 이로 인하여 프로세서(110)가 생성하는 커맨드 세트(CMD_SET)는 최소화된다.
메모리부(200)의 선택된 메모리는 제1 커맨드 세트(810)의 어드레스부(811)에 응답하여 플레인(Plane0)을 선택하고, 커맨드부(812)의 반복되는 데이터 커맨드(R_CHUCK)에 따라 제반 동작을 수행한다. 이 후, 플레인(Plane0)에 대한 제반 동작이 완료되면, 제2 커맨드 세트(820)의 어드레스부(821)에 응답하여 플레인(Plane1)을 선택하고, 커맨드부(822)의 반복되는 데이터 커맨드(R_CHUCK)에 따라 제반 동작을 수행한다.
이 후, 메모리부(200)는 메모리 컨트롤러(100)의 제어에 따라 다음 플레인(예를 들어 Plane2)을 자동적으로 선택하여 커맨드부(812)의 반복되는 데이터 커맨드(R_CHUCK)에 따라 미 수행된 제반 동작을 수행한다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 9를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리부(200)를 포함한다.
메모리부(200)는 도 1 및 도 2를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 메모리부(200)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1100)는 메모리부(200)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 메모리부(200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 메모리부(200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 메모리부(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 도 5에 도시된 저장 회로(120)에 대응하며, 프로세싱 유닛(1120)은 도 5에 도시된 프로세서(110)에 대응한다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 메모리부(200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 메모리부(200)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 메모리부(200)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 메모리부(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 메모리부(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 메모리부(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 메모리부(200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 반도체 메모리 장치(2100)는 도 1의 메모리부(200)에 대응하며, 복수의 반도체 메모리 칩들은 도 1의 제1 내지 제n 메모리들(200_1 내지 200_n)에 대응할 수 있다.
도 10에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 9를 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1 : 메모리 시스템
100 : 메모리 컨트롤러
200 : 메모리부
110 : 프로세서
111 : 반복 제어 회로
112 : 커맨드 생성 회로
120 : 저장 회로

Claims (20)

  1. 호스트의 요청에 따라 복수의 메모리들을 액세스하기 위한 메모리 컨트롤러에 있어서,
    상기 복수의 메모리들 중 선택된 메모리의 커맨드 생성용 정보에 기초하여 커맨드 세트를 생성하기 위한 프로세서; 및
    상기 복수의 메모리들 각각의 페이지 사이즈와 플레인 개수 정보를 포함하는 커맨드 생성용 정보를 저장하기 위한 저장 회로를 포함하는 메모리 컨트롤러.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 프로세서는 상기 저장 회로에 저장된 상기 커맨드 생성용 정보와 상기 메모리 컨트롤러의 ECC(Error Correction Code) 처리 가능한 데이터 양에 기초한 데이터 단위 정보에 응답하여 데이터 커맨드 반복 횟수를 결정하는 단위 데이터 반복 제어 회로; 및
    상기 단위 데이터 반복 제어 회로의 제어에 따라 상기 선택된 메모리를 제어하기 위한 상기 커맨드 세트를 생성하여 출력하는 커맨드 생성 회로를 포함하는 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 단위 데이터 반복 제어 회로는 컬럼 어드레스에 응답하여 상기 커맨드 세트의 시작 어드레스를 설정하는 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 단위 데이터 반복 제어 회로는 상기 선택된 메모리의 상기 페이지 사이즈와 상기 플레인 개수에 따라 전체 저장 가능한 데이터 사이즈를 판단하고, 이를 상기 데이터 단위 정보에 기초하여 상기 단위 데이터 커맨드 반복 횟수를 결정하는 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 커맨드 생성 회로는 상기 단위 데이터 반복 제어 회로에 의해 설정된 시작 어드레스에 기초한 플레인 어드레스 및 상기 단위 데이터 커맨드 반복 횟수만큼 반복되는 단위 데이터 커맨드를 포함하는 상기 커맨드 세트를 생성하는 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 메모리들은 각각 적어도 하나 이상의 플레인을 포함하는 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 메모리들은 서로 같거나 상이한 플레인 개수를 포함하는 메모리 컨트롤러.
  9. 복수의 메모리들을 포함하는 메모리부; 및
    호스트의 요청에 따라 상기 메모리부를 제어하기 위한 커맨드 세트를 생성하여 상기 메모리부를 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 복수의 메모리들 각각의 페이지 사이즈와 플레인 개수 정보를 포함하는 커맨드 생성용 정보에 기초하여 상기 커맨드 세트를 생성하는 메모리 시스템.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 메모리들 중 선택된 메모리의 상기 커맨드 생성용 정보에 기초하여 상기 커맨드 세트를 생성하는 생성하기 위한 프로세서를 포함하는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 메모리들 각각의 상기 커맨드 생성용 정보를 저장하기 위한 저장 회로를 더 포함하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 프로세서는 상기 커맨드 생성용 정보와 데이터 단위 정보에 응답하여 데이터 커맨드 반복 횟수를 결정하는 단위 데이터 반복 제어 회로; 및
    상기 단위 데이터 반복 제어 회로의 제어에 따라 상기 선택된 메모리를 제어하기 위한 상기 커맨드 세트를 생성하여 출력하는 커맨드 생성 회로를 포함하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 데이터 단위 정보는 상기 메모리 컨트롤러의 ECC(Error Correction Code) 처리 가능한 데이터 양을 지시하는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 단위 데이터 반복 제어 회로는 컬럼 어드레스에 응답하여 상기 커맨드 세트의 시작 어드레스를 설정하는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 단위 데이터 반복 제어 회로는 상기 선택된 메모리의 상기 페이지 사이즈와 상기 플레인 개수에 따라 전체 저장 가능한 데이터 사이즈를 판단하고, 이를 상기 데이터 단위 정보에 기초하여 상기 단위 데이터 커맨드 반복 횟수를 결정하는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 커맨드 생성 회로는 상기 단위 데이터 반복 제어 회로에 의해 설정된 시작 어드레스에 기초한 플레인 어드레스 및 상기 단위 데이터 커맨드 반복 횟수만큼 반복되는 단위 데이터 커맨드를 포함하는 상기 커맨드 세트를 생성하는 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수의 메모리들 중 선택된 메모리는 상기 커맨드 세트에 응답하여 상기 선택된 메모리에 포함된 적어도 하나 이상의 플레인 중 시작 플레인에 대한 제반 동작을 수행하고,
    상기 메모리 컨트롤러는 상기 시작 플레인에 대한 상기 제반 동작이 완료되면 상기 시작 플레인의 다음 플레인을 선택하여 상기 제반 동작을 수행하도록 제어하는 메모리 시스템.
  19. 호스트로부터 외부 커맨드가 수신되는 단계;
    수신된 상기 외부 커맨드에 따라 상기 호스트로부터 요청된 동작에 대한 정보를 획득하는 단계;
    선택된 메모리에 대한 커맨드 생성용 정보 및 데이터 단위 정보를 리드하는 단계;
    상기 커맨드 생성용 정보 및 상기 데이터 단위 정보에 따라 데이터 커맨드 반복 횟수를 결정하는 단계; 및
    상기 데이터 커맨드 반복 횟수에 따라 상기 선택된 메모리를 제어하기 위한 커맨드 세트를 생성하여 출력하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 커맨드 세트를 생성하여 출력하는 단계는 상기 선택된 메모리에 포함된 복수의 플레인들 중 상기 커맨드 세트에 포함된 플레인 어드레스에 대응하는 선택 플레인에 대한 제반 동작이 완료되면, 상기 선택된 플레인을 제외한 나머지 비 선택 플레인에 대한 커맨드 세트의 생성 동작은 스킵하는 메모리 컨트롤러의 동작 방법.
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