CN107230497A - 半导体器件及其操作方法 - Google Patents

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CN107230497A CN201610670745.8A CN201610670745A CN107230497A CN 107230497 A CN107230497 A CN 107230497A CN 201610670745 A CN201610670745 A CN 201610670745A CN 107230497 A CN107230497 A CN 107230497A
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Abstract

本公开涉及一种半导体存储器件及其操作方法。半导体存储器件包括：包括多个存储块的存储单元阵列；外围电路，适用于对存储单元阵列执行擦除操作和编程操作；以及控制逻辑，适用于在擦除操作期间控制外围电路来对所有所述多个存储块擦除，然后以虚设数据对该多个存储块执行编程。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2016年3月25日提交的申请号为10-2016-0035866的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各种实施例总体而言涉及一种电子设备，更具体地，涉及一种半导体存储器件及其操作方法。
背景技术
半导体存储器件可以被分类为易失性存储器件和非易失性存储器件。
非易失性存储器件以比易失性存储器件相对更低的读写速度来操作，但是不论该器件的电源是导通还是关断，非易失性存储器件都保留其储存的数据。因此，采用非易失性存储器件来储存即使不对该器件通电时也需要被保持的数据。非易失性存储器件的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、可电擦除可编程ROM(EPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。闪存存储器使用广泛，并可以被分类为NOR型存储器或NAND型存储器。
闪存存储器享有RAM器件和ROM器件两者的优点。例如，与RAM类似，闪存存储器可以被自由编程和擦除。同样地，与ROM类似，即使在未通电时，闪存存储器也可以保留其储存的数据。闪存存储器已广泛用作诸如移动电话、数字照相机、个人数字助理(PDA)和MP3播放器等的便携式电子设备的存储介质。
闪存存储器件可以被分类为二维(2D)半导体器件和三维(3D)半导体器件。在二维半导体器件中，存储单元的串形成在半导体器件衬底的水平方向上，而在三维半导体器件中，存储单元的串形成在半导体器件衬底的垂直方向上。
发明内容
各种实施例涉及一种具有改善的编程数据保持特性的半导体存储器件及其操作方法。
根据一个实施例，半导体存储器件可以包括：存储单元阵列，包括多个存储块；外围电路，适用于对存储单元阵列执行擦除操作和编程操作；以及控制逻辑，适用于在擦除操作期间控制外围电路来擦除所有所述多个存储块，然后用虚设数据对所述多个存储块进行编程。
根据一个实施例，所要求保护的半导体存储器件可以包括：存储单元阵列，包括多个存储块；外围电路，适用于对存储单元阵列执行擦除操作和编程操作；以及控制逻辑，适用于响应于擦除命令来控制外围电路对所有所述多个存储块执行擦除操作和虚设编程操作。
根据一个实施例，提供一种半导体存储器件的操作方法，该方法可以包括：提供包括多个存储块的半导体存储器件；以及用虚设数据对所有所述多个存储块进行编程。
附图说明
现在将结合下列附图描述本发明的各个实施例，在这些附图中：
图1是图示根据本发明的一个实施例的半导体存储器件的框图；
图2是图示根据本发明的一个实施例的图1中的存储单元阵列的框图；
图3是图示根据本发明的一个实施例的存储块中包括的存储串的三维视图；
图4是图3的存储串的电路图；
图5是图示根据本发明的一个实施例的半导体存储器件的操作的流程图；
图6是图示根据本发明的一个实施例的包括半导体存储器件的存储系统的框图；
图7是图示根据本发明的一个实施例的存储系统的框图；
图8是图示根据本发明的一个实施例的包括存储系统的计算系统的框图。
具体实施方式
本发明的各个实施例涉及一种具有改善的数据保持性以及可靠性的半导体存储器件及其操作方法。应当注意，本发明所述实施例的具体结构性和/或功能性描述是为了说明本发明的目的而给出的，而不意在限制本发明的范围。因此，应当理解本发明不局限于在此所述的具体实施例。本发明所属领域的技术人员在阅读本公开后，可以设想在本发明范围内的许多其他实施例和/或它们的变型例。
还应当理解，当描述一个元件“耦接”或“连接”到另一元件时，该元件可以直接耦接或直接连接到其他元件，或通过第三元件耦接或连接到其他元件。相反地，应当理解，当一个元件被称为被“直接连接到”或“直接耦接到”另一元件时，在它们之间无另一元件介入。描述组件之间关系的其他表述，即“之间”和“直接在……之间”，或者“相邻”和“直接相邻”需要以相同的方式来解读。
还将理解，尽管在此可以使用术语“第一”、“第二”、“第三”等来描述各个元件，但这些元件不受这些术语所限。这些术语用于将一个元件与另一元件区分。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二或第三元件。
附图不一定成比例，并且在某些实例中，比例可能已经被夸大从而清楚地图示实施例的特征。例如，在附图中，为了便于图示，与实际的物理厚度相比，元件的厚度和间隔可能被夸大。
在此使用的术语是出于描述特定实施例的目的，而非意在限制本发明。如在此所使用的，除非在上下文中另外明确指示，否则单数形式也意在包括复数形式。还将理解，当在本说明书中使用术语“包含”、“包含有”、“包括”和“包括有”时，指定所阐明的元件的存在，而不排除一个或更多其他元件的存在或添加。如在此所使用的，术语“和/或”包括相关的列举项的一个或更多的任意或全部组合。
在下面的说明中，为了提供对本发明的透彻理解，陈述了许多具体细节。在缺乏这些具体细节的一些或全部的情况下，也可以实施本发明。在其他情况下，为了避免对本发明造成不必要的模糊，未详细描述公知的处理结构和/或处理。
还要注意，在某些情况下，对相关领域的技术人员将显而易见的是，除非另有特别声明，否则结合一个实施例所描述的特征或元件可以单独使用或者与另一实施例的其他特征或元件组合来使用。
下面，将参照附图详细描述本发明的各个实施例。
现在参照图1，根据本发明的一个实施例，提供了半导体存储器件100。
根据图1的实施例，半导体存储器件100可以包括存储单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。
地址解码器120、读写电路130和电压发生器150可以被定义为外围电路，所述外围电路被配置为对存储单元阵列110执行擦除操作和编程操作。
存储单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过字线WL耦接到地址解码器120。存储块BLK1至BLKz可以通过位线BL1至BLm耦接到读写电路130。存储块BLK1至BLKz中的每个可以包括多个存储单元。根据一个实施例，多个存储单元可以是非易失性存储单元。例如，多个存储单元可以是基于电荷俘获器件的非易失性存储单元。共同地连接到同一字线的多个存储单元可以被定义为单个页。存储单元阵列110可以包括多个页。此外，存储单元阵列110的存储块BLK1至BLKz中的每个可以包括多个串。所述多个串中的每个可以包括在位线与源极线之间串联耦接的漏极选择晶体管、多个存储单元和源极选择晶体管。
地址解码器120可以通过字线WL耦接到存储单元阵列110。地址解码器120可以被配置为响应于从控制逻辑140输出的控制信号AD_signal而操作。地址解码器120可以通过半导体存储器件100中的输入/输出缓冲器(未图示)来接收地址ADDR。
地址解码器120可以在控制逻辑140的控制下，在编程操作期间，将由电压发生器150产生的编程电压Vpgm和通过电压Vpass施加到存储单元阵列110的字线WL。
可以对存储块BLK1至BLKz之中的至少一个选中存储块执行半导体存储器件100的编程操作。此外，可以以页为单位对选中存储块执行编程操作。
例如，响应于编程操作的请求而接收到的地址ADDR可以包括块地址、行地址和列地址。地址解码器120可以响应于块地址和行地址而选择一个存储块和一个字线。列地址(Yi)可以由地址解码器120解码，并提供给读写电路130。
此外，可以以存储块为单位执行半导体存储器件100的擦除操作。当接收到针对存储块的擦除命令时，可以擦除该存储块。当接收到针对全部存储块的擦除命令时，可以同时或按顺序擦除所有存储块BLK1至BLKz。
响应于擦除操作的请求而接收到的地址ADDR可以包括块地址。响应于该块地址，地址解码器120可以选择至少一个要被擦除的存储块。响应于该块地址，地址解码器120可以选择全部要被擦除的存储块。
地址解码器120可以包括块解码器、行解码器、列解码器以及地址缓冲器。
读写电路130可以包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以通过位线BL1至BLm耦接至存储单元阵列110。页缓冲器PB1至PBm中的每个可以临时储存在编程操作期间接收到的数据DATA，以及基于临时储存的数据来控制位线BL1至BLm中的每个的电势。此外，当在擦除操作之后执行虚设编程操作以对虚设数据编程时，读写电路130可以临时储存虚设数据，以及基于临时储存的虚设数据来控制位线BL1至BLm中的每个的电势。
读写电路130可以响应于从控制逻辑140接收到的控制信号PB_signal而操作。
控制逻辑140可以耦接到地址解码器120、读写电路130以及电压发生器150。控制逻辑140可以通过半导体存储器件100的输入/输出缓冲器(未图示)，例如从主机设备(未示出)接收命令CMD。控制逻辑140可以被配置为响应于命令CMD来控制半导体存储器件100的操作。
当接收到用于所有存储块的擦除操作的命令CMD时，控制逻辑140可以控制地址解码器120、读写电路130和电压发生器150来执行对所有存储块BLK1至BLKz的擦除操作，以及随后用虚设数据对所有存储块编程。
当接收到用于编程操作的命令CMD时，控制逻辑140可以控制地址解码器120、读写电路130和电压发生器150来执行对存储块BLK1至BLKz之中的选中存储块的擦除操作，以及随后对选中存储块执行编程操作。
电压发生器150可以响应于从控制逻辑140接收到的控制信号VG_signal来操作。
在擦除操作期间，电压发生器150可以响应于从控制逻辑140接收到的控制信号来产生擦除电压Verase。在擦除操作期间产生的擦除电压Verase可以通过存储单元阵列110的源极线而被提供给在存储块BLK1至BLKz之中选中的至少一个存储块。
此外，在编程操作期间，电压发生器150可以响应于控制逻辑140而产生编程电压Vpgm和通过电压Vpass。
现在参照图2，提供图1的存储单元阵列110的一个实施例。
参照图2，存储单元阵列110可以包括多个存储块BLK1至BLKz。该多个存储块BLK1至BLKz中的每个可以具有三维结构。该多个存储块中的每个可以包括层叠在衬底之上的多个存储单元。该多个存储单元可以沿+X方向、+Y方向和+Z方向布置。将参照图3和图4，将更详细地描述存储块BLK1至BLKz中的每个。
图3是图示根据本发明的一个实施例的在存储块中包括的存储串的三维视图。图4是图3中的存储串的电路图。
参照图3和图4，源极线SL可以形成在半导体衬底之上。垂直沟道层SP可以形成在源极线SL上。垂直沟道层SP的顶部可以耦接至位线BL。垂直沟道层SP可以包括例如多晶硅。多个导电层SGS、WL0至WLn及SGD可以形成为在不同的高度围绕垂直沟道层SP。多个导电层SGS、WL0至WLn可以以固定间隔沿+Z方向间隔开。两个连续导电层之间的间隙可以包括绝缘层(未图示)。包括电荷储存层的多层膜(未图示)可以形成在垂直沟道层SP的表面上。该多层膜可以位于垂直沟道层SP与导电层SGS、WL0至WLn及SGD之间。该多层膜可以具有按顺序层叠有氧化物层、氮化物层以及氧化物层的ONO结构。
最下面的导电层可以是源极选择线(或第一选择线)SGS，而最上面的导电层可以是漏极选择线(或第二选择线)SGD。在选择线SGS与SGD之间的多个导电层可以是字线WL0至WLn。换言之，导电层SGS、WL0至WLn及SGD可以由半导体衬底之上的多个层形成。穿过导电层SGS、WL0至WLn及SGD的垂直沟道层SP可以沿垂直方向耦接在位线BL与形成于半导体衬底上的源极线SL之间。
漏极选择晶体管SDT可以形成在最上面导电层SGD围绕垂直沟道层SP的部位处。源极选择晶体管SST可以形成在最下面导电层SGS围绕垂直沟道层SP的部位处。存储单元C0至Cn可以形成在中间导电层WL0至WLn围绕垂直沟道层SP的部位处。
具有上述结构的存储串可以包括在源极线SL与位线BL之间的沿垂直方向耦接到衬底的源极选择晶体管SST、存储单元C0至Cn及漏极选择晶体管SDT。响应于施加到第一选择线SGS的第一选择信号，源极选择晶体管SST可以将存储单元C0至Cn电耦接至源极线SL。响应于施加到第二选择线SGD的第二选择信号，漏极选择晶体管SDT可以将存储单元C0至Cn电耦接至位线BL。
图5是图示根据本发明的一个实施例的半导体存储器件的操作的流程图。
下面将参照图1至图5描述根据一个实施例的半导体存储器件的操作方法。
当在步骤S110中输入了用于针对全部存储块的擦除操作的命令CMD时，在步骤S120中，控制逻辑140可以控制地址解码器120、读写电路130和电压发生器150来对全部存储块执行擦除操作。
可以同时或按顺序对所有存储块BLK1至BLKz执行擦除操作。
响应于控制逻辑140的控制，电压发生器150可以对存储单元阵列110的源极线SL施加擦除电压Verase。
当同时擦除所有存储块时，地址解码器120可以将由电压发生器150产生的擦除操作电压施加到存储块BLK1至BLKz的字线WL。
当按顺序擦除存储块BLK1至BLKz时，控制逻辑140可以控制地址解码器120选择第一存储块(例如，第一存储块BLK1)，以及将由电压发生器150产生的擦除操作电压施加到选中的第一存储块BLK1。由电压发生器150产生的擦除电压Verase可以被施加到选中的第一存储块BLK1的源极线SL。在对第一存储块BLK1的擦除操作完成之后，控制逻辑140可以控制地址解码器120来执行对后续存储块(例如，第二存储块BLK2)的擦除操作。可以通过将块地址每次增加1(一)来选择后续存储块。控制逻辑140可以通过按顺序选择存储块来控制地址解码器120和电压发生器150执行擦除操作，直到对最后存储块BLKz的擦除操作完成为止。
当对所有存储块BLK1至BLKz的擦除操作完成时，在步骤S130中，可以通过用虚设数据对存储块BLK1至BLKz中的每个执行编程来执行虚设编程操作。
响应于控制逻辑140的控制，读写电路130可以临时储存虚设数据，并根据临时储存的虚设数据来控制位线BL1至BLm中的每个的电势。
响应于控制逻辑140的控制，电压发生器150可以产生编程电压Vpgm和通过电压Vpass，以及地址解码器120可以将编程电压Vpgm和通过电压Vpass施加到在多个存储块BLK1至BLKz之中的选中存储块的字线，由此执行虚设编程操作。
该虚设数据可以是随机数据。例如，该虚设数据可以是使用任意适当的公知技术产生的随机数据。
可以对存储块BLK1至BLKz中的每个执行用来编程虚设数据的上述虚设编程操作。
当在步骤S140中输入了用于编程操作的命令CMD时，在步骤S150中，控制逻辑140可以控制地址解码器120和电压发生器150来执行对选中存储块的擦除操作，其中，该选中存储块将被执行编程操作。
地址解码器120可以选择要被执行编程操作的存储块，并将由电压发生器150产生的擦除操作电压施加到选中存储块的字线WL。然后，电压发生器150可以响应于控制逻辑140的控制，通过将擦除电压Verase施加到选中存储块的源极线SL来执行擦除操作。
接下来，在步骤S160中，可以对选中存储块执行编程操作。
读写电路130的页缓冲器PB1至PBm中的每个可以临时储存要编程的数据DATA，并且根据临时储存的数据DATA来控制与之对应的位线BL1至BLm中的每个的电势。数据DATA可以与用于编程操作的命令CMD一起输入。在控制逻辑140的控制下，电压发生器150可以产生编程电压Vpgm和通过电压Vpass，以及地址解码器120可以将编程电压Vpgm和通过电压Vpass施加到在存储块BLK1至BLKz之中的选中存储块的字线，由此执行编程操作。
如上所述，根据一个实施例，当输入了针对全部存储块的擦除命令时，可以擦除所有存储块，然后可以编程虚设数据。接下来，当输入了针对选中存储块的编程命令时，可以对选中存储块执行擦除操作，然后执行编程操作。结果，编程数据可以被储存在选中存储块中，而剩余存储块可以用虚设数据来编程。这样，在擦除状态下，储存在被编程的存储块中的编程数据不受相邻存储块的干扰，因此编程数据的保持特性可以得到改善。
根据另一实施例，当在步骤S110中输入了针对所有存储块的擦除操作的命令CMD时，可以跳过步骤S120中针对所有存储块的擦除操作和步骤S130中针对虚设数据的编程操作，取而代之可以将虚设编程脉冲施加到所有存储块，由此执行虚设编程操作。接下来，如图5所示，可以按顺序执行步骤S140至S160。由于即使在输入了针对所有存储块的擦除操作的命令CMD时，可以跳过针对所有存储块的擦除操作，因此该实施例是有利的，使得可以减少整体操作时间及功耗。
图6图示了根据本发明的一个实施例的包括半导体存储器件的存储系统1000。
半导体存储器件100可以与上面参照图1所述的半导体存储器件相同。由此将省略对其的详细说明。
控制器1100可以耦接到主机和半导体存储器件100。控制器1100可以被配置为应主机的请求访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读取操作、编程操作、擦除操作和/或后台操作中的至少一个。控制器1100可以提供在半导体存储器件100与主机之间的接口。控制器1100可以驱动用于控制半导体存储器件100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110可以用作处理单元1120的操作存储器、在半导体存储器件100与主机之间的高速缓冲存储器和/或在半导体存储器件100与主机之间的缓冲存储器。处理单元1120可以控制控制器1100的操作。此外，在写操作期间，控制器1100可以临时储存从主机提供的编程数据。
主机接口1130可以包括用于在主机与控制器1100之间交换数据的协议。例如，控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、私有协议等的一种或更多种协议与主机通信。
存储器接口1140可以使控制器与半导体存储器件100交互。可以采用任何适当的接口。例如，在一个实施例中，存储器接口可以包括NAND闪存接口或NOR闪存接口。
错误校正块1150可以通过使用错误校正码(ECC)来检测并校正在从半导体存储器件100读取的数据中的错误。可以采用任何适当的错误校正块。处理单元1120可以基于错误校正块1150的错误检测结果来控制读取电压并执行重读取操作。根据一个实施例，错误校正块可以被提供作为控制器1100的一个组件。
控制器1100和半导体存储器件100可以集成在单个半导体器件中。根据一个实施例，控制器1100和半导体存储器件100可以集成在单个半导体器件中从而形成诸如PC卡(个人计算机内存卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD卡、微型SD或SDHC)、通用闪存器件(UFS)等的存储卡。
控制器1100和半导体存储器件100可以集成在单个半导体器件中从而形成固态硬盘(SSD)。SSD可以包括用于在半导体存储器件中储存数据的储存器件。当存储系统1000用作SSD时，耦接到存储系统1000的主机的操作速率可以得到显著改善。
在另一实例中，存储系统1000可以用作诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、Web表格、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、立体电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图象播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的设备、用于家庭网络中的设备、用于计算机网络中的设备、用于远程信息处理网络的设备、RFID器件、用于计算系统的其他设备等的各种电子设备中的若干元件中的一个。
根据一个示例性实施例，半导体存储器件100或存储系统1000可以以各种形式封装。例如，半导体存储器件100或存储系统1000可以通过诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料方型扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外型封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶片级处理堆叠封装(WSP)等的各种方法来封装。
参照图7，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。该多个半导体存储芯片可以被分组。
图7图示了通过第一通道CH1至第k通道CHk与控制器2200通信的多个组。半导体存储芯片中的每个可以以与上面参照图1所述的半导体存储器件100中的一种基本相同的方式来配置和操作。
各个组可以通过单个公共通道与控制器2200通信。控制器2200可以以与参照图6所述的控制器1100基本相同的方式来配置，并且被配置为通过多个第一通道CH1至第k通道CHk来控制半导体存储器件2100的多个存储芯片。
图8图示了包括根据图7的实施例的存储系统的计算系统3000。
参照图8，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以通过系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300以及电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可以被储存在存储系统2000中。
如图8所示，半导体存储器件2100可以通过控制器2200耦接到系统总线3500。然而，半导体存储器件2100可以直接耦接到系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。
如图8所示，可以提供图7的存储系统2000。然而，可以用上面参照图6所述的存储系统1000来替代存储系统2000。根据一个实施例，计算系统3000可以包括上面分别参照图6和图7所述的存储系统1000和存储系统2000两者。
根据前述实施例，可以改善在半导体存储器件的编程操作期间所编程的数据的保持特性。
对于本领域技术人员将明显的是，在不脱离所附权利要求所限定的本发明的精神和/或范围的情况下，可以对本发明的上述示例性实施例作出各种修改。

Claims (17)

1.一种半导体存储器件，所述半导体存储器件包括：
存储单元阵列，包括多个存储块；
外围电路，适用于对存储单元阵列执行擦除操作和编程操作；以及
控制逻辑，适用于在擦除操作期间，控制外围电路来擦除所有所述多个存储块，然后用虚设数据对所述多个存储块进行编程。
2.根据权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路来用虚设数据对所有所述多个存储块进行编程。
3.根据权利要求1所述的半导体存储器件，其中，在擦除操作期间，控制逻辑控制外围电路来同时或按顺序擦除所有所述多个存储块。
4.根据权利要求1所述的半导体存储器件，其中，在虚设数据的编程操作完成之后，控制逻辑还响应于用于编程数据的编程命令来控制外围电路对所述多个存储块之中的选中存储块执行块擦除操作。
5.根据权利要求4所述的半导体存储器件，其中，在块擦除操作完成之后，控制逻辑还控制外围电路来用编程数据对选中存储块进行编程。
6.根据权利要求1所述的半导体存储器件，其中，虚设数据是随机数据。
7.一种半导体存储器件，包括：
存储单元阵列，包括多个存储块；
外围电路，适用于对存储单元阵列执行擦除操作和编程操作；以及
控制逻辑，适用于响应于擦除命令来控制外围电路对所有所述多个存储块执行擦除操作和虚设编程操作。
8.根据权利要求7所述的半导体存储器件，其中，在虚设编程操作完成之后，控制逻辑还响应于用于编程数据的编程命令来控制外围电路对所述多个存储块之中的选中存储块执行块擦除操作。
9.根据权利要求8所述的半导体存储器件，其中，在块擦除操作完成之后，控制逻辑还控制外围电路来用编程数据对选中存储块执行编程操作。
10.根据权利要求7所述的半导体存储器件，其中，虚设编程操作通过用虚设数据对所有所述多个存储块进行编程来执行。
11.根据权利要求7所述的半导体存储器件，其中，在擦除操作期间，控制逻辑控制外围电路同时或按顺序擦除所有所述多个存储块。
12.一种操作半导体存储器件的方法，所述方法包括：
提供包括多个存储块的半导体存储器件；以及
用虚设数据对所有所述多个存储块进行编程。
13.根据权利要求12所述的方法，还包括：
在虚设数据的编程之前，响应于擦除命令来擦除所有所述多个存储块。
14.根据权利要求12所述的方法，包括：
在虚设数据的编程完成之后，响应于用于编程数据的编程命令，在对所述多个存储块之中的用虚设数据编程的选中存储块执行块擦除操作之后，用编程数据对所述选中存储块执行编程操作。
15.根据权利要求14所述的方法，其中，编程数据与编程命令被一起输入。
16.根据权利要求13所述的方法，其中，对所有所述多个存储块的擦除包括同时或按顺序擦除所述多个存储块。
17.根据权利要求12所述的方法，其中，虚设数据是随机数据。
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