CN105895155A

CN105895155A - 半导体存储装置

Info

Publication number: CN105895155A
Application number: CN201610081263.9A
Authority: CN
Inventors: 细野浩司
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-02-18
Filing date: 2016-02-05
Publication date: 2016-08-24
Also published as: TW201631745A; US20160240264A1; JP2016152052A

Abstract

本发明的实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：第一、第二存储元；第一字线，其连接在第一、第二存储元的栅极；第一位线，其电性连接在第一存储元的一端；及第二位线，其电性连接在第二存储元的一端。写入动作包含对第一字线施加写入电压的第一动作、在第一动作之后对第一字线施加较写入电压低的第一电压的第二动作、及在第二动作之后对第一字线施加验证电压的第三动作。在第一存储元的阈值电压低于第一阈值且第二存储元的阈值电压为第一阈值以上时，在第二动作中对第一位线施加第二电压，且对第二位线施加较第二电压低的第三电压。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2015-29644号(申请日：2015年2月18日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有存储元呈三维排列的NAND(Not AND，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高动作可靠性的半导体存储装置。

实施方式的半导体存储装置具备：第一、第二存储元；第一字线，其连接在所述第一、第二存储元的栅极；第一位线，其电性连接在所述第一存储元的一端；及第二位线，其电性连接在所述第二存储元的一端。写入动作包含对所述第一字线施加写入电压的第一动作、在所述第一动作之后对所述第一字线施加较所述写入电压低的第一电压的第二动作、及在所述第二动作之后对所述第一字线施加验证电压的第三动作。在所述第一存储元的阈值电压低于第一阈值且所述第二存储元的阈值电压为所述第一阈值以上时，在所述第二动作中对所述第一位线施加第二电压，对所述第二位线施加较所述第二电压低的第三电压。

附图说明

图1是表示第一实施方式的半导体存储装置的构成的方块图。

图2是第一实施方式中的存储元阵列的一部分的立体图及俯视图。

图3是第一实施方式中的1个存储元晶体管的剖视图。

图4是第一实施方式中的行系电路的电路图。

图5是表示第一实施方式中的写入动作的电压波形及阈值偏移的情况的图。

图6是表示第一实施方式中的弱删除动作的概念图。

图7是表示第一实施方式中的第一例的弱删除动作及编程验证动作的电压波形的图。

图8是表示第一实施方式中的第二例的弱删除动作及编程验证动作的电压波形的图。

图9是表示第一实施方式中的第三例的弱删除动作及编程验证动作的电压波形的图。

图10是表示作为比较例的写入循环的一例的图。

图11是表示作为比较例的写入动作的电压波形及阈值偏移的情况的图。

图12是表示比较例的在写入动作后所产生的存储元的阈值偏移的情况的图。

图13是表示第二实施方式中的对非选择子区块的写入动作的图。

图14是表示第二实施方式中的第一例的写入循环的电压波形的图。

图15是表示第二实施方式中的第二例的写入循环的电压波形的图。

图16是表示第三实施方式中的对非选择子区块的写入动作的图。

图17是表示第三实施方式中的第一例的写入循环的电压波形的图。

图18是表示第三实施方式中的第二例的写入循环的电压波形的图。

具体实施方式

以下，参照图式对实施方式进行说明。另外，在以下的说明中，对于具有相同功能及构成的构成要素标注共通的参照符号。以下，作为半导体存储装置，列举存储元积层在半导体衬底的上方的三维积层型的NAND型闪速存储器为例进行说明。

1.第一实施方式

对第一实施方式的半导体存储装置进行说明。

1.1半导体存储装置的构成

1.1.1整体构成

在图1中表示实施方式的半导体存储装置10的构成。各功能区块可作为硬件、电脑软件的任一者或将两者组合而成者来实现。因此，如已明确各区块为该等的任一者般，总之从其等的功能的观点进行以下说明。此外，各功能区块未必需要如以下的例般进行区分。例如，一部分的功能也可通过与所例示的功能区块不同的功能区块执行。进而，所例示的功能区块也可被分割成更细分的功能子区块。

如图1所示，半导体存储装置10具备存储元阵列1、行解码器2、数据电路·页面缓冲器3、列解码器4、控制电路5、输入输出电路6、地址·指令寄存器7、电压产生电路8、及核心驱动器9。

半导体存储装置10包含多个存储元阵列(此处例示2个存储元阵列)1。存储元阵列1存在被称为平面(plane)的情况。存储元阵列1包含多个区块(存储器区块)。各区块包含多个存储元、字线WL、及位线BL等。某多个存储元的存储空间构成1个或多个页面。数据是以页面单位读出及写入。存储元阵列1的详细内容将在下文中进行叙述。

针对每一存储元阵列1而均设置有行解码器2、数据电路·页面缓冲器3、及列解码器4的组。行解码器2从地址·指令寄存器7接收区块地址信号等，此外，从核心驱动器9接收字线控制信号或选择栅极线控制信号。行解码器2根据所接收的区块地址信号、字线控制信号、及选择栅极线控制信号而选择区块及字线等。

数据电路·页面缓冲器3暂时保持从存储元阵列1读出的数据，且从半导体存储装置10的外部接收写入数据，并将所接收的数据写入至所选择的存储元。数据电路·页面缓冲器3包含传感放大器3a。传感放大器3a包含分别连接在多条位线BL的多个传感放大器电路，且将位线BL的电位放大。如此，将利用传感放大器3a同时读出或者写入的数据的单位称作页面，将该数据大小称作页面长度。例如页面长度为16k字节(Byte)。

半导体存储装置10例如可在1个存储元保持2位以上的数据。因此，数据电路·页面缓冲器3例如包含3个数据高速缓冲存储器3b。各个数据高速缓冲存储器也能够以与传感放大器3a相同的页面长度的数据大小动作，故而，例如在页面长度为16k字节的情况下，包含16k字节个锁存电路。第一数据高速缓冲存储器3b暂时保持低阶(lower)页面数据及高阶(upper)页面数据的一者，第二数据高速缓冲存储器3b暂时保持低阶页面数据及高阶页面数据的另一者。此处，低阶页面数据对应于存储所述2位/胞的多值数据的情况下的低阶位的1页面量的数据。此外，高阶页面数据对应于所述2位/胞的高阶位的1页面量的数据。该高阶页面数据包含相关的多个存储元的各2位数据中的高阶位的组。第三数据高速缓冲存储器3b例如保持基于验证读出的结果而再次写入至存储元中的临时数据。

列解码器4从地址·指令寄存器7接收列地址信号，并对所接收的列地址信号进行解码。列解码器4基于解码的地址信号而控制数据电路·页面缓冲器3的数据的输入输出。

控制电路5从地址·指令寄存器7接收指示读出、写入、删除等的指令。控制电路5基于指令的指示而按照特定的顺序控制电压产生电路8及核心驱动器9。电压产生电路8根据控制电路5的指示而产生各种电压。核心驱动器9根据控制电路5的指示而控制行解码器2及数据电路·页面缓冲器3以控制字线WL及位线BL。输入输出电路6控制半导体存储装置10的从外部的指令、地址、数据的输入或半导体存储装置10的向外部的数据输出。

1.1.2存储元阵列的构成

在图2中表示实施方式的存储元阵列的一部分的立体图、及从上方观察的图。在图3中表示1个存储元晶体管的剖视图。在无需将末尾带有数字的参照符号(例如字线WL或BL等)相互区分的情况下，使用省略末尾数字的记载，该记载指所有带数字的参照符号。

如图2所示，存储元阵列1具有多条位线BL(BL＿0～BL＿k)、胞阵列内共通的存储元源极线SL、及包含多个子区块SB的多个区块MB。

此处，表示4个子区块SB＿0～SB＿3作为子区块SB，当然也可包含5个以上的子区块。进而，表示2个区块MB＿0、MB＿1作为区块MB，当然也可包含3个以上的区块。

位线BL沿列方向延伸。源极线SL沿列方向延伸。源极线SL连接在配置在子区块内的源极线。

在各区块MB内沿与行方向及列方向正交的方向(积层方向)积层有多条字线WL＿0～WL＿23、虚设字线WLDD、WLDS、及选择栅极线SG1、SG2。字线WL、虚设字线WLDD、WLDS及选择栅极线SG1、SG2沿行方向延伸。

存储器单元MU具有存储器串、源极侧选择栅极晶体管SGSTr、及漏极侧选择栅极晶体管SGDTr。存储器串包含串联连接的n+1个(n例如为23)存储元晶体管MTr0～MTr23及虚设存储元晶体管MDDTr与MDSTr。多个存储器单元MU共用字线WL、选择栅极线SG1、SG2而构成1个单位。将该单位称为子区块SB。

虚设存储元晶体管MDSTr连接在存储元晶体管MTr0与源极侧选择栅极晶体管SGSTr之间。虚设存储元晶体管MDSTr的构造与存储元晶体管MTr基本上相同，但虚设存储元晶体管MDSTr并非用以存储数据，而是用以在写入脉冲施加动作或删除脉冲施加动作中缓和存储元晶体管或选择栅极晶体管所受到的干扰而插入。在本例中，在存储元晶体管MTr0与选择栅极晶体管SGSTr之间仅插入有1个虚设存储元晶体管MDSTr，但也可插入2个以上的虚设存储元晶体管。同样地，虚设存储元晶体管MDDTr连接在存储元晶体管MTr23与漏极侧选择栅极晶体管SGDTr之间，在本例中为1个，但也存在插入有2个以上的情况。

选择栅极晶体管SGSTr的漏极连接在虚设存储元晶体管MDSTr的源极，选择栅极晶体管SGSTr的源极连接在源极线SL。此外，选择栅极晶体管SGDTr的源极连接在虚设存储元晶体管MDDTr的漏极，选择栅极晶体管SGDTr的漏极连接在位线BL。

各区块MB中的沿行方向排列的多个存储器单元MU的各存储元晶体管MTr0的栅极共通地连接在字线WL＿0。同样地，各区块MB中的沿行方向排列的多个存储器单元MU的各存储元晶体管MTr1～MTr23及虚设存储元晶体管MDSTr与MDDTr的各栅极分别共通地连接在字线WL＿1～WL＿23及虚设字线WLDS与WLDD。

如上所述，字线WL首先沿行方向延伸并在各区块MB共通地连接。此外，如图2所示的接线或图2的下部的图所示，在字线端部，在积层方向上成为相同高度的相邻的字线在区块MB中连接。即，如图2所示，子区块SB包含沿行方向排列的多个存储器单元MU，在至少2个以上的相邻的子区块SB之间(在本例中为子区块SB＿0～SB＿3)，在积层方向上成为相同高度的字线WL共通地连接。如上所述，连接有字线WL的多个子区块的范围在删除动作时例如被同时删除，因此将其定义为区块MB。

如上所述，如果在多个子区块SB之间连接字线，则会成为相对于1条位线存在多个被施加有所选择的字线的电位的存储器单元MU的状态，以不在电性方面成为多重选择的方式，至少在漏极侧，在每一子区块具备独立的漏极侧选择栅极线SG1＿0～SG1＿3。

即，子区块SB＿0中的沿行方向排列的多个存储器单元MU的各选择栅极晶体管SGDTr的栅极共通连接在漏极侧选择栅极线SG1＿0。以下同样地，关于子区块SB＿1～SB＿3，也分别连接有SG1＿1、SG1＿2、SG1＿3。

此外，如下述图3中所说明般，在图2所示的孔MH形成有半导体柱SP。在该等孔MH的上方分别配置有2条位线。例如，在孔MH的上方配置有位线BL＿0、BL＿1。进而，位线BL＿0利用接触插塞CP连接在孔MH内的半导体柱。

此外，在本例中，在各子区块具备独立的源极侧选择栅极线。子区块SB＿0中的沿行方向排列的多个存储器单元MU的各选择栅极晶体管SGSTr的栅极共通连接在源极侧选择栅极线SG2＿0。以下同样地，关于子区块SB＿1～SB＿3，也分别连接有SG2＿1、SG2_2、SG2_3。

1.1.3存储元晶体管的构成

存储元晶体管MTr具有图3所示的构造。如图所示，孔MH是以贯穿多条字线WL及字线间的绝缘膜IN3的方式形成，在孔MH中配置有半导体柱SP。字线(晶体管MTr的栅极)WL例如是由多晶硅、多晶硅化物或者钨般的金属形成。

在字线WL及绝缘膜IN3与半导体柱SP之间形成有绝缘膜IN2。绝缘膜IN2包含区块绝缘膜IN2a、电荷储存膜IN2b、及隧道绝缘膜IN2c。

区块绝缘膜IN2a配置在字线WL与电荷储存膜IN2b之间，例如是由氧化硅形成。电荷储存膜IN2b配置在区块绝缘膜IN2a与隧道绝缘膜IN2c之间，例如是由氮化硅(SiN)形成，且储存电荷。隧道绝缘膜IN2c配置在电荷储存膜IN2b与半导体柱SP之间，例如是由氧化硅(SiO₂)形成。另外，半导体柱SP是由导入有特定量的杂质的半导体(例如硅)形成。

关于存储元阵列1的构成，例如记载在题为“三维积层非易失性半导体存储器”的在2009年3月19日申请的美国专利申请案12/407,403号。此外，记载在题为“三维积层非易失性半导体存储器”的在2009年3月18日申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日申请的美国专利申请案12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日申请的美国专利申请案12/532,030号。该等专利申请案的全体内容通过参照而援用在本案说明书中。

1.1.4行系电路的构成

使用图4对存储元阵列、行解码器、数据电路·页面缓冲器、及核心驱动器的连接关系进行说明。

行解码器2具有区块解码器(BD)2a、晶体管阵列2b。从地址寄存器7将区块地址信号BADD供给至区块解码器2a。区块解码器2a基于区块地址信号BADD而选择区块MB。晶体管阵列2b包含晶体管2c、2d。

晶体管2c包含晶体管2c-1～2c-7。晶体管2c-1分别连接字线WL＿0～WL＿23与配线CG＿0～CG＿23。晶体管2c-2连接虚设字线WLDD与配线CGDD。晶体管2c-3连接虚设字线WLDS与配线CGDS。晶体管2c-4分别连接选择栅极线SG1＿0～SG1＿i与配线SGD＿0～SGD＿i。晶体管2c-5连接选择栅极线SG2＿0～SG2＿i与配线SGS＿0～SGS＿i。另外，i表示0以上的自然数数。

对所述配线CG＿0～CG＿23、CGDD、CGDS、SGD＿0～SGD＿i、及SGS0～SGS＿i，在数据的写入时、读出时、及删除时从核心驱动器9供给适当的电压。而且，该等电压是通过行解码器2b内的晶体管2c而分别传送至字线WL＿0～WL＿23、虚设字线WLDD、WLDS、及选择栅极线SG1＿0～SG1＿i、SG2＿0～SG2＿i。

1.2半导体存储装置的写入动作

继而，对本实施方式的半导体存储装置的写入动作进行说明。

1.2.1写入动作的概要

如图5所示，在本实施方式的写入动作中，反复执行多个写入循环。各个写入循环包含编程动作、弱删除动作、及编程验证动作的3个动作。此处，将使存储元晶体管MTr的阈值上升的编程定义为“0”编程，将维持存储元晶体管MTr的阈值的编程定义为“1”编程。

在写入动作中，控制电路5首先对存储元晶体管执行写入循环，对未通过编程验证动作的存储元晶体管再次执行作为编程动作的进行“0”编程的写入循环。另一方面，控制电路5对通过编程验证动作的存储元晶体管进行“1”编程来作为编程动作，且在弱删除动作中不施加反向应力(详细内容在下文中叙述)，也不进行编程验证动作。

以下，对所述编程动作、弱删除动作、及编程验证动作进行说明。该等动作例如是根据控制电路5的命令而执行。即，根据控制电路5的命令，电压产生电路8产生各种电压，核心驱动器9、行解码器2及数据电路·页面缓冲器3(传感放大器3a)将从电压产生电路8供给的电压在特定的时序传送至字线或位线。

首先，对编程动作进行说明。在编程动作中，行解码器2对选择栅极线SG1传送例如正电压，由此使漏极侧选择栅极晶体管SGDTr成为接通状态。进而，行解码器2对选择栅极线SG2传送例如0V，由此使源极侧选择栅极晶体管SGSTr成为断开状态。

其次，对于进行“0”编程的存储元晶体管，传感放大器3a经由位线而对存储元晶体管的通道施加电压VBLL(例如0V)。另一方面，对于进行“1”编程的存储元晶体管，传感放大器3a经由位线施加电压VBLH(例如2.5V)。电压VBLH是在对选择栅极晶体管的栅极施加所述正电压时使选择栅极晶体管断开的电压。

其后，行解码器2对选择字线传送编程电压VPGM(例如20V)，且对非选择的字线传送电压VPASS(例如10V)。电压VPGM是用以通过穿隧而将通道的电子注入至电荷储存层的电压。电压VPASS是不管保持数据而均使存储元晶体管MTr为接通状态，且用以通过耦合使通道的电位上升而抑制向电荷储存层注入电子的电压。

由此，连接在选择字线WL的存储元晶体管MTr中与对位线BL施加有电压VBLL的列对应者是对电荷储存层注入有电子而进行“0”编程。即，存储元晶体管MTr的阈值位准上升。另一方面，与对位线BL施加有电压VBLH的列对应者是存储元晶体管MTr成为接通状态，形成有通道且该通道成为电性浮动状态。因此，通道电位Vch大致升压至VPASS，故而未对存储元晶体管注入电子而进行“1”编程。即，维持存储元晶体管MTr的阈值位准。

其次，对弱删除动作进行说明。在弱删除动作中，行解码器2对选择栅极线SG1传送例如正电压，由此使漏极侧选择晶体管SGDTr成为接通状态。进而，行解码器2对选择栅极线SG2传送例如0V，由此使源极侧选择晶体管SGSTr成为断开状态。继而，如图6所示，传感放大器3a经由位线对存储元晶体管MTr的通道施加电压VBLH(例如2.5V)。

此处，行解码器2对选择字线传送0V，且对非选择字线传送电压VREAD_RV(例如10V)。电压VREAD_RV是不管保持数据而均使存储元晶体管MTr为接通状态的电压，且是用以通过耦合使通道的电位上升而产生反向应力(也存在称为反向脉冲的情况)的电压。通过对非选择字线施加电压VREAD_RV，而连接在非选择字线的存储元晶体管MTr成为接通状态。另一方面，通过对选择字线施加0V，而连接在选择字线的存储元晶体管MTr成为断开状态。

而且，由于漏极侧选择晶体管SGDTr与源极侧选择晶体管SGSTr为断开状态，故而形成在存储器单元MU内的通道成为电性浮动状态。因此，其通道电位通过非选择字线的电压VREAD_RV而升压并上升至电压Vch(大致VREAD_RV)为止。其结果，选择字线的电压为0V且通道电位为电压Vch，故而对存储元晶体管MTr施加较大的电位差、即应力。该应力是在本说明书中说明的“反向应力”。即，反向应力是对连接在选择字线的存储元晶体管MTr施加的与数据的删除动作类似的电压应力。电压VREAD_RV在弱删除动作中是对非选择字线施加的电压，且是用以使存储元晶体管MTr的通道电位升压的电压。另外，关于弱删除动作的更详细的动作在下文中进行叙述。

继弱删除动作之后进行编程验证动作。编程验证动作是判定选择存储元晶体管的阈值电压是否达到目标阈值位准的动作。关于编程验证动作的详细内容在下文中进行叙述。

在存储元晶体管的编程验证动作失败的情况下，控制电路5再次进行写入循环。即，再次进行编程动作、弱删除动作、及编程验证动作。此时，编程动作中的编程电压VPGM设定为较上一次的写入循环的编程电压VPGM高ΔVPGM。而且反复进行写入循环直至存储元晶体管通过编程验证动作为止。

另外，控制电路5也可在编程验证失败的存储元数量未达固定数量时结束写入动作。此外，控制电路5也可在写入循环次数达到最大值时，作为写入动作失败而结束写入动作。

1.2.2弱删除动作及编程验证动作的详细内容

继而，对弱删除动作及编程验证动作的详细内容进行说明。此处，作为弱删除动作及编程验证动作的例，表示第一～第三例的3个例。

1.2.2.1第一例的弱删除动作及编程验证动作

在图7中表示第一例的弱删除动作及编程验证动作的电压波形。第一例是在弱删除动作与继其后的编程验证动作的各者中，在进行字线WL的充放电后开始各自的动作的例。

首先，对弱删除动作(时刻ta-tg)进行说明。在图7中，选择字线的波形是以Wf1表示。

在从时刻ta至时刻tg间，行解码器2对漏极侧选择栅极晶体管SGDTr的栅极传送电压VSGD(此处，设为与应用在编程动作的VSGD相同，但也可使用最适合弱删除动作用的VSGD_RV)。此外，行解码器2对源极侧选择栅极晶体管SGSTr的栅极传送电压VSS。此处，由于各个选择栅极晶体管的阈值电压为1～2V左右，故而如果设为VSGD＝2.5V，则漏极侧选择栅极晶体管SGDTr成为可通过其源极端子(与存储元连接的侧的端子)的电压位准而导通的状态，源极侧选择栅极晶体管SGSTr成为断开状态。

此外，传感放大器3a在从时刻ta至时刻tf间对与未通过编程验证的存储元晶体管MTr对应的位线施加电压VDDSA(例如2.5V)。在从时刻ta将位线充电至电压VDDSA时，如果漏极侧选择栅极晶体管SGDTr的源极端子上升至“VSGD－Vt_SGD”(Vt_SGD为漏极侧选择栅极晶体管的阈值电压)，则漏极侧选择栅极晶体管成为断开状态。

继而，行解码器2在从时刻tb至时刻td使选择字线及非选择字线上升至电压VREAD_RV。此时，由于选择栅极晶体管SGDTr成为断开状态，故而通道成为浮动状态。因此，存储元晶体管MTr的通道通过与字线WL的电压VREAD_RV的耦合而升压，且上升至电位Vch1(≒VREAD_RV)为止。

进而，在时刻td之后，行解码器2对非选择字线WL持续施加电压VREAD_RV，且使选择字线WL的电位从电压VREAD_RV降低至电压VRV(例如VSS＝0V)。其结果，选择存储元晶体管的控制栅极的电位成为例如0V，选择存储元晶体管的通道区域成为通过非选择存储元晶体管而升压的电位Vch1，在两者之间产生较大的电位差。由此，可对选择存储元晶体管施加反向应力。

其后，从时刻te至tg间是结束反向应力的施加而使字线的电位降低的期间。图7表示作为其一例的使选择字线与非选择字线的电位均衡后放电的波形。在从时刻te至tf间，如果切断驱动选择字线及非选择字线的核心驱动器9与选择字线及非选择字线而使该等选择字线及非选择字线浮动，则通过选择字线与非选择字线的电容耦合而选择字线的电位上升，非选择字线的电位略降低。其后，在时刻tf，通过核心驱动器9而将选择字线及非选择字线的电位放电。

在将字线WL的电压放电而结束动作时，如果在子区块内的字线间存在较大的电位差，则有可能会导致产生某些干扰而存在欠佳的情况。因此，如上所述，在将字线的电位放电之前预先使选择字线与非选择字线的电位均衡而消除该等字线的电位差。

通过编程验证动作的存储元晶体管MTr不会成为利用弱删除动作施加的反向应力的对象。因此，传感放大器3a在从时刻ta至时刻tf间，对与不会成为利用弱删除动作施加的反向应力的对象的存储元晶体管MTr对应的位线BL施加电压VSS。在此情况下，选择栅极晶体管SGDTr接通，故而包含该存储元晶体管MTr的存储器单元MU内的通道不会成为浮动状态，通道电位不会因非选择字线的电压VREAD_RV升压而是维持电压VSS。因此，由于存储元晶体管MTr的栅极与存储器单元MU内的通道电位的电位差成为大致0V，故而不会对通过编程验证动作的存储元晶体管MTr施加反向应力。

接下来，对于所述弱删除动作后进行的编程验证动作(时刻tg-ti)进行说明。

在从时刻tg至时刻th间，行解码器2对选择字线传送验证电压VCGRV，且对非选择字线传送电压VREAD。电压VREAD是用以使胞电流通过而使非选择存储元晶体管成为接通状态的电压。由此，连接在被施加有电压VREAD的非选择字线的存储元晶体管不管保持数据而均成为接通状态。电压VCGRV是相当于与存储元晶体管MTr的写入数据对应的作为目标的阈值位准的电压，且是用于在编程验证动作中判定存储元晶体管的阈值是否达到目标的阈值位准的电压。

在从时刻th至时刻ti间，行解码器2对选择子区块内的漏极侧选择栅极晶体管SGDTr与源极侧选择栅极晶体管SGSTr的栅极传送电压VSG。由此，选择栅极晶体管SGDTr、SGSTr成为接通状态。

此处，未图示的源极线驱动器使源极线CELSRC(SL)的电位为电压VSRC，传感放大器3a使位线的电位为较电压VSRC高例如0.5V左右的电压。此外，行解码器2对选择字线WL施加电压VCGRV，且对非选择字线施加电压VREAD。由此，在选择子区块中，在存储元晶体管MTr的阈值为验证电压VCGRV以下的情况下，存储元晶体管接通而胞电流从位线向源极线流动。另一方面，在存储元晶体管的阈值高于验证电压VCGRV的情况下，存储元晶体管不接通而胞电流不从位线向源极线流动。

传感放大器3a检测所述胞电流，由此检测写入对象的存储元晶体管的阈值是否达到与写入数据对应的作为目标的阈值位准。在通过传感放大器3a检测出存储元晶体管的阈值达到目标的阈值位准的情况下，控制电路5判定该存储元晶体管通过编程验证动作，且在下一个写入循环以后，在编程动作中进行“1”编程，在弱删除动作中不施加反向应力，也不进行编程验证动作。另一方面，在未通过传感放大器3a检测出存储元晶体管的阈值达到目标的阈值位准的情况下，控制电路5判定该存储元晶体管未通过编程验证动作，再次进行写入循环。

此外，在非选择子区块中，在弱删除动作的初期时，行解码器2对漏极侧选择栅极晶体管SGDTr的栅极传送电压VSG，其后传送电压VSS。此外，行解码器2对源极线侧选择栅极晶体管SGSTr的栅极传送电压VSS。由此，非选择子区块内的存储元晶体管的通道电位上升至电压Vch2为止。然而，由于能够控制该非选择的子区块内的通道电压Vch2，因此不会对存储元晶体管MTr施加过度的应力。电压VSG是不管选择栅极晶体管的源极侧的电位而均使选择栅极晶体管充分成为接通状态的电压。

在所述第一例中，在弱删除动作时，行解码器2在从时刻tb至时刻td间在使选择字线的电位下降至电压VRV之前，与非选择字线同样地使该选择字线的电位上升至电压VREAD_RV为止。如此，如果在使选择字线的电位下降至电压VRV之前使其上升至电压VREAD_RV，则子区块内的所有存储元晶体管MTr的通道同时上升。其后，通过从通道电位整体较高的状态使选择字线电压下降，可在不会赋予如在选择存储元晶体管的漏极侧与源极侧产生某些干扰般的电位差的情况下对存储元晶体管施加反向应力。另外，如图7所示的波形Wf2般，选择字线的电压可从时刻tb设为电压VRV(在本例中为电压VRV＝0V)。

此外，在第一例的弱删除动作中，在使选择字线为电压VRV后，使其上升至与非选择字线相同的电位，其后，放电至电压VSS。因此，可不限制在编程验证动作时的验证电压而设定弱删除动作时的通道升压。例如，可应用此前实施的编程动作时的通道升压方法。编程动作时的通道升压以在选择字线位在子区块内的任意位置的情况下“1”编程的执行状态皆成为均匀且良好的特性的方式，使施加至字线的电压最佳化。即，只要根据编程动作时向字线的编程脉冲的施加方法便可获得稳定的通道电位，其结果，可将稳定的反向应力施加至存储元。

1.2.2.2第二例的弱删除动作及编程验证动作

在图8中表示第二例的弱删除动作及编程验证动作的电压波形。该第二例大致相当于于第一例中说明的图7中省略了时刻te～tg的期间的动作者。即在第二例中，在施加反向应力后使施加至选择字线的电压VRV(例如0V)直接跃迁至验证电压VCGRV，使施加至非选择字线的电压VREAD_RV直接跃迁至验证时的非选择字线电压VREAD。

如从时刻te至时刻th间所示，行解码器2在施加反向应力后，使施加至选择字线的电压VRV跃迁至电压验证电压VCGRV，且不使施加至非选择字线的电压VREAD_RV下降至电压VSS而使其跃迁至验证动作时的非选择字线电压VREAD。其他基本动作波形与图7所示的第一例相同。

在图8所示的第二例中，在反向应力的施加与编程验证动作的期间，选择字线、非选择字线、及通道不会被放电至电压VSS而连续地进行弱删除动作与编程验证的动作，因此可期待能够缩短写入动作所必需的时间的省时效果。

1.2.2.3第三例的弱删除动作及编程验证动作

在图9中表示第三例的弱删除动作及编程验证动作的电压波形。该第三例是在所述弱删除动作的第一例或第二例中行解码器2对选择字线施加较电压VSS低的电压(负电压)或较源极线电压低的电压作为电压VRV的例。其他基本动作波形与第一例或第二例相同。

在图9所示的第三例中，由于是在施加反向应力时将选择字线的电压VRV设定为负电压，故而与在电压VRV为电压VSS的情况下必须施加的通道电位Vch1相比，可使用较低的通道电位Vch施加反向应力。因此，可将施加至非选择字线的电压VREAD_RV设定为较将电压VRV设为电压VSS的情况下低，此外，也可使电压VREAD_RV与写入验证时的电压VREAD一致。

1.3本实施方式的效果

根据本实施方式，对编程验证动作失败的存储元晶体管施加反向应力，且不对通过编程验证动作的存储元晶体管施加反向应力。因此，可在不在写入动作中对存储元施加不必要的电压应力的情况下抑制写入后的存储元的阈值降低。

一面参照比较例，一面对本效果的详细内容进行说明。

首先，在比较例的写入动作中，如图10及图11所示，通过重复包含编程动作与编程验证动作的写入循环而进行写入动作。如图11所示，在编程动作中，对选择字线WL施加电压VPGM，且对非选择字线WL施加电压VPASS。此外，在编程验证动作中，对选择字线施加电压VCGRV，且对非选择字线施加电压VREAD。进而，将位线BL与通道电位设定为电压Vch，且将源极线CELSRC的电位设定为电压VSRC。

在此种写入动作中，如果在编程验证时判定存储元晶体管的阈值超过验证电压VCGRV，则在其后的写入循环中从编程动作及编程验证动作的对象中排除(闭锁)。因此，如果此后通过被电荷储存层捕获的电子的快速解离而闭锁的存储元的阈值降低，则如图12所示，存在写入后的阈值分布向低阈值侧扩展而无法充分地确保读出范围的情况。

相对于此，在本实施方式中，对需要的存储元晶体管施加反向应力，对不需要的存储元晶体管不施加反向应力，由此，可在不在写入动作中对存储元晶体管施加不必要的电压应力的情况下抑制写入后的存储元晶体管的阈值降低。换言之，控制施加至每一位线的电压，即进行仅对编程验证失败的存储元晶体管利用弱删除动作施加反向应力，且不对通过编程验证的存储元晶体管施加反向应力的控制，几次可在不使通过编程验证的存储元晶体管的阈值降低的情况下仅对编程验证失败的存储元晶体管施加反向应力。

此外，在本实施方式的写入动作中，通过于编程动作后且编程验证动作前进行将较弱的删除方向的电位差施加至存储元晶体管的弱删除动作，可使不稳定的存储元晶体管的阈值在该时间点降低。通过使该存储元晶体管在编程验证中失败，可通过下一个编程动作对存储元进行再写入。在编程验证动作中，能承受较弱的删除方向的应力的存储元晶体管通过，其后闭锁。由此，能够在写入动作后进行不易产生因快速解离所致的阈值分布降低的写入动作。即，在写入动作中找到有因快速解离而阈值降低之虞的存储元晶体管，在成为所需的验证位准之前对此种存储元晶体管确实地写入，由此可充分地确保读出范围。

此外，在写入动作顺序中具备弱删除动作、即施加较弱的删除电压的动作，由此，可缩小具有例如MONOS(Metal Oxide Nitride Oxide Semiconductor，金属-氧化物-氮化物-氧化物-半导体)/SONOS(Semiconductor Oxide Nitride Oxide Semiconductor，半导体-氧化物-氮化物-氧化物-半导体)型的膜构成的非易失性存储元的因快速解离所致的阈值降低的影响。

2.第二实施方式

其次，对第二实施方式的半导体存储装置进行说明。本实施方式是在所述第一实施方式中说明的半导体存储装置中与非选择子区块的控制相关者。以下，仅对与第一实施方式不同的方面进行说明。

2.1本实施方式的弱删除动作的概要

在图13中表示第二实施方式的写入动作时的非选择子区块内的字线及通道电位的时间变化。

如图所示，在弱删除动作中，非选择子区块内的存储元晶体管的通道电位Vch维持在电压VSS(例如0V)。因此，不会对非选择存储元施加反向应力。

2.2本实施方式的弱删除动作的具体例

2.2.1第一例的弱删除动作

在图14中表示第一例的弱删除动作的电压波形。此处，对弱删除动作进行说明，由于编程动作及写入验证动作与所述第一实施方式相同，故而省略说明。

如时刻t7-t16所示，在弱删除动作中以如下方式进行动作。

在时刻t7，首先，开始选择栅极电压的施加与位线电压的施加。如时刻t11-t12所示，行解码器2对所选择的字线传送电压VRV，且对非选择字线传送电压VREAD_RV。由此，对存储元晶体管施加反向应力。选择字线的电压波形如上所述是以wf1表示。从时刻t8至时刻t11，行解码器2使选择字线电压及非选择字线电压为相同的电位且使其等一并上升。由此，首先，使通道电位升压。其后，在从时刻t11至时刻t12间，行解码器2使选择字线电位降低至电压VRV(在此情况下为0V)，电压VREAD_RV保持为固定。该情况是如第一实施方式中所说明般。

在非选择子区块中，在从时刻t8至时刻t15间，行解码器2对漏极侧选择栅极晶体管SGDTr的栅极传送电压VSG，且对源极侧选择栅极晶体管SGSTr的栅极传送电压VSS。电压VSG是不管选择栅极晶体管SGDTr的源极侧的电位而均使选择栅极晶体管SGDTr充分地成为接通状态的电压。

其结果，在非选择子区块中，选择栅极晶体管SGDTr接通，故而非选择子区块内的通道电位维持在与位线的电压相同的电压。例如，在位线的电压为电压VDDSA时，通道电位成为位线的电压VDDSA。此外，在位线的电压为电压VSS时，通道电位成为位线的电压VSS。进而，由于选择栅极晶体管SGDTr维持接通状态，故而非选择子区块内的通道不会成为浮动状态，通道电位不会通过非选择字线的电压VREAD_RV而升压，而直接维持在电压VDDSA或者电压VSS。因此，不会对非选择子区块内的存储元晶体管施加反向应力。

2.2.2第二例的弱删除动作

在图15中表示第二例的弱删除动作的电压波形。第二例为所述第一例的变化例。该第二例是将与选择字线相邻的至少一非选择字线的电压设定为与电压VREAD_RV不同的电压VREAD_RVa的例。例如，电压VREAD_RVa设定为较电压VREAD_RV稍微低的电压。其他电压波形与图14所示的第一例相同，故而省略说明。

2.3本实施方式的效果

在所述本实施方式中，由于可将非选择子区块内的存储元晶体管的通道电位维持在大致电压VSS，故而不会对非选择子区块内的存储元晶体管施加反向应力。或者可降低所施加的反向应力。

此外，在图15所示的第二例中，可在弱删除动作中的反向应力施加时对选择字线及与其相邻的非选择字线之间的电位差进行调整而使其最佳化。反向应力的目的在于对存储元晶体管的栅极与通道之间施加与编程脉冲为反方向的较弱的删除应力。然而，如果需要相对较高的电压VREAD_RV，则字线间的电位差增大，存储元晶体管的通道区域间暂时性地产生较大的电位差而产生带间穿隧，从而有可能会产生不必要的载子的注入现象。因此，通过使与选择字线相邻的非选择字线电压为可进行调整的电压VREAD_RVa(VREAD_RVa＜VREAD_RV)，可不对相邻存储元间局部施加较大的电位差，并且可对选择存储元晶体管施加反向应力。

3.第三实施方式

其次，对第三实施方式的半导体存储装置进行说明。本实施方式是利用与所述第二实施方式不同的方法控制非选择子区块者。以下，仅对与第一及第二实施方式不同的方面进行说明。

3.1本实施方式的弱删除动作的概要

在图16中表示第三实施方式的写入动作时的非选择子区块内的字线及通道电位的时间变化。

在于弱删除动作中使非选择子区块内的选择栅极晶体管SGDTr成为断开状态的情况下，或者在弱删除动作的初期使选择栅极晶体管SGDTr成为接通状态并在其后使其成为断开状态的情况下，非选择子区块内的存储元晶体管的通道电位Vch升压，如图16所示般分别上升。在第三实施方式中，以该等通道电位Vch之上升不会变大的方式进行控制，由此，不会施加如施加至选择存储元晶体管般的较强的反向应力，而对非选择子区块内的存储元晶体管施加较弱的反向应力。

3.2本实施方式的弱删除动作的具体例

3.2.1第一例的弱删除动作

在图17中表示第一例的弱删除动作的电压波形。此处，与所述第二实施方式同样地对弱删除动作进行说明，且由于编程动作及写入验证动作与所述第一实施方式相同，故而省略说明。

图17所示的弱删除动作是在即将施加反向应力之前、及刚施加反向应力之后使非选择子区块内的选择栅极晶体管SGDTr成为接通状态的例。

如时刻t7-t16所示，在弱删除动作中以如下方式进行动作。

在从时刻t7至时刻t9间，行解码器2对漏极侧选择栅极晶体管SGDTr的栅极传送电压VSG，在时刻t10至时刻t14间，对选择栅极晶体管SGDTr的栅极传送电压VSS。进而，行解码器2对源极侧选择栅极晶体管SGSTr的栅极传送电压VSS。

此处，在于从时刻t7至时刻t9间位线的电压为电压VDDSA的情况下，通过施加至栅极的电压VSG而选择栅极晶体管SGDTr接通。此处，当到达时刻t8时，行解码器2对字线传送电压Vmid。此时，在假设施加至漏极侧选择栅极晶体管的栅极的电压VSG是不会使施加至位线的电压VDDSA导通的电压的情况下，通道电位虽会利用与施加有电压Vmid的字线的耦合而上升，但由于设定如使选择栅极晶体管保持导通状态般的电压，故而通道电位不会上升。

其后，在时刻t10以后，行解码器2对选择栅极晶体管SGDTr的栅极传送电压VSS。由此，选择栅极晶体管SGDTr成为断开状态。因此，非选择子区块内的通道在此时成为浮动状态，通电电位上升有施加至字线的电压VREAD_RV与电压Vmid的电位差的量而成为电压Vch2。因此，通道电压Vch2是以时刻t7～t9的期间的“初始电压(VDDSA或0V)+耦合比×(VREAD_RV－Vmid)”的关系式表示。即，如果将电压Vmid设定为较高，则可将电位Vch2设定为较低。该通道电位可设定为低于施加反向应力时的通道电位Vch1，故而能以不对非选择子区块内的存储元施加反向应力的方式进行控制。

另一方面，在从时刻t7至时刻t9间，在传感放大器3a对位线施加电压VSS的情况下，选择栅极晶体管SGDTr接通，故而非选择子区块内的通道成为位线的电压VSS。其后，如果在时刻t10以后选择栅极晶体管SGDTr的栅极电压成为电压VSS，则选择栅极晶体管SGDTr成为断开状态。因此，非选择子区块内的通道成为浮动状态，通道电位通过施加至字线的电压VREAD_RV与电压Vmid的电位差而升压，且上升至较位线电压为电压VDDSA的情况下低的通道电位Vch2。因此，在此情况下，成为较对位线施加电压VDDSA的情况下更弱的反向应力。

3.2.2第二例的弱删除动作

在图18中表示第二例的弱删除动作的电压波形。该第二例是在弱删除动作的期间内使非选择子区块内的选择栅极晶体管SGDTr成为断开状态的例。除以下说明的动作以外与第二实施方式相同，故而省略记载。

如时刻t7-t16所示，在弱删除动作中以如下方式动作。

在从时刻t7至时刻t16间，行解码器2对漏极侧选择栅极晶体管SGDTr与源极侧选择栅极晶体管SGSTr的栅极传送电压VSS。由此，选择栅极晶体管SGDTr、SGSTr均成为断开状态。

此处，如上所述，在施加反向应力的动作期间，选择栅极晶体管SGDTr成为断开状态。进而，行解码器2对选择字线传送电压VRV，且对非选择字线传送电压VREAD_RV。由此，非选择子区块内的通道成为浮动状态，通道电位通过非选择字线的电压VREAD_RV而升压，且上升至电压Vch_usrp。由此，选择字线的电压为电压VRV(0V)，通道电位成为较施加反向应力的电压Vch1低的电压Vch_usrp。其结果，施加至非选择子区块内的存储元晶体管的反向应力降低。

3.3本实施方式的效果

在所述本实施方式中，在弱删除动作中，通过调整对非选择子区块内的选择栅极晶体管的控制信号及施加至字线的电压，可降低施加至非选择子区块的存储元晶体管的反向应力。

在图17所示的第一例中，采用使字线以2个阶段上升的控制波形，且在中途的将电压Vmid施加至字线WL之前的期间，非选择子区块内的选择栅极晶体管SGDTr成为接通状态。因此，非选择子区块内的通道电位维持在与位线的电压相同的电压。其后，在选择栅极晶体管SGDTr成为断开状态后，通道电位由减少的字线的振幅所致的耦合而升压。非选择子区块内的通道电位通过该控制方法而调整电压Vmid，由此能以不对存储元晶体管施加过度的电压应力的方式进行调整。由此，可减少对非选择子区块内的存储元施加较强的反向应力等不良情况。

在图18所示的第二例中，在对字线施加电压VREAD_RV或者VRV的期间内使非选择子区块内的选择栅极晶体管SGDTr成为断开状态。因此，非选择子区块内的通道成为电性浮动状态，通道电位升压并上升至电压Vch_usrp。

选择子区块中的用在反向应力的通道电位Vch1与该情况下的非选择子区块的通道电位Vch_usrp的差是时刻t7～t8的初始充电电位的差。如上所述，初始充电电位虽会根据存储元晶体管的阈值、电压VSGD的电压位准或选择栅极晶体管SGDTr的阈值而变化，但在选择子区块中，通过利用“VSGD－Vt_SGD”的充电的帮助而处于Vch1＞Vch_usrp的关系。因此，即便为该状态，也可不对非选择子区块的存储元晶体管施加较强的反向应力。

4.变化例等

根据所述实施方式的半导体存储装置，具备第一、第二存储元MTr、连接在第一、第二存储元的栅极的第一字线WL、电性连接在第一存储元的一端的第一位线BL、及电性连接在第二存储元的一端的第二位线BL。写入动作包含多个循环操作(写入循环)，所述循环操作包含施加写入电压的编程动作(第一动作)、施加较写入电压低的第一电压的弱删除动作(第二动作)、及施加验证电压的编程验证动作(第三动作)。在第一存储元的阈值电压小于第一阈值且第二存储元的阈值电压为第一阈值以上时，在弱删除动作中对第一位线施加第一位线电压，且对第二位线施加小于第一位线电压的第二位线电压。

此外，所述实施方式是列举应用在能够存储1位的数据的存储元的情况为例进行了说明，但也可应用在能够存储n位(n为2以上的自然数数)的数据的存储元。

此外，在所述实施方式中，作为半导体存储装置，列举三维积层型的NAND型闪速存储器为例进行了说明，但并不限定在三维积层型，也可应用在存储元呈二维排列在半导体衬底的平面内的NAND型闪速存储器等。进而，所述实施方式并不限定在NAND型闪速存储器，可应用在其他所有存储装置。

此外，各实施方式可分别单独实施，也可将能够组合的多个实施方式加以组合而实施。例如，第二、第三实施方式也可应用在第一实施方式中所说明的第一至第三例的任一者。

此外，作为所述实施方式中的弱删除动作的其他控制方法，也存在如下方法，即不仅对未通过编程验证动作的存储元晶体管进行弱删除动作，也以相同的方式对通过编程验证动作的存储元晶体管进行弱删除动作。在此情况下，不管是否通过编程验证动作，均对所有位线BL施加正电压。由此，漏极侧选择晶体管成为断开状态，存储元晶体管的通道成为浮动状态，其通道电位通过非选择字线的电压VREAD_RV而升压，且上升至电压Vch为止。其结果，选择字线的电压为0V，存储元晶体管的通道电位为电压Vch，故而以相同的方式对通过编程验证动作的存储元晶体管及未通过的存储元晶体管施加反向应力。

另外，在与本发明相关的各实施方式中，

(1)在读出动作中，在应用在能够存储2位的数据的存储元的情况下，

在A位准的读出动作对所选择的字线施加的电压例如为0V～0.55V之间。并不限定在此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一者之间。

在B位准的读出动作对所选择的字线施加的电压例如为1.5V～2.3V之间。并不限定在此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一者之间。

在C位准的读出动作对所选择的字线施加的电压例如为3.0V～4.0V之间。并不限定在此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一者之间。

作为读出动作的时间(tR)，例如可设为25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作如上所述般包含编程动作、弱删除动作及验证动作。在写入动作中，

在编程动作时最先施加至所选择的字线的电压例如为13.7V～14.3V之间。并不限定在此，例如也可设为13.7V～14.0V、14.0V～14.6V的任一者之间。也可变更写入第奇数号的字线时的最先施加至所选择的字线的电压与写入第偶数号的字线时的最先施加至所选择的字线的电压。

在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压的电压，例如可列举0.5V左右。

作为施加至非选择的字线的电压，例如可设为6.0V～7.3V之间。并不限定在该情况，例如可设为7.3V～8.4V之间，也可设为6.0V以下。

可根据非选择的字线为第奇数号的字线抑或为第偶数号的字线而变更所施加的通过电压。

作为写入动作的时间(tProg)，例如可设为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在删除动作(弱删除动作除外)中，

最先施加至形成在半导体衬底上部且在上方配置有所述存储元的井的电压例如为12V～13.6V之间。并不限定在该情况，例如也可为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之间。作为删除动作的时间(tErase)，例如可设为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储元的构造

该存储元具有隔着膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷储存层。该电荷储存层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。此外，也可向多晶硅中添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜例如具有隔在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的硅氧化膜。High-k膜可列举HfO等。此外，硅氧化膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用的材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

此外，可在存储元间形成气隙。

已对本发明的若干实施方式进行了说明，但该等实施方式是作为示例而提出者，并非意图限定发明的范围。该等实施方式能以其他各种形态实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。该等实施方式或其变形包含在发明的范围及主旨中，同样地包含在申请专利范围所记载的发明及其均等的范围内。

[符号的说明]

1 存储元阵列

2 行解码器

3 数据电路·页面缓冲器

3a 传感放大器

4 列解码器

5 控制电路

6 输入输出电路

7 地址·指令寄存器

8 电压产生电路

9 核心驱动器

10 半导体存储装置

Claims

1.一种半导体存储装置，其特征在于具备：

第一、第二存储元；

第一字线，其连接在所述第一、第二存储元的栅极；

第一位线，其电性连接在所述第一存储元的一端；及

第二位线，其电性连接在所述第二存储元的一端；且

写入动作包含对所述第一字线施加写入电压的第一动作、在所述第一动作之后对所述第一字线施加较所述写入电压低的第一电压的第二动作、及在所述第二动作之后对所述第一字线施加验证电压的第三动作，

在所述第一存储元的阈值电压低于第一阈值且所述第二存储元的阈值电压为所述第一阈值以上时，在所述第二动作中对所述第一位线施加第二电压，且对所述第二位线施加较所述第二电压低的第三电压。

2.根据权利要求1所述的半导体存储装置，其特征在于进而具备：

第三存储元；

第二字线，其连接在所述第三存储元的栅极；及

行解码器，其对所述第一、第二字线输出电压；且

在所述第二动作中，所述行解码器，

对所述第一字线输出所述第一电压，且

对所述第二字线输出较所述第一电压高的第四电压。

3.根据权利要求2所述的半导体存储装置，其特征在于进而具备：

第一选择晶体管，其配置在所述第一存储元的一端与所述第一位线之间；

第二选择晶体管，其配置在所述第二存储元的一端与所述第二位线之间；

第四存储元，其栅极连接在所述第一字线；及

第三选择晶体管，其配置在所述第四存储元的一端与所述第一位线之间；且

在所述第二动作中，所述行解码器，

对所述第一选择晶体管及所述第二选择晶体管的栅极输出第五电压，且

对所述第三选择晶体管的栅极输出第六电压。

4.根据权利要求3所述的半导体存储装置，其特征在于：

在对栅极施加有所述第五电压的状态下，

所述第一选择晶体管保持导通状态，由此所述第一存储元的通道电位与所述第二电压变得相等，且

所述第二选择晶体管成为非导通状态，所述第二存储元的通道与所述第二位线成为不同的电位。

5.根据权利要求3或4所述的半导体存储装置，其特征在于：

在所述第二动作中，所述行解码器输出较所述第五电压高的所述第六电压，由此使所述第三选择晶体管成为导通状态。

6.根据权利要求3或4所述的半导体存储装置，其特征在于：

在所述第二动作中，所述行解码器在使所述第一字线升压的期间内输出第七电压，由此使所述第三选择晶体管成为连接状态，其后，所述行解码器输出较所述第七电压低的所述第六电压，由此使所述第三选择晶体管成为非导通状态。

7.根据权利要求3或4所述的半导体存储装置，其特征在于：

在所述第二动作中，所述行解码器输出较所述第五电压低的所述第六电压，由此使所述第三选择晶体管成为非导通状态。

8.根据权利要求2所述的半导体存储装置，其特征在于：

在所述第二动作中，所述行解码器对所述第一字线输出较源极线电压低的所述第一电压。