CN112509626A - 非易失性存储器及其控制方法 - Google Patents

Abstract

本申请涉及非易失性存储器及其控制方法。该非易失性存储器，包括：存储单元阵列，电连接到多个字线，多个字线用于接收对存储单元阵列执行操作的信号，其中操作包括擦除操作、写入操作或读取操作中的任意一种；外围电路，电连接到多个字线；以及控制单元，配置为控制外围电路向多个字线中的未施加用于执行操作的所述信号的字线中的至少一部分施加预定电压，以保持存储单元阵列中的相应存储单元内的电荷。

Description

非易失性存储器及其控制方法

技术领域

本申请涉及非易失性存储器及其控制方法。更具体地，本申请涉及一种能够增强数据保持能力的非易失性存储器以及与其相关的控制方法。

背景技术

电子设备通常使用具有存储器件的存储系统，以实现数据的存储。其中非易失性存储器是指能够在与电源断开连接时继续保持存储在其中的内容的存储器。在涉及非易失性存储器的多种性能指标中，数据存储的可靠性是关键性能之一。如何实现数据的长期可靠存储，是非易失性存储器领域一直面对的问题。

以NAND Flash存储器为例，在使用中，可以对NAND存储器进行擦除和写入操作，例如，通过将电荷(电子或空穴)注入到NAND存储器的存储单元中的电荷存储层而进行擦除和写入。向某一存储单元的电荷存储层注入电子使该存储单元的阈值电压升高，向其注入空穴使该存储单元的阈值电压降低。但是，在擦除和写入完成后，注入的电荷可能从电荷存储层缓慢逃逸而使存储单元的阈值电压逐渐向初始阈值电压漂移，严重时会改变与阈值电压对应的逻辑值，从而造成数据错误。如何阻止或者减少上述阈值电压的漂移，以提高存储器的数据保持特性，是本领域需要解决的问题。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。

发明内容

本申请的实施方式旨在提供一种非易失性存储器，所述非易失性存储器具有改善的数据保持能力。

此外，本申请的实施方式旨在还提供一种数据保持方法，通过该方法可以提高非易失性存储器的数据保持能力。

根据本公开的一个方面，一种非易失性存储器，包括：存储单元阵列，电连接到多个字线，多个字线用于接收对存储单元阵列执行操作的信号，其中操作包括擦除操作、写入操作或读取操作中的任意一种；外围电路，电连接到多个字线；以及控制单元，配置为控制外围电路向多个字线中的未施加用于执行操作的所述信号的字线中的至少一部分施加预定电压，以保持存储单元阵列中的相应存储单元内的电荷。

在实施方式中，外围电路可以包括：加压电路，配置为向字线施加预定电压。

在实施方式中，非易失性存储器还可以包括与多个字线一一对应的多个开关，并且控制单元可以配置为控制多个开关中的与所述字线对应的开关的闭合来通过外围电路向字线施加预定电压。

在实施方式中，加压电路可以配置为在非易失性存储器未通电期间向字线施加预定电压。

在实施方式中，加压电路可以包括电容充放电路。

在实施方式中，外围电路还可以包括：反馈电路，配置为确定向字线施加的预定电压是否偏离预定值，并向控制单元提供确定结果。

在实施方式中，反馈电路可以配置为在非易失性存储器通电期间确定向字线施加的预定电压是否偏离预定值，并向控制单元提供确定结果。

在实施方式中，控制单元可以配置为根据确定结果，将加压电路施加的预定电压恢复为预定值。

在实施方式中，反馈电路可以包括比较器，比较器配置为将向字线施加的预定电压的值与预定值进行比较，以确定预定电压是否偏离预定值。

在实施方式中，存储单元阵列中的存储单元可以包括隧穿层、阻挡层和位于隧穿层与阻挡层之间的存储层，其中预定电压根据隧穿层和阻挡层的结构参数确定，以限制存储层中的电荷经由隧穿层或阻挡层逃逸。

在实施方式中，存储单元阵列还可以包括：衬底；堆叠层，形成在衬底上，堆叠层由多个绝缘层和多个栅极层交替堆叠形成，多个字线分别连接到多个栅极层；以及沟道结构，竖直穿过堆叠层，沟道结构包括与栅极层接触的阻挡层、形成于阻挡层上的存储层和形成于存储层上的隧穿层。

在实施方式中，预定电压可以小于在擦除操作或写入操作中向字线施加的、用于对存储单元阵列写入数据或者擦除数据的电压。

在实施方式中，预定电压可以为-5V至5V

根据本公开的另一方面，一种非易失性存储器的控制方法，其中，非易失性存储器包括存储单元阵列以及连接到存储单元阵列的多个字线，该方法包括：向多个字线中的未施加用于操作的信号的字线中的至少一部分施加预定电压，其中，所述操作包括擦除操作、写入操作或读取操作中的任意一种。

在实施方式中，预定电压可以小于在擦除操作或写入操作中向字线施加的、用于对存储单元阵列写入数据或者擦除数据的电压。

在实施方式中，在非易失性存储器未通电期间，可以持续地向字线施加预定电压。

在实施方式中，非易失性存储器还可以包括加压电路，预定电压通过加压电路施加至字线。

在实施方式中，向字线施加预定电压可以包括：控制与多个字线一一对应的多个开关中的与字线对应的开关的闭合来通过加压电路向字线施加预定电压。

在实施方式中，该方法还可以包括：确定向字线施加的预定电压是否偏离预定值；以及若偏离预定值，则将向字线施加的预定电压恢复为预定值。

在实施方式中，确定向字线施加的预定电压是否偏离预定值可以包括：获取向字线施加的预定电压的值；以及将所获取的电压的值与预定值进行比较。

在实施方式中，在非易失性存储器通电期间可以执行确定向字线施加的预定电压是否偏离预定值以及使预定电压恢复为预定值的步骤。

在实施方式中，存储单元阵列中的每个存储单元可以包括包括隧穿层、阻挡层和位于隧穿层与阻挡层之间的存储层，其中预定电压根据隧穿层和阻挡层的结构参数确定，以限制存储层中存储的电荷经由隧穿层或阻挡层逃逸。

在实施方式中，预定电压可以为-5V至5V。

在本申请中，在完成对存储器中的存储单元的操作之后，连接至存储单元的字线上不再施加有用于操作(例如，写入、擦除或读取)的信号，通过将预定电压施加至未施加用于操作的所述信号的字线，可以将电荷保持在存储层中并减缓或防止电荷从存储层的逃逸，从而增加数据保持能力。

附图说明

通过参考附图详细描述本发明的示例性实施方式，本发明的以上和其他优点和特征将变得更加明显。

图1是示出根据一个实施方式的3D NAND存储器的部分结构的剖视图。

图2是示出了图1的区域A中部分结构的放大示意图。

图3示出了存储结构的阈值电压漂移的示意性曲线图。

图4示出了根据一个实施方式的3D NAND存储器的结构框图。

图5示出了根据一个实施方式的3D NAND存储器的控制方法的流程图。

图6示出了根据一个实施方式的3D NAND存储器的部分电路图。

图7示出了根据另一实施方式的3D NAND存储器的部分电路图。

具体实施方式

现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。

还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。

在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

虽然术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语可用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施方式的教导的情况下，下面讨论的第一元件可以被称为第二元件。将元件描述为“第一”元件可以不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等也可在本文中用于区分不同类或组的元件。为了简明起见，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。

本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或其群组的存在或添加。

此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

如本文中所使用的，“约”或“近似”包括所述值以及如由本领域普通技术人员在考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可表示在一个或多个标准偏差内，或在所述值的±30％、±20％、±10％、±5％内。

除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员所通常理解的含义相同的含义。还应理解的是，术语，诸如在常用字典中定义的那些术语，应被解释为具有与其在相关领域和本发明的上下文中的含义一致的含义，并且除非在本文中明确地如此定义，否则将不以理想化或过于形式化的含义进行解释。

如本领域中惯用的那样，针对功能性块、单元和/或模块，附图中描述和示出了一些示例性实施方式。本领域技术人员将理解，这些块、单元和/或模块通过可利用基于半导体的制造技术或其他制造技术形成的、诸如逻辑电路、离散组件、微处理器、硬布线电路、存储器元件、布线连接器等的电气电路(或光学电路)物理上地实现。在块、单元和/或模块通过微处理器或其他相似硬件实现的情况下，可利用软件(例如，微代码)对它们进行编程并控制它们以执行本文所讨论的各种功能，并且可选择性地通过固件和/或软件来驱动它们。还可设想到，每个块、单元和/或模块可通过专用硬件来实现，或者可实现为用于执行一些功能的专用硬件与用于执行其他功能的处理器(例如，一个或多个编程式微处理器和关联的电路)的组合。另外，在没有脱离发明构思的范围的情况下，一些示例性实施方式中的每个块、单元和/或模块可在物理上分离成两个或更多个交互且离散的块、单元和/或模块。此外，在没有脱离发明构思的范围的情况下，一些示例性实施方式中的块、单元和/或模块可在物理上组合成更复杂的块、单元和/或模块。

在下文中，将参考附图对实施方式进行详细描述。为了便于理解，在以下描述中以3D NAND存储器作为非易失性存储器的示例进行描述，然而本申请不限于此，本申请可应用于本领域中已知的电荷倾向于从电荷存储层逃逸的任意一种非易失性存储器，诸如各种可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)等。

图1是示出根据一个实施方式的3D NAND存储器的部分结构的剖视图。图2示出了图1的区域A中部分结构的放大示意图。

如图1所示，根据一个实施方式的三维存储器100包括衬底10、形成在衬底10上的由绝缘层21和栅极层22交替堆叠形成的堆叠层20和竖直穿过堆叠层20的沟道结构40。3DNAND存储器100通过沟道结构40实现数据存储功能。在本实施方式中，为了清楚和简要描述的目的，沟道结构40仅被示出为包括隧穿层41、阻挡层43和位于隧穿层41与阻挡层43之间的存储层42。应理解，沟道结构40还可包括本领域中已知的其他层。通过控制存储层42中的电荷量可以实现数据的写入和擦除功能。以下将参考图2详细描述沟道结构40的结构和电荷逃逸的情况。

在本实施方式中，衬底10为半导体衬底。衬底10可以例如为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium OnInsulator，GOI)衬底等。衬底10还可以例如为P型掺杂衬底或N型掺杂衬底，但不限于此。本领域技术人员可以根据实际需求选择合适的材料作为衬底10。例如，在其他实施方式中，衬底10的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底10可以为砷化镓衬底、磷化铟衬底或碳化硅衬底等。进一步地，衬底10可以包括诸如高压P型阱区(HVPW)、高压N型阱区(HVNW)、以及深N阱(DNW)等。此外，在衬底10与堆叠层20之间还可以存在其他附加层。为了简化描述，图1中未示出上述阱区和附加层。

在本实施方式中，堆叠层20包括沿垂直于衬底10的方向连续交替设置的绝缘层21和栅极层22。通过绝缘层21和栅极层22的连续交替层叠设置可以形成具有多层结构的堆叠层20。应理解，绝缘层21和栅极层22的数量和厚度不限于图1中所示的数量和厚度，在不背离本申请的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层21和栅极层22。此外，绝缘层21和栅极层22的材料不受具体限制，可以选择本领域中已知的合适的材料作为绝缘层21和栅极层22的材料。

在本实施方式中，沿堆叠层20的厚度方向形成有贯穿堆叠层20并延伸至衬底10中的沟道孔。沟道结构40形成在沟道孔中并包括隧穿层41、存储层42和阻挡层43。阻挡层43可以形成在绝缘层21和栅极层22的、面对所述沟道孔的侧表面上，存储层42可以形成在阻挡层43的远离绝缘层21和栅极层22的表面上，并且隧穿层41可以形成在存储层42的远离阻挡层43的表面上。此外，在隧穿层41的远离存储层42的表面上还可形成例如有沟道层和沟道氧化物。

根据本实施方式的一个示例性实施方式，阻挡层43的材料可以为诸如氧化硅等的氧化物，存储层42的材料可以为诸如氮化硅、氮氧化硅等的单层或多层的氮化物，并且隧穿层41的材料可以为诸如氧化硅等的单层或多层的氧化物，由此，沟道结构40形成了O-N-O的叠层结构。此外，在隧穿层41的内侧进一步形成沟道层，可形成O-N-O-P的层叠结构。沟道层的材料可包括但不限于p型掺杂的多晶硅。具体地，阻挡层43形成在绝缘层21和栅极层22与存储层42之间，并且可以阻挡电荷(电子或空穴)的逃逸。存储层42形成在阻挡层43与隧穿层41之间，在被施加有足够能量的情况下，来自沟道层的电荷可以穿过隧穿层41而隧穿到存储层42。存储层42中的电荷的存储或移除可以影响存储结构的阈值电压。

在使用中，可以对3D NAND存储器100执行操作，例如，通过将电荷(电子或空穴)注入3D NAND存储器100的存储层42而进行写入或擦除操作，或者对3D NAND存储器100执行读取操作。但是，无论是擦除操作还是读写操作，完成操作后存储单元的存储层42中的电荷可能从存储层42逃逸而使存储结构的阈值电压改变，从而改变与阈值电压对应的逻辑值。这种阈值电压的漂移将会影响3D NAND存储器的数据保持特性。在本文中，对应于一个栅极线的O-N-O作为一个存储单元，一个沟道的O-N-O-P作为存储串。也就是说，存储单元是最小的用于存储的单位，即，对应于一个栅极线的存储结构。然而本申请不限于此，在不背离本申请的技术构思的情况下，本领域技术人员可以根据需要具体限定存储单元。以下将结合图2和图3对此进行描述。

在图2中，为便于描述起见，省略了绝缘层21，并将栅极层22替换为与之连接的字线30。如图2中所示，在对3D NAND存储器执行例如写入操作之后，电荷注入到存储层42中(在执行读取操作前后，存储层42中本身存储的电荷不变)。应理解，作为示例仅在存储层42中示出了一个电荷，但是存储层42中可以具有多个电荷。箭头201和202分别示出了在完成操作一段时间后，电荷从存储层42逃逸的两种情况。具体地，箭头201表示位于存储层42中的电荷穿过隧穿层41逃逸到沟道层的情况，而箭头202表示位于存储器42中的电荷穿过阻挡层43逃逸到栅极层22(连接至字线30)的情况。这种电荷的逃逸使得存储结构的阈值电压逐渐向初始阈值电压漂移，在编程至高态的3D NAND存储器中，这种漂移更为严重。

图3示出了存储结构的阈值电压漂移的示意性曲线图。

在图3中，以数据写入为例示出了存储结构的阈值电压的漂移，其中x轴表示阈值电压，y轴表示存储单元的数量，曲线表示不同的阈值电压下的存储单元数量的正态分布。其中，箭头301指示刚刚写入数据后的阈值电压的情况，并且箭头302指示写入数据一段时间后阈值电压的情况。如图中所示，与刚刚结束写入后的阈值电压范围相比，写入一段时间后的阈值电压范围漂移了△Vth。这种阈值电压的漂移是由如上所述的电荷从存储层逃逸而造成的，并且因此会改变与阈值电压对应的逻辑值，从而造成数据错误。类似地，无论是进行擦除还是读取操作，在操作后只要存储层中本身存储有电荷，同样会存在上述逃逸现象，从而造成阈值电压的漂移。

在下文中，将结合图4至图7描述根据本申请实施方式的非易失性存储器，以及在所述存储器中抑制上述电荷逃逸所造成的阈值电压的漂移的方法。

图4示出了根据一个实施方式的3D NAND存储器的结构框图。参考图4，根据本实施方式的3D NAND存储器400包括控制单元410、外围电路450和存储单元阵列430。在本实施方式中，存储单元阵列430可以是在一个沟道内形成的存储串，也可以指构成单个存储块或单个存储页的存储单元排列所形成的阵列，也可以指构成整个3D NAND存储器的全部存储单元排列所形成的阵列。在某些情况下，存储单元阵列甚至可以指单个存储单元，本申请对此不作限制，在不背离本申请的技术构思的情况下，可以以任意一种结构作为存储单元阵列。应理解，为了清楚和便于说明，未在图中示出3D NAND存储器400中所包括的其他模块。

在本实施方式中，外围电路450包括加压电路420。存储单元阵列430电连接到多个字线(未示出)，多个字线用于接收对存储单元阵列430执行操作的信号，其中操作包括擦除操作、写入操作或读取操作。例如，当向连接到存储单元阵列430的多个字线施加用于执行上述操作(例如，擦除、写入或读取)的信号时，存储单元阵列的存储结构的阈值电压可改变，从而完成擦除操作或写入操作，或者存储结构的阈值电压可不改变，在这种情况下，可完成读取操作。加压电路420电连接到多个字线(未示出)。当存储单元阵列430完成操作(例如，写入操作、擦除操作或读取操作)之后，控制单元410可控制加压电路420向电连接到存储单元阵列430的多个字线中的至少一部分施加预定电压，从而减缓电荷从存储单元阵列430中的存储层42(参见图2)的逃逸。也就是说，当连接到存储单元阵列的字线上不再存在用于写入操作、擦除操作或读取操作的信号时，向未施加该信号的字线施加预定电压。此外，3D NAND存储器400还可包括与多个字线一一对应的多个开关，控制单元410可配置为响应于完成对存储单元阵列430的操作，控制多个开关中的至少一部分闭合来通过加压电路420向特定字线施加预定电压。下文中将结合图5和图6对此进行详细描述。

此外，根据本实施方式的另一示例性实施方式，外围电路450还可包括反馈电路440，应理解，外围电路还可包括用于控制3D NAND存储器的各种功能的其他电路(未示出)。反馈电路440可以配置为确定施加至字线上的预定电压是否偏离预定值，并将确定结果提供至控制单元410。当字线上的电压偏离预定值时，存储器400的控制单元410可以响应于字线上的预定电压偏离预定值而将加压电路420所施加的预定电压恢复至预定值。下文中将结合图5和图7对此进行详细描述。

图5示出了根据一个实施方式的3D NAND存储器的控制方法的流程图。图6示出了根据一个实施方式的3D NAND存储器的部分电路图。图7示出了根据另一实施方式的3DNAND存储器的部分电路图。

首先参考图5，3D NAND存储器的控制方法包括步骤S510。

在步骤S510中，向多个字线中的未施加用于操作的信号的字线中的至少一部分施加预定电压，其中，所述操作包括擦除操作、写入操作或读取操作中的任意一种。也就是说，响应于完成对存储单元阵列执行的擦除操作、写入操作或读取操作，向多个字线中的至少一部分施加预定电压。

具体地，当每次完成对存储单元阵列的操作之后(即，完成擦除/写入/读取操作之后)，字线上可不再存在用于执行操作的信号(例如，电压)。此时，通过向连接到存储单元阵列的多个字线中的至少一部分施加预定电压，所述字线可以浮置于该预定电压。在向所述字线施加预定电压之后，由于字线电连接到存储单元的栅极层，因此该预定电压施加到栅极层，从而在栅极层与存储单元的存储层之间形成类似“电容”的结构。这种结构有助于将电荷保持在存储层中，从而阻止或减缓在操作完成之后注入到存储层中的电荷(或者在读取情况下，存储层本身具有的电荷)经隧穿层或阻挡层从存储层的逃逸，进而增加数据保持特性。

此外，在本实施方式中，该预定电压可以根据隧穿层和阻挡层的结构参数来确定。在本实施方式中，隧穿层和阻挡层的结构参数指的是隧穿层和阻挡层的厚度、材料等。可以针对不同厚度和/或不同材料的隧穿层和阻挡层来确定合适的预定电压，从而更好地减缓电荷逃逸速度，并增加数据保持能力。

在本实施方式中，预定电压小于在写入/擦除操作中向字线施加的、用于对存储单元阵列写入/擦除数据的电压。例如，假定3D NAND存储器的用于写入操作的电压为约20V，上述用于保持数据的、向字线施加的预定电压可以例如为约-5V至约5V的小电压。本领域技术人员可以理解的是，向字线施加的预定电压不限于此，可以如上所述根据隧穿层和阻挡层的结构参数选择合适的预定电压。通过这种预定电压的设置，可以在不改变存储层中电荷量的情况下(即，在不改变与电荷量对应的逻辑值的情况下)减缓电荷从存储层的逃逸，从而增加数据保持能力。以下将结合图6进一步描述步骤S510。

图6示出了与步骤S510的操作相关的电路结构的电路图。为了简洁起见，未对与步骤S510的操作不相关的部分进行描述。图6示意性地示出了存储单元阵列600、电连接到存储单元阵列600的4个字线WL1、WL2、WL3和WL4、控制单元620以及外围电路。应理解，虽然图6中示出了4个字线，但是字线的数量不限于此，可以根据3D NAND存储器串中存储单元的数量来选择任意数量的字线。如图6中所示，字线WL1、WL2、WL3和WL4分别连接到存储单元阵列600中的各个存储单元的栅极，并且字线WL1、WL2、WL3和WL4分别通过开关SW连接到外围电路。控制单元620连接至各开关SW的控制端，以分别控制各开关SW的打开和闭合。在本实施方式中，外围电路包括加压电路610。在本实施方式中，加压电路610可以例如实现为电容充放电路，其能够在3D NAND存储器未通电期间向字线施加电压，并在3D NAND存储器通电期间可重新向字线充入合适的电压。但本申请不限于此，可以选择其他电路结构作为加压电路610。

在字线WL1、WL2、WL3和WL4上不再存在用于读取操作、写入操作或擦除操作的信号(即，当完成对存储单元阵列600的操作之后)，控制单元620可以控制电连接到加压电路610的多个开关SW闭合，从而使加压电路610电连接到字线WL1、WL2、WL3和WL4。如上所述，当字线WL1、WL2、WL3和WL4施加有预定电压时，与字线WL1、WL2、WL3和WL4电连接的存储单元阵列600中的各个存储单元的栅极保持在该预定电压下，从而减缓电荷从存储单元的存储层的逃逸以增加数据保持能力。

然而，本申请不限于此。在其他实施方式中，例如，当仅需要对与字线WL1和WL2对应的存储单元进行控制时，控制单元620可以响应于完成操作(例如，擦除、写入或读取)来仅控制与字线WL1和WL2对应的开关SW的闭合，使得由加压电路610提供的预定电压仅施加至与字线WL1和WL2电连接的存储单元的栅极。替代地，控制单元620可以根据需要控制与字线WL1和WL3对应的开关SW的闭合，使得由加压电路610提供的预定电压仅施加至与字线WL1和WL3电连接的存储单元的栅极。以此类推，控制单元620可使得任意选定的开关SW闭合，以向相应的存储单元的栅极施加预定电压。进一步地，控制单元620可以响应于完成对存储单元阵列600的操作，控制与3D NAND存储器中的全部字线电连接的所有开关闭合，使得3DNAND存储器中的全部字线均施加有预定电压，从而将全部存储单元的栅极均保持在预定电压下。应理解，图6中的电路图为示意性的，在不背离本申请的技术构思的情况下，可以根据需要对电路图的结构进行各种修改和改变。

此外，根据本实施方式的一个示例性实施方式，在3D NAND存储器未通电(即，未与外部供电电源连接)的情况下，加压电路610仍可持续地向字线WL1、WL2、WL3和WL4施加预定电压，使得在3D NAND存储器未通电期间，仍可保持其存储单元的栅极上的电压，从而减缓电荷逃逸速度并增加数据保持能力。

然而，由于在3D NAND存储器未通电的情况下，由加压电路610是充放电路，所以由其提供至字线的电压可能持续地下降，使得与字线电连接栅极上的电压下降，从而无法很好地阻止或减缓电荷从存储层的逃逸。为此，本申请还提供了根据另一实施方式的3D NAND存储器的控制方法。

返回参考图5，在根据另一实施方式的3D NAND存储器的控制方法中，还包括步骤S520和S530。具体地，在步骤S520中，确定向字线施加的预定电压是否偏离预定值。

如上所述，在对3D NAND存储器的存储单元阵列执行操作之后，3D NAND存储器可能与外部供电电源断开连接。在长时间断电的情况下，加压电路可能无法长时间稳定地提供预定电压。换言之，随着3D NAND存储器的断电时间的延长，由加压电路提供的预定电压可能下降，从而无法有效地减缓电荷从存储层逃逸。为此，如图4中所示，3D NAND存储器400还可包括反馈电路440。反馈电路440可以确定向字线施加的预定电压是否偏离预定值。例如，反馈电路440可以在3D NAND存储器400再次通电时执行该操作。

具体地，确定向字线施加的预定电压是否偏离预定值可包括获取向字线施加的预定电压的值以及将所获取的电压的值与预定值进行比较的步骤。为此，反馈电路440可以实现为比较器，但是本申请不限于此，可以选择其他电路结构作为反馈电路440，只要其能够获取字线的电压，并将字线的电压与预定电压值进行比较。以下将结合图7详细描述与步骤S520相关的内容。

例如，参见图7，在本实施方式中，除了加压电路610之外，外围电路还可以包括反馈电路710。在本实施方式中，反馈电路710例如可以实现为比较器。在完成对存储单元阵列700的操作之后向字线WL1至WL4施加预定电压的情况下，反馈电路710可以获取施加有预定电压的字线WL1至WL4上的电压值，并且可以将所获得的字线WL1、WL2、WL3和WL4上的电压值与预定电压值进行比较从而获得比较结果。

返回参考图4和图5，在步骤S530中，若向字线施加的预定电压偏离预定值，则将向字线施加的预定电压恢复为预定值。

具体地，当反馈电路440确定字线上的预定电压偏离预定值时，反馈电路可将该确定结果发送至控制单元410，控制单元410可控制从加压电路420施加的预定电压恢复至预定值。例如，控制单元410可以在再次通电(即，与外部供电电源连接)期间，使得由加压电路420提供的预定电压恢复至预定值。例如，在再次通电(即，与外部供电电源连接)期间，对电容充放电路中的电容进行充电，使得电容充放电路为字线提供的预定电压恢复至预定值。以下将结合图7详细描述与步骤S530相关的内容。

例如，参见图7，当反馈电路710确定字线WL1、WL2、WL3和WL4上的预定电压偏离预定值时，反馈电路710可将比较结果发送至控制单元620。控制单元620可以响应于字线WL1至WL4上的预定电压偏离预定值，将从加压电路610施加至字线WL1至WL4的预定电压恢复至预定值，从而保证数据保持能力。例如，控制电路可以控制外部电路使得加压电路610提供的预定电压恢复至预定值。以此方式，可以恢复3D NAND存储器对于减缓电荷逃逸的能力，这种方式对于经常处于通电状态或者对保持特性比较高的应用而言是有益的。

以此方式，当由于长时间断电而导致加压电路提供的电压下降时，可以在3D NAND存储器再次通电时将施加至字线的电压恢复至预定电压，从而确保减缓电荷从存储层的逃逸并进一步增加数据保持能力。

在结束详细描述时，本领域技术人员将理解，在基本上不脱离本发明的原理的情况下，可以对优选实施方式进行许多变化和修改。因此，本发明的所公开的优选实施方式仅在一般性和描述性意义上使用，而不是出于限制的目的。

Claims (23)

1.一种非易失性存储器，包括：

存储单元阵列，电连接到多个字线，所述多个字线用于接收对所述存储单元阵列执行操作的信号，其中所述操作包括擦除操作、写入操作或读取操作中的任意一种；

外围电路，电连接到所述多个字线；以及

控制单元，配置为控制所述外围电路向所述多个字线中的未施加用于执行操作的所述信号的字线中的至少一部分施加预定电压，以保持所述存储单元阵列中的相应存储单元内的电荷。

2.根据权利要求1所述的非易失性存储器，其中，所述外围电路包括：

加压电路，配置为向所述字线施加所述预定电压。

3.根据权利要求2所述的非易失性存储器，其中，所述非易失性存储器还包括与所述多个字线一一对应的多个开关，以及

其中，所述控制单元配置为控制所述多个开关中的与所述字线对应的开关的闭合来通过所述外围电路向所述字线施加所述预定电压。

4.根据权利要求2所述的非易失性存储器，其中，所述加压电路配置为在所述非易失性存储器未通电期间向所述字线施加所述预定电压。

5.根据权利要求2所述的非易失性存储器，其中，所述加压电路包括电容充放电路。

6.根据权利要求2所述的非易失性存储器，其中，所述外围电路还包括：

反馈电路，配置为确定向所述字线施加的所述预定电压是否偏离预定值，并向所述控制单元提供确定结果。

7.根据权利要求6所述的非易失性存储器，其中，所述反馈电路配置为在所述非易失性存储器通电期间确定向所述字线施加的所述预定电压是否偏离所述预定值，并向所述控制单元提供所述确定结果。

8.根据权利要求6或7所述的非易失性存储器，其中，所述控制单元配置为根据所述确定结果，将所述加压电路施加的所述预定电压恢复为所述预定值。

9.根据权利要求6所述的非易失性存储器，其中，所述反馈电路包括比较器，所述比较器配置为将向所述字线施加的所述预定电压的值与所述预定值进行比较，以确定所述预定电压是否偏离所述预定值。

10.根据权利要求1所述的非易失性存储器，其中，所述存储单元阵列中的存储单元包括隧穿层、阻挡层和位于所述隧穿层与所述阻挡层之间的存储层，其中所述预定电压根据所述隧穿层和所述阻挡层的结构参数确定，以限制所述存储层中的电荷经由所述隧穿层或所述阻挡层逃逸。

11.根据权利要求10所述的非易失性存储器，其中，所述存储单元阵列还包括：

衬底；

堆叠层，形成在所述衬底上，所述堆叠层由多个绝缘层和多个栅极层交替堆叠形成，所述多个字线分别连接到所述多个栅极层；以及

沟道结构，竖直穿过所述堆叠层，所述沟道结构包括与所述栅极层接触的阻挡层、形成于所述阻挡层上的存储层和形成于所述存储层上的隧穿层。

12.根据权利要求1所述的非易失性存储器，其中，所述预定电压小于在所述擦除操作或所述写入操作中向所述字线施加的、用于对所述存储单元阵列写入数据或者擦除数据的电压。

13.根据权利要求1所述的非易失性存储器，其中，所述预定电压为-5V至5V。

14.一种非易失性存储器的控制方法，其中，所述非易失性存储器包括存储单元阵列以及连接到所述存储单元阵列的多个字线，所述控制方法包括：

向所述多个字线中的未施加用于操作的信号的字线中的至少一部分施加预定电压，其中，所述操作包括擦除操作、写入操作或读取操作中的任意一种。

15.根据权利要求14所述的控制方法，其中，所述预定电压小于在所述擦除操作或所述写入操作中向所述字线施加的、用于对所述存储单元阵列写入数据或者擦除数据的电压。

16.根据权利要求14所述的控制方法，其中，在所述非易失性存储器未通电期间，持续地向所述字线施加所述预定电压。

17.根据权利要求14至16中任一项所述的控制方法，其中，所述非易失性存储器还包括加压电路，所述预定电压通过所述加压电路施加至所述字线。

18.根据权利要求17所述的控制方法，其中，向所述字线施加预定电压包括：控制与所述多个字线一一对应的多个开关中的与所述字线对应的开关的闭合来通过所述加压电路向所述字线施加所述预定电压。

19.根据权利要求14所述的控制方法，还包括：

确定向所述字线施加的所述预定电压是否偏离预定值；以及

若偏离所述预定值，则将向所述字线施加的所述预定电压恢复为所述预定值。

20.根据权利要求19所述的控制方法，其中，确定向所述字线施加的所述预定电压是否偏离所述预定值包括：

获取向所述字线施加的所述预定电压的值；以及

将所获取的电压的值与所述预定值进行比较。

21.根据权利要求19所述的控制方法，其中，在所述非易失性存储器通电期间执行确定向所述字线施加的所述预定电压是否偏离所述预定值以及使所述预定电压恢复为所述预定值的步骤。

22.根据权利要求14所述的控制方法，其中，所述存储单元阵列中的每个存储单元包括隧穿层、阻挡层和位于所述隧穿层与所述阻挡层之间的存储层，其中所述预定电压根据所述隧穿层和所述阻挡层的结构参数确定，以限制所述存储层中存储的电荷经由所述隧穿层或所述阻挡层逃逸。

23.根据权利要求14所述的控制方法，其中，所述预定电压为-5V至5V。

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