CN110838322A - 一种提高存储器数据可靠性的方法和系统 - Google Patents

Abstract

本发明公开了一种提高存储器数据可靠性的方法和系统。提高存储器数据可靠性的方法，包括以下步骤：第一时序向存储单元施加编程电压；第二时序向存储单元施加校验电压；在第一时序和第二时序之间，向存储单元的选择字线施加清除电压。提高存储器数据可靠性的方法具有提高读取数据的可靠性的优点。

Description

一种提高存储器数据可靠性的方法和系统

技术领域

本发明实施例涉及存储器技术领域，尤其涉及一种提高存储器数据可靠性的方法和系统。

背景技术

存储器时一种在编程时必须用到的元件，如Nand flash存储器，Nand flash存储器是一种非易失存储器，具有改写速度快，存储容量大等优点。而Nand flash存储器编程操作时，由于需要经过多次编程校验操作，导致会有部分电子陷入到Nand flash存储器的浮置栅极和衬底之间的穿隧氧化膜中，随着编程擦除次数的增加，陷入到穿隧氧化膜中的电子也会增多，在读取数据时，造成Nand flash存储器的存储单元阈值减小，影响数据的可靠性。

引入，如何提供一种提高储器编程时数据可靠性的方法或系统，就成了存储器技术领域的需求。

发明内容

本发明提供一种提高存储器数据可靠性的方法和系统，以解决存储器岁编程次数增加，数据可靠性降低的技术问题。

第一方面，本发明实施例提供了一种提高存储器数据可靠性的方法，包括以下步骤：第一时序向存储单元施加编程电压；第二时序向存储单元施加校验电压；在第一时序和第二时序之间，向存储单元的选择字线施加清除电压。

优选地，所述清除电压为脉冲电压。

优选地，所述脉冲电压的频率为100Hz～500Hz。

优选地，第二时序时对存储器中的选择字线施加校验电压，所述清除电压大于等于校验电压。

优选地，所述存储单元的源极、漏极与浮动栅极之间的介电常数越大，所述清除电压的大小越大，清除电压的时长越长。

优选地，所述清除电压的大小为1S～5V，所述清除电压的时长为0.1S～1.5S。

优选地，第二时序时对存储器中的选择字线施加校验电压，将选择位线预充到第一预充电电压，对未选择字线施加通过电压；接着对选择位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若至少存在一条位线的电压高于所述第一判定电压，则操作结束，反之，则重新向存储器中存入数据。

优选地，所述校验电压的范围是0V～1V，所述第一预充电电压的范围是1V～1.2V。

优选地，所述向存储器存入数据包括：对选择字线施加编程电压，对未选择字线施加中间的通过电压，对选择位线施加0V，对未选择位线施加正电压，所述编程电压的范围是12V～16V。

第二方面，本发明还提供一种提高存储器数据可靠性的系统，提高存储器数据可靠性的系统包括：编程模块，用于第一时序向存储单元施加编程电压；校验模块，用于第二时序向存储单元施加校验电压；清除模块，用于在第一时序和第二时序之间，向存储单元的选择字线施加清除电压。

与现有技术相比，本发明通过提供一种提高存储器数据可靠性的方法和系统，在存储器的存储单元中存入数据后，向存储器的选择字线施加清除电压，有效减少穿隧氧化膜中滞留的电子，维持了读取数据时的阈值，提高了读取数据的可靠性，后续再继续进行数据校验，对数据校验无影响。

附图说明

图1为本发明实施例A中提高存储器数据可靠性的方法的流程示意图。

图2为本发明实施例A中存储器阵列的电路结构示意图。

图3为本发明实施例A中的存储单元的芯片结构示意图。

图4为本发明实施例A中的提高存储器数据可靠性的方法的不同时刻电压的波形示意图。

图5为本发明实施例B中提高存储器数据可靠性的系统的模块结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。

实施例A

请参阅图1，图1为本发明实施例A中提高存储器数据可靠性的方法的流程示意图，该提高存储器数据可靠性的方法用于提高存储器读取数据的耐久性和易用性，以提高存储器的寿命，提高存储器数据可靠性的方法包括以下步骤：

步骤S1：第一时序向存储单元施加编程电压；

步骤S2：第二时序向存储单元施加校验电压；

步骤S3：在第一时序和第二时序之间，向存储单元的选择字线施加清除电压。

在步骤S1中，步骤S1即为编程步骤，向存储器中存入数据。存储器优选为NAND型存储器。其中，请参阅图2，图2为存储器阵列的概略结构示意图。存储器包括n条字线(WL1、WL2、…、WLn)、m条位线(BL1、BL2、…、BLm)、一条选择栅极线SGS、一条选择栅极线SGD和一条共用源极线SL，虚线框11标识出来的存储单元部分称为一条存储单元串，每条存储单元串包括多个存储单元111(即MC1～MCn)；位线侧选择晶体管TD，其连接于作为一个端部的存储单元MCn；以及源极线侧选择晶体管TS，连接于作为另一个端部的存储单元MC1，其中位线侧选择晶体管TD的漏极连接于对应的1条位线BL，源极线侧选择晶体管TS的源极连接于共用源极线SL。存储单元111的控制栅极连接于字线WLi(i＝0～n)，位线侧选择晶体管TD的栅极连接于选择栅极线SGD，源极线侧选择晶体管TS的栅极连接于选择栅极线SGS。

请参阅图3，图3是存储单元111的芯片结构示意图。存储单元111包括衬底1111、源极1112、漏极1113、穿隧氧化膜1114、浮动栅极1115和控制栅极1116，所述衬底1111上包括P阱区，所述源极1112和漏极1113设置在P阱区，源极1112和漏极1113之间形成沟道，所述穿隧氧化膜1114形成在源极1112和漏极1113间的沟道上，所述浮动栅极1115设置在穿隧氧化膜1114上，控制栅极1116设置在浮动栅极1115上。可以理解，控制栅极1116和浮动栅极1115之间设置有介电质膜1117。当浮动栅极1115中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，存储单元111通过控制栅极1116为0V而导通。当浮动栅极1115中蓄积有电子时，即写入有数据“0”时，阈值偏移为正，存储单元通过控制栅极1116为0V而断开。但是，存储单元并不限于存储单个位，也可存储多个位。在编程和校验、擦除等操作时，会有部分电子陷入到穿隧氧化膜1114中，随着编程、校验、擦除次数的增加，陷入到穿隧氧化膜1114中的电子越多，在读取数据时，会造成阈值的减小，影响数据的可靠性。

请参阅图4，图4为本发明提高存储器数据可靠性的方法不同时刻的波形示意图，本实施例提供了一种具体的编程步骤，本实施例为向存储单元MC1中写入数据，第一时序时，对选择字线WL1施加编程电压，对未选择字线WL2～WLn施加中间的通过电压，对选择位线BLm施加0V，对未选择位线BL1～BLm-1施加正电压。所述编程电压的范围为10V～18V，优选为12V～16V。在一定的编程时间内，初始阈值电压越低的存储单元经编程操作后其阈值电压增量越大，反之阈值电压增量越小。在此，本领域的普通技术人员可以明白，在进行编程操作时，通常还需对选择栅极线SGS施加0V电压，并对选择栅极线SGD施加约4v的电压使其连接的MOS管导通。

在步骤S2中，第二时序时，对存储器中的选择字线WL1施加校验电压，将选择位线BLm预充到预充电电压，对未选择字线WL2～WLn施加通过电压；接着对选择位线BLm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若选择位线的电压高于第一判定电压，则表示编程校验操作成功，操作结束，反之，校验失败，则重新向存储器中存入数据。优选地，校验电压的范围是0V～1V。所述第一预充电电压的范围是1V～1.2V。清除电压，大于或等于对存储单元是否存入数据进行校验时需要对存储器中的选择字线施加校验电压。

在步骤S3中，清除电压为脉冲电压。脉冲电压的频率为100Hz～500Hz，优选地，脉冲电压的频率为200Hz～400Hz。根据存储器的介电材料的特性不同以及工艺的不同，可以自行调整清除电压的大小和时间长度。如增加或减小清除电压的大小，增加或减小清除电压的时间。具体的。存储单元111的源极1112、漏极1113与浮动栅极1115之间的介电常数越大，所述清除电压的大小越大，清除电压的时长越长。优选地，清除电压大于或等于对存储单元是否存入数据进行校验时需要对存储器中的选择字线施加的校验电压。优选地，所述清除电压的大小为1V～5V，所述清除电压的时长为0.1S～1.5S。可以理解，向存储器的选择字线施加清除电压时，是对选择的存储单元的存储字线施加清除电压。清除电压的施加，可以有效减少穿隧氧化膜1114中滞留的电子，以维持读取数据时的阈值，提高读取数据的可靠性。经过多次试验，发现采用步骤2的操作，存储器的稳定性提高了2～5倍。如存储器按照现有的方法进行使用时，能够存储数据100万次，其读取数据的可靠性就显著降低，而采用本发明的提高存储器数据可靠性的方法，存储器能存储数据200万～500万次，其读取数据的可靠性才显著降低。

实施例B

请参阅图5，图5是本发明提高存储器数据可靠性的系统12的模块结构示意图。该提高存储器数据可靠性的系统12能执行本发明任意实施例所提供的提高存储器数据可靠性的方法。该提高存储器数据可靠性的系统12包括：

编程模块121，用于第一时序向存储单元施加编程电压；

校验模块123，用于第二时序向存储单元施加校验电压；

清除模块122，用于在第一时序和第二时序之间，向存储单元的选择字线施加清除电压。

通过本发明的提高存储器数据可靠性的系统12，在编程模块121向存储器中写入数据后，清除模块122向存储器的选择字线加清除电压，清除电压为脉冲电压，以减少穿隧氧化膜中滞留的电子，维持读取数据时的阈值，提高读取数据的可靠性，之后校验模块123在对存储单元是否存入数据进行校验。若校验后确认的确存入数据，则进行后续的操作，若没有存入数据，则编程模块121重新向存储器中存入数据。

可以理解，本发明实施例A和实施例B中的内容可互为补充和说明。

与现有技术相比，本发明通过提供一种提高存储器数据可靠性的方法和系统，在存储器的存储单元中存入数据后，向存储器的选择字线施加清除电压，有效减少穿隧氧化膜中滞留的电子，维持了读取数据时的阈值，提高了读取数据的可靠性，后续再继续进行数据校验，对数据校验无影响。

值得注意的是，上述所有实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种提高存储器数据可靠性的方法，其特征在于，包括以下步骤：

第一时序向存储单元施加编程电压；

第二时序向存储单元施加校验电压；

在第一时序和第二时序之间，向存储单元的选择字线施加清除电压。

2.如权利要求1所述的提高存储器数据可靠性的方法，其特征在于：所述清除电压为脉冲电压。

3.如权利要求2所述的提高存储器数据可靠性的方法，其特征在于：所述脉冲电压的频率为100Hz～500Hz。

4.如权利要求2所述的提高存储器数据可靠性的方法，其特征在于：第二时序时对存储器中的选择字线施加校验电压，所述清除电压大于等于校验电压。

5.如权利要求2所述的提高存储器数据可靠性的方法，其特征在于：所述存储单元的源极、漏极与浮动栅极之间的介电常数越大，所述清除电压的大小越大，清除电压的时长越长。

6.如权利要求2所述的提高存储器数据可靠性的方法，其特征在于：所述清除电压的大小为1S～5V，所述清除电压的时长为0.1S～1.5S。

7.如权利要求2所述的提高存储器数据可靠性的方法，其特征在于：第二时序时对存储器中的选择字线施加校验电压，将选择位线预充到第一预充电电压，对未选择字线施加通过电压；接着对选择位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若至少存在一条位线的电压高于所述第一判定电压，则操作结束，反之，则重新向存储器中存入数据。

8.如权利要求7所述的提高存储器数据可靠性的方法，其特征在于：所述校验电压的范围是0V～1V，所述第一预充电电压的范围是1V～1.2V。

9.如权利要求2所述的提高存储器数据可靠性的方法，其特征在于：所述向存储器存入数据包括：对选择字线施加编程电压，对未选择字线施加中间的通过电压，对选择位线施加0V，对未选择位线施加正电压，所述编程电压的范围是12V～16V。

10.一种提高存储器数据可靠性的系统，其特征在于，提高存储器数据可靠性的系统包括：

编程模块，用于第一时序向存储单元施加编程电压；

校验模块，用于第二时序向存储单元施加校验电压；

清除模块，用于在第一时序和第二时序之间，向存储单元的选择字线施加清除电压。

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