KR20100056747A - 플래시 메모리 소자의 프로그램 방법 - Google Patents

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Abstract

본 발명은 절연막을 포함한 메모리 셀들을 프로그램하는 단계, 절연막 내에 트랩된 전자들을 디트랩하는 단계, 디트랩한 후 메모리 셀들을 검증하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
트랩, 디트랩, 터널 절연막, 프로그램

Description

플래시 메모리 소자의 프로그램 방법{Program method of flash memory device}
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 특히 프로그램 동작 시 전자의 트랩 현상을 보상하기 위한 플래시 메모리 소자의 프로그램 방법에 관한 것이다.
플래시 메모리 소자의 프로그램 동작은 터널 절연막을 통한 전자의 터널링(tunneling)을 발생시켜 수행할 수 있다. 다음의 도면을 참조하여 구체적으로 설명하도록 한다.
도 1은 종래의 플래시 메모리 소자의 프로그램 동작 시, 전자의 트랩 현상을 설명하기 위한 단면도이다.
도 1을 참조하면, 플래시 메모리 소자의 일반적인 단면 구조이다. 구체적으로 설명하면, 플래시 메모리 소자는 반도체 기판(10)의 상부에 터널 절연막(12), 플로팅 게이트(14), 유전체막(16) 및 콘트롤 게이트(18)가 순차적으로 적층되어 메 모리 셀을 이루고, 메모리 셀의 모서리와 각각 접하는 반도체 기판(10)에는 접합영역(10a)이 형성된다. 플래시 메모리 소자의 프로그램 동작은, 콘트롤 게이트(18)에 프로그램 전압을 인가하여 반도체 기판(10)으로부터 전자를 플로팅 게이트(14)로 이동시켜 수행할 수 있다. 플로팅 게이트(14)에 전자가 포획되면 메모리 셀의 문턱전압이 상승한다. 이때, 전자(ⓔ)는 FN 터널링(Fowler-Nordheim tunneling) 현상에 의해 터널 절연막(12)을 통과하여 플로팅 게이트(14)로 이동(A)하는데, 전자의 일부(B)가 터널 절연막(12)을 통과하지 못하고 트랩(trap)될 수 있다.
도 2는 종래의 플래시 메모리 소자의 프로그램 동작에 따른 문턱전압 분포를 설명하기 위한 그래프이다.
도 1 및 도 2를 참조하면, 'E'의 곡선이 정상적인 프로그램 상태의 문턱전압 분포 곡선인 경우, 'F' 곡선은 상술한 바와 같이 트랩(trap) 현상에 의해 'E' 곡선보다 더 넓은 문턱전압 분포 곡선이 될 수 있다. 구체적으로 설명하면, 터널 절연막(12)의 트랩 상태에 따라 검증(verify) 또는 독출(read) 동작에서 문턱전압이 다르게 읽히는 경우가 발생할 수 있다. 이는, 터널 절연막(12)에 트랩된 전자들 중, 페르미 준위(fermi level)와 컨덕션 밴드(conduction band) 사이의 에너지 영역 대의 전자의 경우, 프로그램 동작 시 디스차지(discharge) 되는 경우가 발생할 수 있다. 이러한 트랩된 전자들의 이동으로 인해서 프로그램 상태의 문턱전압 분포가 영향을 받을 수 있는데, 특히, 문턱전압 분포 중에서도 낮은 레벨 부근의 폭이 영향을 받아 넓어질 수 있다(E에서 F로).
이처럼, 프로그램 동작 중, 트랩된 전자의 이동으로 인해 프로그램 상태의 문턱전압 분포가 변동할 수 있으며, 이로 인해 플래시 메모리 소자의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 프로그램 동작 시 터널 절연막에 트랩된 전자를 빼내기 위하여 게이트에 디트랩 전압을 인가하는 디트랩 동작을 실시한다.
본 발명에 따른 플래시 메모리 소자의 프로그램 방법은, 절연막을 포함한 메모리 셀들을 프로그램한다. 절연막 내에 트랩된 전자들을 디트랩(de-trap)한다. 디트랩한 후 메모리 셀들을 검증하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
디트랩하는 단계는 메모리 셀들의 게이트에 음의 디트랩 전압을 인가하여 실시한다. 이때, 디트랩 전압은 -1V 내지 -4V의 레벨을 갖는다.
디트랩은 메모리 셀들이 포함된 웰(well)에 양의 디트랩 전압을 인가하여 실시한다. 이때, 디트랩 전압은 1V 내지 4V의 레벨을 갖는다.
검증하는 단계 이후에, 메모리 셀들의 절연막에 트랩된 전자들을 디트랩하는 추가 디트랩 단계를 더 포함한다.
추가 디트랩 단계는 메모리 셀들의 게이트에 음의 디트랩 전압을 인가하여 실시한다. 이때, 디트랩 전압은 -1V 내지 -4V의 레벨을 갖는다.
추가 디트랩 단계는 메모리 셀들이 포함된 웰(well)에 양의 디트랩 전압을 인가하여 실시한다. 이때, 디트랩 전압은 1V 내지 4V의 레벨을 갖는다.
검증하는 단계를 패스하면 프로그램 동작을 완료하고, 검증하는 단계를 패스하지 못하면 프로그램 전압을 상승하여 프로그램하는 단계 내지 검증하는 단계를 반복실시한다.
본 발명은, 프로그램 동작 시 게이트에 디트랩 전압을 인가하는 디트랩 동작을 수행함으로써, 터널 절연막에 트랩된 전자를 빼낼 수 있으므로 플래시 메모리 소자의 문턱전압 분포 폭을 좁힐 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3는 본 발명에 따른 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 순서도이다.
도 3을 참조하면, 플래시 메모리 소자의 프로그램 동작은, 선택된 메모리 셀의 게이트에 프로그램 전압을 인가하는 프로그램(300) 단계, 터널 절연막에 트랩된 전자를 역방향으로 빼내기 위한 디트랩(de-trap; 302) 단계, 선택된 메모리 셀의 문턱전압을 검증하는 검증(304) 단계를 포함한다. 검증(304) 단계에서 패스하면 프로그램 동작을 완료하고, 패스하지 못하면 프로그램 전압을 상승(306)시켜 프로그램 동작을 반복 실시한다. 구체적인 프로그램 동작 방법은 다음의 실시예와 같이 수행할 수 있다.
도 4a은 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 타이밍도이다.
도 4a를 참조하면, 터널 절연막을 포함하는 플래시 메모리 소자를 예를 들어 설명하면 다음과 같다. 다수의 프로그램 스텝(step)을 갖는 ISPP(incremental step pulse program) 방식의 프로그램 동작을 수행하는 경우, 각각의 스텝은 프로그램 구간(P), 디트랩 구간(D) 및 검증 구간(V)을 순차적으로 수행한다.
구체적으로 설명하면, '1 스텝'은, 0V를 기준으로 하며, 프로그램 구간(P)에서 선택된 워드라인에 프로그램 전압(Vpgm)을 인가한다.
디트랩 구간(D)에서는, 선택된 워드라인에 디트랩 전압(Vd)을 인가하여 터널 절연막에 트랩(trap)되어 있을 수 있는 전자(electron)를 반도체 기판으로 다시 빼낸다. 구체적으로, 터널 절연막에 트랩되는 전자(eletron)들 중 터널 절연막의 에너지 밴드에서, 페르미 준위(fermi level)부터 컨덕션 밴드(conduction band) 사이의 에너지 영역 대에 존재하는 전자들을 디트랩(de-trap) 하는 것이 바람직하다. 이러한 에너지 영역 대의 전자들은 큰 에너지를 가하지 않아도 디트랩이 용이하기 때문에, 디트랩 전압을 프로그램 전압이나 검증전압보다 낮은 레벨의 전압(예컨데, 전압의 절대치가 낮은 레벨의 에너지)을 인가하더라도 디트랩을 용이하게 수행할 수 있다.
검증 구간(V)에서는, 선택된 워드라인에 검증전압(Vr)을 인가하여 문턱전압이 기준전압보다 높은지를 판별하고, 패스(pass)하면 프로그램 동작을 완료하고, 패스하지 못하면 '2 스텝'을 수행한다. 이때, 패스되는 기준은 프로그램된 메모리 셀의 문턱전압이 기준전압보다 높으면 패스하고, 기준전압보다 낮으면 '2 스텝'을 수행한다. '2 스텝'은 프로그램 전압(Vpgm)에 제1 전압(Vs)만큼 더 상승시킨 프로그램 동작으로 수행한다. 상술한 방식으로, 검증 구간(V)을 패스할 때까지 'n(n은 자연수) 스텝'을 수행하며, 이때, 워드라인에 인가하는 전압은 'Vpgm+(n-1)Vs'의 전압을 인가한다. 특히, 디트랩 전압(Vd)은 플로팅 게이트(floating gate)에 유입된 전자가 역으로 빠져나가지 않고, 터널 절연막에 트랩된 전자만 반도체 기판으로 빠져나갈 수 있는 일정한 레벨로 인가하는 것이 바람직하다. 이를 위해, 디트랩 전압(Vd)은 워드라인(wordline)에 음의 전압으로 인가하며, 예를 들면 -1V 내지 -4V에서 선택될 수 있다. 또는, 디트랩 전압(Vd)을 워드라인이 아닌 웰(well)에 양의 전압(예컨데, 1V 내지 4V)으로 인가할 수도 있다. 웰에 양의 전압을 인가하더라도 디트랩 전압(Vd)은 플로팅 게이트로 유입된 전자에는 영향을 주지 않는 전압 레벨이므로 프로그램 동작에는 영향을 주지 않는다.
상술한 바와 같이, 프로그램 구간(P)과 검증 구간(V) 사이에 디트랩 구간(D)을 수행함으로써 프로그램 상태의 문턱전압 분포 폭을 좁힐 수 있다.
도 4b는 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 타이밍도이다. 상술한 일 실시 예의 프로그램 동작 시간을 단 축하기 위하여 디트랩 구간(D)에 개별적인 시간을 주지 않고, 프로그램 구간(P)과 검증 구간(V)의 사이를 디트랩 구간(D)으로 한다. 이를 위하여, 프로그램 구간(P)과 검증 구간(V) 사이에서는 선택된 워드라인에 디트랩 전압을 인가한다. 즉, 프로그램 동작 중, 선택된 워드라인에 프로그램 전압 및 검증 전압을 인가하지 않을 때에는 음의 전압(예컨대, -1V 내지 -4V에서 선택되는 )을 갖는 디트랩 전압을 인가하는 것이 바람직하다.
또한, '1 스텝'의 검증 구간(V)과 '2 스텝'의 프로그램 구간(P) 사이에서도 디트랩 전압을 인가하는 추가 디트랩 구간(D')을 두어 디트랩 단계를 수행할 수도 있다. 추가 디트랩 구간(D')을 추가하더라도 디트랩 전압으로 플로팅 게이트(floating gate)에 유입된 전자는 그대로 두고, 터널 절연막 내에 트랩된 전자들만 반도체 기판으로 빼낼 수 있으므로, 프로그램 동작의 역 동작(예컨데, 소거 동작)은 발생하지 않는다.
상술한 디트랩 동작으로 터널 절연막에 트랩(trap)된 전자를 반도체 기판으로 다시 빼낼 수 있기 때문에, 프로그램 동작 시 트랩된 전자에 의한 문턱전압 변화 및 분포 폭의 증가 현상을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 플래시 메모리 소자의 프로그램 동작 시, 전자의 트랩 현상을 설명하기 위한 단면도이다.
도 2는 종래의 플래시 메모리 소자의 프로그램 동작에 따른 문턱전압 분포를 설명하기 위한 그래프이다.
도 3는 본 발명에 따른 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 순서도이다.
도 4a은 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 타이밍도이다.
도 4b는 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 10a : 접합영역
12 : 터널 절연막 14 : 플로팅 게이트
16 : 유전체막 18 : 콘트롤 게리트
300 : 프로그램 302 : 디트랩
304 : 검증 306 : 프로그램 전압 상승
P : 프로그램 구간 D : 디트랩 구간
V : 검증 구간 D' : 추가 디트랩 구간

Claims (11)

  1. 절연막을 포함한 메모리 셀들을 프로그램하는 단계;
    상기 절연막 내에 트랩된 전자들을 디트랩(de-trap)하는 단계; 및
    상기 디트랩한 후 상기 메모리 셀들을 검증하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 제1항에 있어서,
    상기 디트랩하는 단계는 상기 메모리 셀들의 게이트에 음의 디트랩 전압을 인가하여 실시하는 플래시 메모리 소자의 프로그램 방법.
  3. 제2항에 있어서,
    상기 디트랩 전압은 -1V 내지 -4V의 레벨을 갖는 플래시 메모리 소자의 프로그램 방법.
  4. 제1항에 있어서,
    상기 디트랩은 상기 메모리 셀들이 포함된 웰(well)에 양의 디트랩 전압을 인가하여 실시하는 플래시 메모리 소자의 프로그램 방법.
  5. 제4항에 있어서,
    상기 디트랩 전압은 1V 내지 4V의 레벨을 갖는 플래시 메모리 소자의 프로그램 방법.
  6. 제1항에 있어서,
    상기 검증하는 단계 이후에, 상기 메모리 셀들의 절연막에 트랩된 전자들을 디트랩하는 추가 디트랩 단계를 더 포함하는 플래시 메모리 소자의 프로그램 방법.
  7. 제6항에 있어서,
    상기 추가 디트랩 단계는 상기 메모리 셀들의 게이트에 음의 디트랩 전압을 인가하여 실시하는 플래시 메모리 소자의 프로그램 방법.
  8. 제7항에 있어서,
    상기 디트랩 전압은 -1V 내지 -4V의 레벨을 갖는 플래시 메모리 소자의 프로그램 방법.
  9. 제6항에 있어서,
    상기 추가 디트랩 단계는 상기 메모리 셀들이 포함된 웰(well)에 양의 디트랩 전압을 인가하여 실시하는 플래시 메모리 소자의 프로그램 방법.
  10. 제9항에 있어서,
    상기 디트랩 전압은 1V 내지 4V의 레벨을 갖는 플래시 메모리 소자의 프로그램 방법.
  11. 제1항에 있어서,
    상기 검증하는 단계를 패스하면 프로그램 동작을 완료하고, 상기 검증하는 단계를 패스하지 못하면 프로그램 전압을 상승하여 상기 프로그램하는 단계 내지 상기 검증하는 단계를 반복실시하는 플래시 메모리 소자의 프로그램 방법.
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