CN108987408A - 一种3d nand存储器及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D NAND存储器及其制造方法。该3D NAND存储器中的沟道层包括二维材料层。因二维材料具有更高的电子迁移率，因此，由二维材料作为沟道层材料制成的3D NAND存储器，能够实现3D NAND存储器更好的电学性能。
Description
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种3D NAND存储器及其制造方法。
背景技术
3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和绝缘层结合垂直沟道管组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。
然而，随着字线堆叠层数的增加，现有的3D NAND存储器存在电学性能较差的问题，例如，3D NAND存储器目前采用多晶硅作为沟道材料，其开态电流会随堆叠层数增加而迅速降低，这会导致读写障碍。目前改进多晶硅沟道的3D NAND存储器的开态电流的方法是通过增加沟道多晶硅的晶粒尺寸，但这会导致不同存储单元阈值电压的波动变大，且分布变宽，容易引发可靠性问题。
发明内容
有鉴于此，本申请提供了一种3D NAND存储器及其制造方法，以解决现有3D NAND存储器存在的上述缺陷。
为了解决上述技术问题，本申请采用了如下技术方案：
一种3D NAND存储器，包括：
衬底；
设置于所述衬底上层叠结构；
以及贯穿所述层叠结构的沟道孔；
其中，所述沟道孔的侧壁上依次设置有阻挡层、电荷俘获层、遂穿层和沟道层，所述沟道层包括二维材料层；所述二维材料层为由能够稳定生长的二维材料形成。
可选地，所述沟道层还包括设置于所述二维材料层上的衬底材料层。
可选地，所述二维材料为过渡金属硫族化物。
可选地，所述过渡金属硫化物中的过渡金属为Mo、W、Nb、Ta、Ti、Zr、Hf和V中的至少一种。
可选地，所述过渡金属硫化物中的硫族元素为S、Se和Te中的至少一种。
可选地，所述二维材料中包括磷和氮化硼中的至少一种。
可选地，所述二维材料中包括掺杂元素。
可选地，形成衬底材料层的衬底材料为多晶硅。
一种3D NAND存储器的制造方法，包括：
在衬底上形成层叠结构；
刻蚀所述层叠结构以形成贯穿所述层叠结构的沟道孔；
在沟道孔侧壁上依次形成阻挡层、电荷俘获层、遂穿层；
在所述遂穿层上形成二维材料层，所述二维材料层作为3D NAND存储器的沟道层，所述二维材料层为由能够稳定生长的二维材料形成。
可选地，形成二维材料层之后，还包括：
在所述二维材料层上形成衬底材料层，所述衬底材料层和所述二维材料层共同作为3D NAND存储器的沟道层。
可选地，所述二维材料为过渡金属硫族化物。
可选地，所述在所述遂穿层上形成二维材料层，具体包括：
在所述遂穿层上形成过渡金属氧化物层；
对所述过渡金属氧化物层进行硫化，将所述过渡金属氧化物层硫化成过渡金属硫族化物层。
可选地，所述在所述遂穿层上形成过渡金属氧化物层，具体包括：
采用ALD工艺在所述遂穿层上形成过渡金属氧化物层。
可选地，所述ALD工艺为等离子体增强式ALD工艺。
可选地，所述在所述遂穿层上形成过渡金属氧化物层之前，还包括：
对所述遂穿层进行表面处理，以使处理后的隧穿层表面具有亲水性。
可选地，所述对所述遂穿层进行表面处理，以使处理后的隧穿层表面具有亲水性，具体包括：
采用Piranha溶液对所述遂穿层进行表面处理，以使处理后的隧穿层表面具有亲水性。
可选地，所述对所述过渡金属氧化物层进行硫化，将所述过渡金属氧化物层硫化成过渡金属硫族化物层，具体包括：
在温度为300-600℃的条件下，硫化10-60min；
在温度为600-1000℃的条件下，硫化10-60min。
相较于现有技术，本申请具有以下有益效果：
基于上述技术方案可知，本申请提供的3D NAND存储器中的沟道层包括二维材料层。因二维材料具有更高的电子迁移率以及超薄结构，因此，由二维材料作为沟道层材料制成的3D NAND存储器，能够实现3D NAND存储器更好的电学性能。
具体地，因二维材料较多晶硅具有更高的电子迁移率，且没有晶界的限制，具有更好的均匀性和一致性，因此，随着字线堆叠层数的增加，其较多晶硅沟道具有更高的开态电流。而且，该3D NAND存储单元的阈值电压具有更好的一致性，从而可以提高可靠性。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例。
图1是本申请实施例提供的一种3D NAND存储器的剖面结构示意图；
图2是本申请实施例提供的一种3D NAND存储器的俯视结构示意图；
图3是本申请实施例提供的另一种3D NAND存储器的剖面结构示意图；
图4是本申请实施例提供的另一种3D NAND存储器的俯视结构示意图；
图5是本申请实施例提供的一种3D NAND存储器制造方法流程示意图；
图6A至图6G是本申请实施例提供的3D NAND存储器制造方法中一系列制程对应的结构示意图。
具体实施方式
基于背景技术部分可知，现有的3D NAND存储器存在电学性能较差的问题，例如，开态电流较小且不稳定，而且阈值电压波动较大。
本申请发明人研究发现，现有的3D NAND存储器之所以存在上述问题，是因为现有的3D NAND存储器为了控制制造成本，多采用多晶硅材料作为沟道层材料。
而采用多晶硅材料作为沟道层，因多晶硅中存在晶体边界，如此会在沟道层中产生电荷陷阱，如此，导致随着字线堆叠层数的增加，存储单元的开态电流会随堆叠层数增加而迅速降低，这会导致读写障碍。
在采用多晶硅材料作为沟道层材料时，较大的开态电流可以通过增加多晶硅的晶粒尺寸来实现，但是，由于多晶硅中随机分布的电荷陷阱，使得晶粒尺寸的增大会导致不同存储单元的阈值电压的波动，且分布变宽，容易引发可靠性问题。
为了解决上述技术问题，本申请实施例提供了一种3D NAND存储器及其制造方法。在该3D NAND存储器中，其沟道层包括二维材料层，而二维材料层具有较高的电子迁移率以及超薄结构，因此，由二维材料作为沟道层材料制成的3D NAND存储器，能够实现3D NAND存储器更好的电学性能。
具体地，因二维材料较多晶硅具有更高的电子迁移率，且没有晶界的限制，具有更好的均匀性和一致性，因此，随着字线堆叠层数的增加，其较多晶硅沟道具有更高的开态电流。而且，该3D NAND存储单元的阈值电压具有更好的一致性，从而可以提高可靠性。
下面结合附图对本申请实施例提供的3D NAND存储器及其制造方法进行详细描述。
请参见图1和图2，图1是本申请实施例提供的3D NAND存储器剖面结构示意图，图2是本申请实施例提供的3D NAND存储器俯视示意图。本申请实施例提供的3D NAND存储器包括以下结构：
衬底101；
设置于该衬底101上的氧化硅层102和金属栅层103交替层叠结构104；
以及贯穿该氧化硅层102和金属栅层103交替层叠结构104的沟道孔105；
其中，该沟道孔105的底部设置有外延结构106，该外延结构106的上表面超过最底层金属栅层103上表面；为了清楚地示意出沟道孔105的侧壁结构，图1中还提供了沟道孔105侧壁结构的局部放大图，如该局部放大图所示，该沟道孔105的侧壁上依次设置有SiO2阻挡层107、Si3N4电荷俘获层108、SiO2遂穿层109和二维材料层110。在沟道孔105内还包括填充在沟道孔间隙内的填充层111。
需要说明，在本申请实施例中，二维材料层110作为3D NAND存储器的沟道层。
在本申请实施例中，衬底101可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底101为体硅衬底。
作为更具体示例，衬底101可以为多晶硅材料。
设定，氧化硅层102与其下相邻的金属栅层103组成的结构为一层层叠结构，在本申请实施例中，氧化硅层102和金属栅层103交替层叠结构104可以包括多层层叠结构，例如8层、16层、32层等等。
在本申请实施例中，最底层金属栅层103用于源端选择栅，外延结构106用于源端选择栅极的沟道层，因此，外延结构106的上表面需要超过最底层金属栅层103的上表面。并且进一步地，该外延结构106的上表面不超过最底层氧化硅层102的上表面，如此，该外延结构106的上表面在最底层氧化硅层102上下表面之间(不包括与最底层氧化硅层102上、下表面对齐的位置)。
此外，在3D NAND存储器领域，其存储单元一般为电荷陷阱型存储结构，该电荷陷阱型存储结构通常包括电荷存储层、电荷俘获层和电荷遂穿层。相应地，沟道孔105的侧壁上依次设置有SiO2阻挡层107、Si3N4电荷俘获层108和SiO2遂穿层109。
需要说明，本申请实施例为了解决由多晶硅作为沟道层材料的各种问题，本申请实施例中的沟道层为二维材料层110。该二维材料层由能够稳定生长的二维材料形成。因相较于多晶硅，二维材料具有更高的电子迁移率，因此，由二维材料作为沟道层材料制成的3DNAND存储器，能够实现3D NAND存储器更好的电学性能。具体地，因二维材料中不具有电荷陷阱，因此，随着字线堆叠层数的增加，其实际开态电流与理论开态电流一致，不会出现实际开态电流比理论开态电流偏小的问题。而且，该3D NAND存储器中的开态电流和阈值电压较为稳定。
此外，由于二维材料具有更高的载流子迁移率和速度，3D NAND存储器可以具有更好的读写效率。
而且，因二维材料的薄膜厚度可达到原子级薄膜厚度，非常有利于3D NAND存储器的沟道孔的直径以及沟道孔间距的减小，从而有利于提高3D NAND存储器的存储密度。
作为本申请的一可选实施例，二维材料可以为过渡金属硫族化物。
作为更具体示例，过渡金属硫族化物的过渡金属可以为Mo、W、Nb、Ta、Ti、Zr、Hf和V中的至少一种。
过渡金属硫化物中的硫族元素可以为S、Se和Te中的至少一种。
作为另一示例，二维材料中可以包括磷和氮化硼中的至少一种。
作为另一示例，二维材料中也可以包括掺杂元素，作为示例，该掺杂元素可以包括但不限于Pt、Cu、Fe、Na等金属或金属的酞菁化物。
需要说明，在本申请实施例中，层叠结构104中的氧化硅层102在整个3D NAND存储器中的功能为绝缘层，因此，氧化硅层102仅是绝缘层的一个示例，不应理解为对本申请实施例的限定。
此外，作为本申请的一具体示例，为了实现工艺上的兼容，如图3和图4所示的3DNAND存储器中，在沟道孔的侧壁上还可以包括设置在二维材料层110上的衬底材料层110’。作为示例，该衬底材料层110’可以为多晶硅材料层。
在图3和图4中，二维材料层110和衬底材料层110’共同构成3D NAND存储器的沟道层。
需要说明，图3所示的3D NAND存储器与图1所示的3D NAND存储器的结构有诸多相似之处，其不同之处，仅在于图3所示的3D NAND存储器相较于图1所示的3D NAND存储器增设了一层衬底材料层110’，其与二维材料层110共同构成3D NAND存储器的沟道层。
以上为本申请实施例提供的3D NAND存储器的具体实现方式。在该具体实现方式中，作为3D NAND存储器的沟道层包括由二维材料生成的二维材料层，因二维材料具有较高的电子迁移率，从而提高了3D NAND存储器的电学性能。具体地，因二维材料较多晶硅具有更高的电子迁移率，且没有晶界的限制，具有更好的均匀性和一致性，因此，随着字线堆叠层数的增加，其较多晶硅沟道具有更高的开态电流。而且，该3D NAND存储单元的阈值电压具有更好的一致性，从而可以提高可靠性。
而且，二维材料的薄膜厚度可达到原子级薄膜厚度，非常有利于3D NAND存储器的沟道孔的直径以及沟道孔间距的减小，从而有利于提高3D NAND存储器的存储密度。
基于上述具体实现方式提供的3D NAND存储器，本申请实施例还提供了3D NAND存储器的制造方法的具体实现方式。
下面结合图5至图6G来描述本申请实施例提供的3D NAND存储器的制造方法的具体实现方式。
请参见图5至图6G，本申请实施例提供的3D NAND存储器的制造方法包括以下步骤：
S501：在衬底上交替沉积氧化硅层和氮化硅层，以形成氧化硅层和氮化硅层交替层叠结构。
采用薄膜沉积工艺在衬底101上交替沉积氧化硅层102和氮化硅层40，从而在衬底101上形成氧化硅层102和氮化硅层40交替层叠结构。该氧化硅层102和氮化硅层40交替层叠结构为ONON结构。设定，氧化硅层102与其下相邻的氮化硅层40组成的结构为一层层叠结构，在本申请实施例中，氧化硅层102和氮化硅层40交替层叠结构可以包括多层层叠结构，例如8层、16层、32层等等。
在本申请实施例中，衬底101可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底101为体硅衬底。
在沉积氧化硅层102之前，需要对衬底101进行清洗，并进行离子注入并退火，形成3D NAND存储器的共用源极。
该步骤执行完对应的剖面结构示意图如图6A所示。
S502：刻蚀所述氧化硅层和氮化硅层交替层叠结构，并刻蚀停止在衬底表面上，以形成贯穿所述氧化硅层和氮化硅层交替层叠结构的沟道孔。
本步骤可以具体为：采用干法刻蚀工艺沿衬底竖直方向刻蚀氧化硅层102和氮化硅层40交替层叠结构，并控制刻蚀停止在衬底101表面上，从而形成贯穿氧化硅层102和氮化硅层40交替层叠结构的沟道孔105。该沟道孔105也可以称为存储孔(Memory hole)。该步骤执行完对应的剖面结构示意图如图6B所示。
S503：在所述沟道孔105的底部生长外延结构106，所述外延结构的上表面超过最底层氮化硅层的上表面。
在沟道孔105的底部外延生长单晶硅，形成外延结构106，该外延结构106作为源端选择栅的沟道，并且由最底层氮化硅层40对应的结构制作成源端选择栅，因此，该外延结构的上表面超过最底层氮化硅层的上表面，并且，进一步地，该外延结构106的上表面不超过最底层氧化硅层102的上表面，如此，该外延结构106的上表面在最底层氧化硅层102上下表面之间(不包括与最底层氧化硅层102上、下表面对齐的位置)。
该步骤执行完对应的剖面结构示意图如图6C所示。
S504：在沟道孔侧壁上依次形成阻挡层、电荷俘获层、遂穿层。
作为本步骤的一示例，S504可以通过以下实现方式实现，该实现方式包括以下步骤：
S5041：采用本领域的薄膜沉积工艺例如CVD工艺在沟道孔105的内表面上依次形成SiO2阻挡层107、Si3N4电荷俘获层108和SiO2遂穿层109。
该步骤执行完对应的剖面结构示意图如图6D所示。
S5042：采用本领域的薄膜沉积工艺例如CVD工艺在SiO2遂穿层109上沉积一层非晶硅(α-Si)保护层41，该步骤执行完对应的剖面结构示意图如图6E所示。
S5043：采用干法刻蚀工艺沿沟道孔105竖直方向刻蚀沟道孔底部的层结构，以使外延结构106暴露出，在刻蚀完后，去除沟道孔105侧壁上的非晶硅保护层41。该步骤执行完对应的剖面结构示意图如图6F所示。
S505：在遂穿层上形成MoS2层110，该MoS2层110作为3D NAND存储器的沟道层。
需要说明，在本步骤中，MoS2沉积过程为选择性生长过程，其仅生长在遂穿层109表面上，而不在外延结构106表面上生长。该步骤执行完对应的剖面结构示意图如图6G所示。
为了形成厚度均匀、质地致密以及厚度精准控制的MoS2层，作为本申请的一示例，S505可以具体包括以下步骤：
S5051：在遂穿层上形成MoO3层。
需要说明，形成的MoO3层的厚度不能太厚，太厚的话，会导致后续硫化不完全，导致在最终形成的3D NAND存储器中残留有MoO3。因此，为了控制形成的MoO3的厚度，作为示例，本步骤可以采用ALD工艺在遂穿层109上形成1-2nm厚的MoO3层。
更具体地，为了较为容易地制备出超薄MoO3层，可以采用等离子体增强式ALD工艺，即PEALD。这是因为PEALD可以在低温下例如150℃的条件下生长厚度超薄的MoO3层。
作为更具体示例，PEALD制备MoO3的前驱体可以包括但不限于(tBuN)2(NMe2)2Mo或Mo(CO)6。该前驱体以Ar气或N2作为输运气体，氧源可采用O2或者O3。
此外，为了使得生成的MoS2层的厚度均匀，作为本申请的另一可选实施例，可以在形成MoO3层之前，预先对遂穿层109进行表面处理，以使处理后的隧穿层表面具有亲水性。该具有亲水性的隧穿层表面有利于成核，有利于氧化物薄膜的均匀性。
作为示例，可以采用Piranha溶液对遂穿层109进行表面处理，以使处理后的隧穿层表面具有亲水性。该Piranha溶液为H2SO4与H2O2的混合溶液，两者的体积比如下：98％H2SO4：30％H2O2＝3:1。
S5052：对MoO3层进行硫化，将MoO3层硫化成MoS2层。
在本申请实施例中，对MoO3层进行硫化的硫源可以采用固态硫，也可以采用H2S。
为了制备出厚度较为均匀的MoS2层，本步骤的硫化过程可以包括以下两步骤：
A：低温硫化：
因MoO3是挥发性材料，温度较高时，挥发性较大，所以，为了保护MoO3层，首先对MoO3层进行低温硫化。作为示例，该低温硫化可以在温度为300-600℃的条件下进行，硫化时间可以在10-60min。作为更具体示例，该低温硫化可以在300℃的温度下进行，硫化时间可以为30min。
需要说明，该低温硫化为部分硫化。
B：高温硫化：
需要说明，为了制备出化学计量比的MoS2层，需要对MoO3进行高温硫化。该高温硫化可以在温度为600-1000℃的条件下进行，硫化时间可以在10-60min。通常情况下，高温硫化的温度在900～1000℃之间。
此外，在本步骤中，以MoS2作为能够稳定生长的二维材料的示例说明。实际上，作为本申请实施例的扩展，二维材料不限于MoS2层，其可以为过渡金属硫族化物。
作为更具体示例，过渡金属硫族化物的过渡金属可以为Mo、W、Nb、Ta、Ti、Zr、Hf和V中的至少一种。
过渡金属硫化物中的硫族元素可以为S、Se和Te中的至少一种。
作为另一示例，二维材料中可以包括磷和氮化硼中的至少一种。
作为另一示例，二维材料中也可以包括掺杂元素，作为示例，该掺杂元素可以包括但与限于Pt,Cu,Fe,Na等金属或金属的酞菁化物。
S506：向沟道孔间隙内填充介质，以形成填充层。
S506可以具体为：采用薄膜沉积工艺向沟道孔间隙内填充SiO2，并进行平坦化，形成填充层111。该步骤执行完对应的剖面结构示意图和俯视图分别如图1和图2所示。
以上为本申请实施例提供的一种3D NAND存储器的制造方法的具体实现方式。在该具体实现方式中，形成了二维材料作为沟道层的3D NAND存储器。因二维材料作为沟道层材料制成的3D NAND存储器，能够实现3D NAND存储器更好的电学性能。
具体地，因二维材料较多晶硅具有更高的电子迁移率，且没有晶界的限制，具有更好的均匀性和一致性，因此，随着字线堆叠层数的增加，其较多晶硅沟道具有更高的开态电流。而且，该3D NAND存储单元的阈值电压具有更好的一致性，从而可以提高可靠性。
作为本申请提供的3D NAND存储器的制造方法的另一种实现方式，在上述S505与S506之间，还可以包括以下步骤：
在二维材料层110上形成衬底材料层110’，衬底材料层110’和二维材料层110共同作为3D NAND存储器的沟道层。
以上为本申请提供的具体实现方式。
Claims (17)
1.一种3D NAND存储器，其特征在于，包括：
衬底；
设置于所述衬底上层叠结构；
以及贯穿所述层叠结构的沟道孔；
其中，所述沟道孔的侧壁上依次设置有阻挡层、电荷俘获层、遂穿层和沟道层，所述沟道层包括二维材料层；所述二维材料层为由能够稳定生长的二维材料形成。
2.根据权利要求1所述的3D NAND存储器，其特征在于，所述沟道层还包括设置于所述二维材料层上的衬底材料层。
3.根据权利要求1或2所述的3D NAND存储器，其特征在于，所述二维材料为过渡金属硫族化物。
4.根据权利要求3所述的3D NAND存储器，其特征在于，所述过渡金属硫化物中的过渡金属为Mo、W、Nb、Ta、Ti、Zr、Hf和V中的至少一种。
5.根据权利要求3所述的3D NAND存储器，其特征在于，所述过渡金属硫化物中的硫族元素为S、Se和Te中的至少一种。
6.根据权利要求1或2所述的3D NAND存储器，其特征在于，所述二维材料中包括磷和氮化硼中的至少一种。
7.根据权利要求1或2所述的3D NAND存储器，其特征在于，所述二维材料中包括掺杂元素。
8.根据权利要求2所述的3D NAND存储器，其特征在于，形成衬底材料层的衬底材料为多晶硅。
9.一种3D NAND存储器的制造方法，其特征在于，包括：
在衬底上形成层叠结构；
刻蚀所述层叠结构以形成贯穿所述层叠结构的沟道孔；
在沟道孔侧壁上依次形成阻挡层、电荷俘获层、遂穿层；
在所述遂穿层上形成二维材料层，所述二维材料层作为3D NAND存储器的沟道层，所述二维材料层为由能够稳定生长的二维材料形成。
10.根据权利要求9所述的方法，其特征在于，形成二维材料层之后，还包括：
在所述二维材料层上形成衬底材料层，所述衬底材料层和所述二维材料层共同作为3DNAND存储器的沟道层。
11.根据权利要求9或10所述的方法，其特征在于，所述二维材料为过渡金属硫族化物。
12.根据权利要求11所述的方法，其特征在于，所述在所述遂穿层上形成二维材料层，具体包括：
在所述遂穿层上形成过渡金属氧化物层；
对所述过渡金属氧化物层进行硫化，将所述过渡金属氧化物层硫化成过渡金属硫族化物层。
13.根据权利要求12所述的方法，其特征在于，所述在所述遂穿层上形成过渡金属氧化物层，具体包括：
采用ALD工艺在所述遂穿层上形成过渡金属氧化物层。
14.根据权利要求13所述的方法，其特征在于，所述ALD工艺为等离子体增强式ALD工艺。
15.根据权利要求12所述的方法，其特征在于，所述在所述遂穿层上形成过渡金属氧化物层之前，还包括：
对所述遂穿层进行表面处理，以使处理后的隧穿层表面具有亲水性。
16.根据权利要求15所述的方法，其特征在于，所述对所述遂穿层进行表面处理，以使处理后的隧穿层表面具有亲水性，具体包括：
采用Piranha溶液对所述遂穿层进行表面处理，以使处理后的隧穿层表面具有亲水性。
17.根据权利要求12所述的方法，其特征在于，所述对所述过渡金属氧化物层进行硫化，将所述过渡金属氧化物层硫化成过渡金属硫族化物层，具体包括：
在温度为300-600℃的条件下，硫化10-60min；
在温度为600-1000℃的条件下，硫化10-60min。
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