CN115863415A - 用于2d晶体管的异质结构材料触点 - Google Patents

用于2d晶体管的异质结构材料触点 Download PDF

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S·希瓦拉曼
T·戈萨维
U·阿维奇
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Abstract

相对于包括2D材料沟道和2D材料沟道上的异质2D材料并且被耦合到源极和漏极金属的晶体管、及其制造，讨论了晶体管、设备、系统和方法。晶体管的2D材料沟道允许栅极长度缩放、改进的开关性能和其它优点，并且异质2D材料改善了晶体管设备的接触电阻。

Description

用于2D晶体管的异质结构材料触点
背景技术
电子应用中对集成电路(IC)的需求激励了对用于先进晶体管设备的新材料的研究。例如，用以替换传统晶体管的硅沟道的材料正在被寻找中。具体地，将硅缩放到极其小的沟道长度和厚度是难以实行的，因为在此类尺寸时，硅材料的特性发生改变。替换沟道材料包括2D材料，包括过渡金属二硫属化物(TMD)和类似材料。然而，在利用2D材料中出现了挑战。例如，2D晶体管遭受接触电阻的困扰，其接触电阻最好也比高性能设备所需的接触电阻高一个数量级。此类高接触电阻是由于不能够选择性地掺杂接触区和其它问题所导致的。值得注意地，对于小于10nm的栅极长度，由于降低的短沟道效应，2D材料有希望超越硅和III-V族材料，但是当前的缺点必须得到解决。
期望的是利用具有2D沟道材料的晶体管，用于改进的设备性能。关于这些和其它考虑，已经需要目前的改进。此类改进可能变得关键，因为更高性能的集成电路电子设备变得更加普遍。
附图说明
本文所描述的材料通过举例的方式而非通过限制的方式在附图中示出。为了说明的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚，一些元件的尺寸可以相对于其它元件而被放大。此外，在认为合适的情况下，附图标记在附图中已经被重复，以指示对应或相似的元件。在附图中：
图1A示出了具有半导体沟道层和异质2D材料的接触层的示例性晶体管结构的俯视图；
图1B提供了图1A的晶体管结构的沿着其沟道截取的截面侧视图的图示；
图1C提供了图1A的晶体管结构的沿着其栅极截取的截面侧视图的图示；
图2示出了示出用于制造具有半导体沟道层和异质2D材料的接触层的晶体管结构的示例性过程的流程图；
图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和17A示出了作为图2的过程的具体制造操作的示例性晶体管结构的俯视图；
图3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B和17B示出了图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和17A的晶体管结构的沿着其沟道截取的截面侧视图；
图3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C和17C示出了图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和17A的晶体管结构的沿着其栅极截取的截面侧视图；
图18是采用包括晶体管(其具有半导体沟道层和异质2D材料的接触层)的设备的移动计算平台的例示图；以及
图19是全部均是根据本公开的至少一些实施方式布置的计算设备的功能框图。
具体实施方式
现在参照附图来描述一个或多个实施例或实施方式。虽然讨论了具体的配置和布置，但是应当理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，可以采用其它配置和布置而不脱离说明书的精神和范围。对于相关领域的技术人员而言将是显而易见的是，本文所描述的技术和/或布置还可以用于除了本文所描述的那些外的各种其它系统和应用。
以下详细的描述参照附图进行，附图构成其一部分，其中，本文通篇类似的附图标记可以指代类似的部件，以指示对应或相似的元件。将要理解的是，为了说明的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚，元件中的一些元件的尺寸可以相对于其它元件而被放大。此外，应当理解的是，可以利用其它实施例，并且在不脱离所要求保护的主题的范围的情况下，可以做出结构和/或逻辑改变。还应当注意的是，例如上、下、顶部、底部、之上、之下等的方向和参考可以用于方便附图和实施例的讨论，而并非旨在限制所要求保护的主题的应用。因此，不应从限制的意义上理解下文的详细描述，并且所要求保护的主题的范围由所附权利要求及其等同物来限定。
在以下描述中，阐述了许多细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些特定细节的情况下实施本发明。在一些实例中，公知的方法和设备以框图形式示出而非详细示出，以避免使本发明难以理解。整个说明书中所提到的“实施例”或者“一个实施例”意味着结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，整个本说明书中多处出现短语“在实施例中”或“在一个实施例中”不一定是指本发明的相同实施例。此外，可以在一个或多个实施例中以适当方式将特定特征、结构、功能或特性进行组合。例如，可以将第一实施例与第二实施例进行组合，只要与这两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的。
如本发明的说明书和所附的权利要求书中所用，除非上下文另外清楚地指示，否则单数形式“一(a)”、“一种(an)”和“所述的(the)”意在同样也包括复数形式。还将理解的是，本文所使用的术语“和/或”指的是并且包含相关联的所列项目中的一个或多个的任何和全部可能的组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以用于描述部件之间的结构关系。应当理解的是，这些术语并非旨在彼此同义。相反，在特定实施例中，“连接”可以用于指示两个或更多元件相互直接物理或电接触。“耦合”可以用于指示两个或更多元件相互直接或者间接(其间具有其它居间元件)物理或电接触，并且/或者两个或更多元件相互协同操作或交互(例如，就像处于因果关系、电气关系、功能关系等中)。
本文所使用的术语“在...之上”、“在...之下”、“在...之间”、“在...上”和/或类似术语是指一个材料层或部件相对于其它层或部件的相对位置。例如，设置在另一层之上或者之下的一个层可以与所述另一层直接接触，或者可以具有一个或多个居间层。此外，设置在两个层之间的一个层可以与所述两个层直接接触，或者可以具有一个或多个居间层。相比之下，第二层“上”的第一层与第二层直接接触。类似地，除非另有明确说明，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个居间特征。术语“紧邻”表示此类特征是直接接触的。此外，术语“基本上”、“接近”、“大约”、“近于”和“左右”一般是指处于目标值的+/-10％内。本文所使用的术语“层”可以包括单一材料或者多种材料。如整个本说明书以及权利要求书中所使用的，由术语“...中的至少一个”或“...中的一个或多个”结合的项目的列表能够表示所列术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或者A、B和C。
本文描述了与具有多个2D材料沟道半导体和2D材料沟道半导体上的异质2D材料(用于改进的设备性能)的晶体管相关的晶体管结构、设备结构、装置、集成电路、计算平台和方法。
如所讨论的，期望的是降低2D晶体管中的接触电阻。本文所讨论的实施例提供了具有本征沟道质量2D材料和异质2D接触材料的2D晶体管，以用于降低的接触电阻。值得注意地，晶体管包括交错的沟道半导体材料层和栅极层的多层堆叠体，使得沟道半导体材料层提供高质量的半导体性能(例如，本征沟道质量)，同时多个此类沟道半导体层提供足够的驱动电流。交错的栅极层包括在沟道半导体材料层的相对表面上的栅极电介质层以及栅极电介质层之间的栅电极。沟道半导体材料层是由第一2D材料构成的，并且由异质2D材料接触。如本文所使用的，术语2D材料指示由任何数量层的单一2D层(例如，单层或纳米片)(例如一个、两个、三个或更多个2D层)与特别有利的一个或两个层组成的晶体固体。异质2D材料提供了一种材料，该材料对于晶体管结构而言，相对于直接地接触沟道半导体材料层，降低了接触电阻(当由源极和漏极接触金属接触时)。
接触层(即，2D材料)相对于半导体材料层可以是以任何适当方式的异质的，例如，具有是不同原子的其成分中的一些或全部，具有有较高掺杂剂浓度的相同的下层晶体材料，是2D材料的合金，是(半)金属的，或本文所讨论的其它情况。在一些实施例中，半导体材料层是本征沟道质量半导体材料。在一些实施例中，异质2D材料是较高导电率材料。接触半导体材料层的(多种)异质2D材料可以被表征为源极和漏极区或被表征为接触层。术语接触层通常在本文中使用是为了呈现的清楚性。
值得注意地，以与接触层相同的方式对半导体材料层进行掺杂，由于费米能级向不仅在接触区中而且在沟道区中的更多的自由载流子移动而防止材料实现低截止电流，从而防止栅极将沟道关断。本征半导体材料可以被足够地栅控到足够的截止电流(例如，低于1pA/μm)，但是对于相同的漏极偏置，导通电流目前不可用(例如，～10μA/μm)。本文所讨论的实施例提供了一种集成方案，该集成方案允许堆叠的2D材料的半导体材料层(例如，纳米带沟道)以及完全与2D半导体材料兼容的异质2D接触材料。因此，所产生的晶体管中提供了更低的接触电阻和其它优点。在一些实施例中，可以被选择性蚀刻的交替的牺牲材料(例如，电介质材料)可以被交替地沉积，选择性地移除，以及采用2D半导体和栅极电介质/栅电极堆叠体来填充。2D异质接触材料随后被形成在2D半导体的暴露部分上。在一些实施例中，2D异质接触材料作为2D半导体的外延部(be epitaixal to the 2Dsemiconductor)，并自2D半导体横向地形成。使用此类技术，形成了2D半导体沟道晶体管结构。2D半导体(例如，单层2D半导体)允许栅极长度缩放到10nm以下，而没有明显的短沟道效应，例如，漏极诱导势垒降低(DIBL)或带间隧穿(BTBT)，这可以导致单位面积中更多的晶体管，和/或更低功率芯片用于提高的功能性。基于本文所提供的描述，其它优点将是显而易见的。
图1A、1B和1C提供了根据本公开的至少一些实施方式布置的具有半导体沟道层和异质2D材料的接触层的示例性晶体管结构100的例示性视图。图1A示出了晶体管结构100的俯视图，图1B示出了晶体管结构100的沿着图1A中所示的A-A’平面(例如，沿着晶体管结构100的沟道)截取的截面侧视图，以及图1C示出了晶体管结构100的沿着图1中所示的B-B’平面(例如，横穿晶体管结构100的栅极)截取的截面侧视图。在随后的图3至图17中保留了这一惯例。
晶体管结构100包括衬底101之上的场绝缘体113(例如，氧化物)，该晶体管结构100具有位于场绝缘体113的开口内的源极触点111、材料堆叠体140、漏极触点112以及栅极触点110。栅极触点110接触栅电极层104，源极触点111接触接触结构或层106，并且漏极触点112接触接触结构或层107，使得接触层106和接触层107在半导体沟道层102的相对的横向端108、109上。值得注意地，多个电介质填充物和插塞124被提供在源极触点111与栅电极层104之间以及漏极触点112与栅电极层104之间，使得其间不提供短路。类似地，多个电介质填充物和插塞122被提供在栅极触点110与半导体沟道层102之间，使得其间不提供短路。如本文所使用的，术语横向指示基本上平行于衬底101的表面123并且垂直于晶体管结构100的堆积方向的方向。例如，横向方向是在图1和图3至图17中定义的x-y平面中，并且堆积方向是在图1和图3至17中定义的z轴的方向上。
源极触点111、漏极触点112和栅极触点110可以包括任何适当的(多种)材料，并且可以被形成在一起(为了呈现的清楚，如本文下文中所示)，或栅极触点110相对于源极触点111和漏极触点112在分开的操作中形成。在一些实施例中，栅极触点110包括被选择以提供适合晶体管结构100的功函数材料的栅极材料。在一些实施例中，源极触点111和漏极触点112包括一种或多种贵金属，例如金、银、铂或钯。可以使用其它材料。值得注意地，栅极触点110、源极触点111和漏极触点112可以是多晶材料，而接触层106、107和半导体沟道层102的材料基本上是晶体。如本文所用的，术语晶体指示具有高度(虽然不一定完美)有序结构(例如，晶格结构)的固体。
衬底101可以包括任何适当的一种或多种材料。在一些实施例中，衬底101包括IV族材料(例如，硅)。在一些实施例中，衬底101是基本上单晶材料。材料堆叠体140包括层的堆叠体以及封盖层121，层的堆叠体包括交替或交错的半导体沟道层102和其间的栅极层103，栅极层103中的每个包括栅极电介质层105之间的栅电极层104。栅电极层104可以包括任何栅极金属(GM)材料。栅电极层104材料的示例包括诸如钌、钯、铂、钴、镍、铪、锆、钛、钽、铝的金属，这些金属的合金，以及钌、钯、铂、钴、镍、铪、锆、钛、钽、铝的氮化物或碳化物(例如，氮化铪、氮化锆、氮化钛、氮化钽、和氮化铝、碳化铪、碳化锆、碳化钛、碳化钽或碳化铝)。栅极电介质层105可以包括任何电介质材料，例如，高k(HK)电介质材料。栅极电介质层105的材料的示例包括氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、铅钪钽氧化物和铌酸锌铅。可以利用其它材料。
半导体沟道层102中的每个包括一个或多个2D材料单层。如所讨论的，2D材料指示由任何数量的单层构成的晶体固体。半导体沟道层102材料的示例包括过渡金属二硫属化物层(例如，包括过渡金属原子和硫族元素原子的晶格，不包括氧)以及类似材料(例如，硒化铟)。可以使用其它2D材料层。在一些实施例中，半导体沟道层102包括过渡金属二硫属化物(TMD)，包括过渡金属和硫族元素。此种TMD材料可以被掺杂或不掺杂。呈N型特性的TMD材料的示例包括Mo或W的硫化物。呈P型的TMD材料的示例包括，例如，WSe2或掺杂有Ta的WSe2。在一些实施例中，半导体沟道层102包括二硫化钼(例如，化学计量的钼和硫，MoS2)。在一些实施例中，半导体沟道层102包括二硫化钨(例如，化学计量的钨和硫，WS2)。在一些实施例中，半导体沟道层102包括二硒化钼(例如，化学计量的钼和硒，MoSe2)。在一些实施例中，半导体沟道层102包括二硒化钨(例如，化学计量的钨和硒，WSe2)。在一些实施例中，半导体沟道层102包括除TMD外的2D材料。在一些实施例中，半导体沟道层102包括硒化铟(例如，化学计量的铟和硒，InSe或In2Se3)。
图1B包括插图141，该插图141提供了根据一些实施例的TMD材料的单层的示意图。在插图141的例示性实施例中，TMD材料包括硫族原子127、128的层之间的过渡金属原子145的层。取决于过渡金属原子145和硫族原子127、128的布置，TMD材料可以具有各种晶体取向：三角棱柱(六方，如所示，1H或2H)、八面体(正方，1T)或其变形的相(1T')。TMD的单层(例如，TMD纳米片)可以具有不大于1nm的厚度。半导体沟道层102(例如，沟道纳米带)可以具有一个或多个此类单层或纳米片，并且在一些实施例中，半导体沟道层102可以各自具有不大于2nm的厚度。半导体沟道层102中的每个可以被表征为纳米带、片等。
继续参照图1B，半导体沟道层102各自耦合到接触结构或层106中的一个以及接触结构或层107中的一个，该接触结构或层106、107在半导体沟道层102的相对的横向端108、109上。接触层106、107生长自并作为半导体沟道层102的外延部，使得它们相对于半导体沟道层102具有基本上匹配的晶体结构。如所示，接触层106、107可以是不连续的(例如，其间具有源极触点111或漏极触点112的部分)，或它们可以桥接在相邻的半导体沟道层102之间。在图1B的示例中，示出了一个桥接接触层106和两个桥接接触层107，但是任何数量的接触层106、107可以桥接在相邻的半导体沟道层102之间。在一些实施例中，所有的接触层106、107都不桥接在相邻的半导体沟道层102之间(例如，半导体沟道层102中的每个具有其上的一个接触层106以及一个接触层107)。在一些实施例中，单个接触层106桥接所有的沟道层102，并且单个接触层107桥接所有的半导体沟道层102。
在图1B的示例中，接触层106、107中的每个的至少一部分在栅极电介质层105中的相邻层之间的凹部内，使得栅极电介质层105中的相邻层在同一半导体沟道层102的相对的表面(例如，水平表面)上。例如，如关于最上面的接触结构或层106所示，相关接触层106的部分116(例如，部分或区)在凹部117内，该凹部117垂直地位于相关接触层106的顶部表面上的栅极电介质层105中的第一栅极电介质层与相关接触层106的底部表面上的栅极电介质层105中的第二栅极电介质层之间。相对于最上面的半导体沟道层102，部分116也是横向的。类似地，相关接触层106的另一部分118(例如，部分或区)在横向位于第二最上面的半导体沟道层102侧方以及其上的栅极电介质层之间的另一凹部(未标记)内。类似地，接触层106、107中的每个包括相对于半导体沟道层102中的一个是横向的并且在相关半导体沟道层102的相对的表面上的栅极电介质层105之间的部分。关于半导体沟道层102中的每个，示出了凹部内的此种横向生长，并在本文的下文中进一步讨论。可替代地，如本文关于图13A、13B和13C进一步所讨论的，此种凹陷可以被避开，并且接触层106、107可以横向位于半导体沟道层102侧方并且在材料堆叠体140的侧壁上。应指出的是，此种凹陷以制造复杂性为代价，提供了改进的设备性能。
值得注意地，在图1B中，接触层106、107的此种凹陷提供了接触区115、135，其中，从源极触点111过渡到(多个)接触层106、到包括半导体沟道层102的沟道区114，以及从漏极触点112过渡到(多个)接触层107、到沟道区114。包括接触结构或层106、107的此类过渡为晶体管结构100提供了降低的接触电阻以及改进的晶体管性能。例如，接触结构或层106、107包括半导体沟道层102上的异质2D材料，该异质2D材料接触源极触点111和漏极触点112，用于降低的接触电阻，同时保持半导体沟道层102的高质量的本征半导体特性。
在一些实施例中，半导体沟道层102包括具有能带结构和状态的填充以提供本征半导体的材料。在一些实施例中，接触结构或层106、107包括高度掺杂的、金属或合金材料。对于高度掺杂的材料，接触结构或层106、107的能带结构和状态的填充将会提供p型或n型半导体(例如，具有非常接近能带边缘中的一个的费米能级)。对于金属接触结构或层106、107，能带结构将会是金属的能带结构。对于用于接触结构或层106、107的合金材料，半导体和金属的混合物用于提供半金属能带结构的能带结构。在此类示例中，能带间隙变得更小，但是并不一定完全关闭，或者它可以跨过动量空间中的不同点。
在一些实施例中，接触结构或层106、107包括具有更高掺杂剂浓度的2D材料(如上文关于半导体沟道层102所讨论的)。例如，半导体沟道层102可以不具有掺杂剂浓度或可以具有非常低的掺杂剂浓度，而接触结构或层106、107包括基本上更高的掺杂剂浓度。在一些实施例中，接触结构或层106、107包括掺杂剂和半导体沟道层102。在一些实施例中，接触结构或层106、107具有不小于半导体沟道层102的掺杂剂浓度的100倍、1000倍或大于半导体沟道层102的掺杂剂浓度的掺杂剂浓度。所用的掺杂剂可以包括任何适当的掺杂剂材料，包括钒(V)、铌(Nb)、锰(Mn)、铼(Re)、磷(P)、砷(As)、锑(Sb)或溴(Br)中的一种或多种。可以基于晶体管的类型(n型或p型)来使用此类掺杂剂，并且可以使用任何适当的一种或多种技术来结合此类掺杂剂，例如，在接触结构或层106、107的生长期间的原位掺杂。
在一些实施例中，接触结构或层106、107包括基本上是纯的或与2D材料半导体形成合金的一种或多种2D金属，所述2D金属可以是与半导体沟道层102相同的材料，或相对于半导体沟道层102不同的材料。在一些实施例中，接触结构或层106、107包括二硫化铌(例如，化学计量的铌和硫，NbS2)。在一些实施例中，接触结构或层106、107包括硫化钽(例如，化学计量的钽和硫，TaS2)。在一些实施例中，接触结构或层106、107包括二碲化钨(例如，化学计量的钨和碲，WTe2)。在一些实施例中，接触结构或层106、107包括二碲化钼(例如，化学计量的钼和碲，MoTe2)。此类材料(例如，二硫化铌、硫化钽、二碲化钨或二碲化钼)可以与关于半导体沟道层102所讨论的任何材料形成合金。此类材料还可以具有六方相或正方相，这可以影响它们的能带结构。例如，六方相中的MoTe2是半导体，并且可以被用在半导体沟道层102中。然而，MoTe2可以在正方相中生长，其是金属的，并且可以用在接触结构或层106、107中。
如所讨论的，晶体管结构100包括与多个栅极层103交错的多个半导体沟道层102。在一些实施例中，栅极层103中的每个包括栅电极层(例如，栅电极层104中的一个)以及在栅电极层与相邻的半导体沟道层102之间的栅极电介质层(例如，栅极电介质层105中的一个或两个)(如果可应用的话)，使得半导体沟道层是或包括第一2D材料。第一2D材料可以是本文中关于半导体沟道层102所讨论的任何材料，例如，MoS2、WS2、MoSe2、WSe2、InSe、或其它。半导体沟道层102包括此类层中的两个或更多个。在一些实施例中，使用了三个、四个或更多个半导体沟道层102。在一些实施例中，在晶体管结构100中实现了五个到十个半导体沟道层102(七个被示出)。然而，可以使用更多个。晶体管结构100还包括分别在半导体沟道层102的相对的横向端108、109上的一个或多个第一接触结构或层106以及一个或多个第二接触结构或层107，使得接触结构或层106、107是或包括第二2D材料。第二2D材料可以是本文关于接触结构或层106、107所讨论的任何材料，诸如，相同基底的高度掺杂的材料(例如，掺杂有V、Nb、Mn、Re、P、As、Sb和Br中的一种或多种的MoS2、WS2、MoSe2、WSe2或InSe)、材料中的一种与金属2D材料的合金(例如，与NbS2、TaS2、WTe2和MoTe2中的一种或多种形成合金的MoS2、WS2、MoSe2、WSe2或InSe)、或金属2D材料(例如，NbS2、TaS2、WTe2或MoTe2)。
值得注意地，单层2D材料(例如，关于半导体沟道层102所讨论的那些)具有比其它沟道材料(包括硅)大的能带间隙和有效质量，这使得晶体管结构能够在超短栅极长度处被关断，而当与金属插塞(例如，源极触点111和漏极触点112)接触时，接触结构或层106、107允许半导体沟道层102保持此类特性(例如，在此类尺寸时是电本征的)以及降低的接触电阻。例如，接触结构或层106、107的费米能级可以被移动到导(或价)带中，用于提高的载流子浓度和非常低的电阻。
图2示出了示出用于制造根据本公开的至少一些实施方式布置的具有半导体沟道层和异质2D材料的接触层的晶体管结构的示例性过程200的流程图。例如，过程200可以被实现以制造本文所讨论的晶体管结构100或任何其它晶体管结构。在所示的实施例中，过程200包括由操作201-210所示的一个或多个操作。然而，本文中的实施例可以包括附加的操作、被省略的某些操作或不按所提供的顺序进行的操作。在实施例中，过程200可以制造晶体管结构1000或本文中关于图13A、13B和13C进一步讨论的具有不同的材料堆叠体结构的类似的晶体管结构。
图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和17A示出了示例性晶体管结构的俯视图，图3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B和17B示出了此类晶体管结构的沿着A-A’平面截取的截面侧视图，以及图3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C和17C示出了此类晶体管结构的沿B-B’平面截取的截面侧视图，进行具体的制造操作以生成根据本公开的至少一些实施方式布置的具有半导体沟道层和异质2D材料的接触层的晶体管结构。具体地，将在过程200的上下文中参照图3至图17。
过程200从操作201处开始，其中，交替的牺牲层的堆叠体被生长并图案化在衬底之上，使得交替的牺牲层之间具有蚀刻选择性。可以使用任何适当的一种或多种技术来生长和图案化交替的牺牲层的堆叠体。在一些实施例中，在衬底之上块体沉积和图案化场绝缘体113(例如，场氧化物)以形成开口或暴露的衬底区，使得交替的牺牲层的堆叠体被形成在其中。可以使用其它技术。交替的牺牲层的堆叠体可以包括其间具有蚀刻选择性的任何材料。在一些实施例中，利用了其间具有蚀刻选择性的交替的牺牲层。在一些实施例中，第一牺牲层是氮化铝，并且第二牺牲层是氮化镓。在一些实施例中，第一牺牲层是氧化物(例如，氧化硅)，并且第二牺牲层是氮化物(例如，氮化硅)。可以使用其它材料体系。
图3A、3B和3C示出了在形成交替的牺牲层302、303的示例性材料堆叠体304之后的示例性的接收的晶体管结构300。如所示，材料堆叠体304包括(例如，第一材料的)第一牺牲层302和(例如，第二材料的)第二牺牲层303的交替或交错的层。值得注意地，交替的牺牲层302、303之间具有蚀刻选择性。在一些实施例中，牺牲层302包括氮化铝，并且牺牲层303包括氮化镓(或反之亦然)。在一些实施例中，牺牲层302包括氧化物，并且牺牲层303包括氮化物(或反之亦然)。牺牲层302、303可以具有任何适当的厚度，例如在约10到30nm的范围中的厚度。牺牲层302、303可以具有相同的厚度，或者它们可以是不同的。还如所示，材料堆叠体304被形成在场绝缘体113(例如，场氧化物)的开口内。材料堆叠体304还包括封盖层301，封盖层301可以包括与场绝缘体113相同的材料、低k电介质或其它电介质材料。可以使用任何适当的一种或多种技术来形成此类结构。在一些实施例中，使用光刻技术块体沉积和图案化场绝缘体113。然后，使用诸如化学气相沉积(CVD)的已知沉积技术生长材料堆叠体304。在一些实施例中，然后利用可选的平坦化操作。
如关于图3A所示，晶体管结构300的区域可以被限定，包括源极接触区305、异质2D接触区306、沟道区309、漏极接触区307和栅极接触区308。值得注意地，此类区域限定了最终的晶体管部件的位置，使得沟道区309包括交错的半导体沟道层和栅极层，异质2D接触区306包括作为半导体沟道层的外延部的异质2D材料，源极和漏极接触区305、307接收接触2D接触区306的异质2D材料的金属插塞，并且栅极接触区308接收栅极金属以接触沟道区309的栅电极层。此类区域可以具有任何适当的横向尺寸。在一些实施例中，沟道区309的x尺寸不大于15nm。在一些实施例中，沟道区309的x尺寸不大于10nm。在一些实施例中，沟道区309的y尺寸大致为其x尺寸。源极接触区305、漏极接触区307和栅极接触区308可以具有与具有减小的y尺寸的接触区308相同或相似的尺寸。此外，异质2D接触区306可以具有在大约3至5nm的范围中的x尺寸。可以实现其它部件尺寸。在随后的图中，为了清楚，没有标记此类区域，而是在俯视图中标记了此类区域的相关材料。
回到图2，处理在操作202处继续，其中，源极和漏极触点开口被图案化以暴露或接近在操作201处形成的交替的牺牲层的堆叠体。值得注意地，交替的牺牲层的堆叠体在其侧壁处被暴露，并且还包括未被暴露或接近的侧壁。例如，稍后将用于触点插塞填充(例如，源极和漏极触点插塞)的窗口可以被图案化并且各向异性地向下蚀刻到衬底，用于稍后的交替的牺牲层中的牺牲层的选择性蚀刻。可以使用任何适当的一种或多种技术(例如，光刻和各向异性蚀刻技术)移除源极和漏极接触区305、307的材料。
图4A、4B和4C示出了在图案化以从源极接触区305和漏极接触区307移除材料以形成开口405、406以及以形成包括交替的图案化的牺牲层402、403(其具有与牺牲层302、303的特性相似的特性)的材料堆叠体404之后的与晶体管结构300相似的示例性晶体管结构400。如所讨论的，可以使用任何适当的一种或多种技术(例如，光刻和各向异性蚀刻技术)来进行此种图案化。
回到图2，处理在操作203处继续，其中，选择性地蚀刻在操作201处形成的一组交替的牺牲层。可以使用任何适当的一种或多种技术(例如，选择性各向同性湿法蚀刻技术)来进行此种选择性蚀刻。剩余的其它组的交替的牺牲层被锚定在场电介质上，并且为如下文所讨论的沟道半导体材料层、栅极电介质层和栅电极层的生长提供开口和表面。
图5A、5B和5C示出了在移除图案化的牺牲层403，保留图案化的牺牲层402之后的与晶体管结构400相似的示例性晶体管结构500。值得注意地，图案化的牺牲层402的表面为包括2D材料的沟道半导体材料的生长提供了表面。可以使用任何适当的一种或多种技术(例如，移除图案化的牺牲层403，同时保留图案化的牺牲层402的全部或实质部分的高度选择性湿法蚀刻技术)来移除此类图案化的牺牲层403。
回到图2，处理在操作204处继续，其中，在剩余的牺牲层的暴露的表面上选择性地生长2D沟道半导体材料，在沟道半导体材料层上选择性地生长栅极电介质层，以及在栅极电介质层上选择性地生长栅电极层(或填充物)。可以使用任何适当的一种或多种技术来进行此类沉积。在一些实施例中，2D沟道半导体材料是通过CVD或金属有机化学气相沉积(MOCVD)工艺形成的。在一些实施例中，2D沟道半导体材料是通过原子层沉积(ALD)工艺形成的。取决于处理实施例，化学合成可以使用固体或气态前体。在一个实施例中，CVD工艺在CVD炉或类似处理室中利用固体前体(例如，过渡金属氧化物和纯硫属元素)。在MOCVD实施例中，化学合成可以使用气态前体。2D沟道半导体材料可以包括使用此类技术形成的一个或多个单层，并且可以具有本文所讨论的任何厚度，例如，不大于2nm或不大于1nm的厚度。然后，使用任何适当的一种或多种技术(例如，包括CVD的沉积技术)来形成栅极电介质层。类似地，然后，使用任何适当的一种或多种技术(例如，沉积技术)来形成栅电极层。
图6A、6B和6C示出了在2D沟道半导体层、栅极电介质层和栅电极层的沉积以形成材料堆叠体605之后的与晶体管结构500相似的示例性晶体管结构600。如所示，使用关于操作204所讨论的技术，在图案化的牺牲层402的暴露的水平表面上形成半导体沟道层102。半导体沟道层102可以具有关于图1A、1B和1C或本文其它地方所讨论的任何特性。
在半导体沟道层102的沉积之后，沉积栅极电介质层105。随后，形成栅电极层104。值得注意地，形成的栅极层103各自包括夹置在栅极电介质层105中的两个之间的栅电极层104中的一个，使得栅极电介质层105各自在半导体沟道层102中的相邻半导体沟道层上。也就是说，相邻的图案化的牺牲层402之间的每个空间填充有2D半导体、栅极电介质材料(例如，高k栅极电介质)以及栅电极材料(例如，金属栅极)。还如所示，半导体沟道层601、栅极电介质层602以及栅电极层603可以被形成在衬底101上。此类层可以是晶体管结构的不可操作的部分，或者它们稍后可以被图案化并结合到设备中。
回到图2，处理在操作205处继续，其中，选择性地蚀刻在操作201处形成的第二组交替的牺牲层。也就是说，在操作203处未被蚀刻的组被选择性地蚀刻。可以使用任何适当的一种或多种技术(例如，选择性各向同性湿法蚀刻技术)来进行此类选择性蚀刻。
图7A、7B和7C示出了在移除了图案化的牺牲层402，保留半导体沟道层102、栅极电介质层105和栅电极层104之后的与晶体管结构600相似的示例性晶体管结构700。此种选择性的蚀刻暴露了半导体沟道层102中的每个的一个表面，而另一表面被栅极电介质层105中的一个覆盖。例如，材料堆叠体705包括夹置在两个栅极电介质层105之间的单个栅电极层104的分组，这些分组被进一步夹置在两个半导体沟道层102之间，而该对半导体沟道层102的外表面被暴露。
回到图2，处理在操作206处继续，其中，在沟道半导体材料层的暴露的表面上生长栅极电介质层，并且在栅极电介质层上选择性地生长栅电极层(或填充物)。可以使用任何适当的一种或多种技术来进行此类沉积。在一些实施例中，使用CVD技术来形成栅极电介质层和栅电极层。
图8A、8B和8C示出了在暴露的沟道半导体材料层上沉积栅极电介质层以及在栅极电介质层之间的开口内沉积栅电极层以形成材料堆叠体805之后的与晶体管结构700相似的示例性晶体管结构800。如所示，通过在半导体沟道层102的暴露的表面上沉积其余的栅极电介质层105来形成其余的栅极层103。随后，形成栅电极层104。如所示，栅极层103中的每个包括夹置在栅极电介质层105中的两个之间的栅电极层104中的一个，使得栅极电介质层105各自在半导体沟道层102中的相邻的半导体沟道层上。由此，半导体沟道层102、栅极电介质层105和栅电极层104的交错的层被形成，使得半导体沟道层102可以由栅电极层104来控制。值得注意地，交错的结构有利地提供了由紧密相邻的栅电极层104控制的多个半导体沟道层102。
如所示，采用第二选择性各向同性蚀刻(如关于操作205以及图7A、7B和7C所讨论的)来蚀刻出图案化的牺牲层402，而基本上不影响先前形成的半导体沟道层102、栅极电介质层105和栅电极层104。随后，暴露的区域被填充有栅极电介质层105(例如，高k电介质)和栅电极层104(例如，金属栅极材料)。
回到图2，处理在操作207处继续，其中，暴露的栅电极层凹陷进入源极和漏极区，并且用电介质材料填充凹部。可以使用任何适当的一种或多种技术来进行此类凹陷，例如，将栅极金属材料选择性地蚀刻到堆叠体中的其它材料的定时选择性蚀刻工艺。然后，可以使用任何适当的一种或多种技术(例如，选择性生长技术或生长和图案化技术等)来提供电介质填充物。值得注意地，为了避免栅极对源极和漏极触点的短路，然后进行，例如，栅极金属边缘的时间控制的蚀刻，接着是电介质填充物(例如，低k电介质填充物)以减少栅极-源极电容耦合。
图9A、9B和9C示出了在使栅电极层104凹陷以分别在材料堆叠体905的相对的横向端108、109中的每个上提供凹部901、902之后的与晶体管结构800相似的示例性晶体管结构900。为了呈现的清楚，不是所有的凹部901、902都被标记。例如，可以使用定时选择性蚀刻技术来形成凹部901、902。如所示，凹部901、902在栅电极层104的相对的横向端108、109处(例如，它们直接横向位于栅电极层104侧方)。此外，凹部901、902在栅极电介质层105中的相邻栅极电介质层之间，使得栅极电介质层105在相关的栅电极层104的相对的表面(例如，x-y平面中的表面)上，并且栅极电介质层105延伸超过相关的栅电极层104的边缘以包含凹部。此类凹陷为电介质填充材料的随后生长提供了位置以在栅电极层104与最终的源极和漏极金属插塞之间提供绝缘材料。
图10A、10B和10C示出了在用电介质填充物124填充凹部901、902之后的与晶体管结构900相似的示例性晶体管结构1000。例如，凹部901、902中的每个填充有电介质填充物或插塞124。在一些实施例中，电介质填充物还可以提供电介质层1001。电介质填充物或插塞124是使用任何适当的一种或多种技术(例如，选择性生长技术或生长和图案化技术等)形成的。电介质填充物124可以包括任何电介质材料，例如，低k电介质材料。例如，电介质填充物或插塞124和封盖层121可以具有比栅极电介质层105低的介电常数。
回到图2，处理在可选的操作208处继续，其中，暴露的半导体沟道层可选地凹陷进入源极和漏极区。可以使用任何适当的一种或多种技术来进行此类凹陷，例如，将半导体沟道层选择性地蚀刻到堆叠体中的其它材料的定时选择性蚀刻工艺。值得注意地，此类处理可以为随后的异质2D材料触点的生长提供凹部，以用于耦合到最终的源极和漏极插塞。此类凹陷可以提供具有更大的横向长度的此类异质2D材料，用于改进的设备性能。然而，在一些实施例中，可以避开此类凹部处理，并且异质2D材料可以被提供为横向位于半导体沟道层(例如，本征半导体2D材料)侧方并且延伸进入源极和漏极区用于由源极和漏极插塞的最终接触。
图11A、11B和11C示出了在使半导体沟道层102凹陷以在材料堆叠体1105的相对的横向端108、109中的每个上提供凹部117之后的与晶体管结构1000相似的示例性晶体管结构1100。例如，可以使用定时选择性蚀刻技术来形成凹部117。如所示，凹部117在半导体沟道层102的相对的横向端108、109处(例如，它们直接横向位于半导体沟道层102侧方)。此外，凹部117在栅极电介质层105中的相邻栅极电介质层之间，使得栅极电介质层105在相关的半导体沟道层102的相对的表面(例如，x-y平面中的表面)上，并且栅极电介质层105延伸超过相关的半导体沟道层102的边缘以包含凹部。此种凹陷为异质2D材料的随后的生长提供了位置，用于经由异质2D材料的由源极和漏极金属插塞的最终接触来降低接触电阻。
回到图2，处理在操作209处继续，其中，自沟道半导体层横向生长异质2D材料。可以使用任何适当的一种或多种技术(例如，外延生长技术)来生长异质2D材料。在一些实施例中，异质2D材料是通过CVD或MOCVD工艺形成的。取决于要沉积的材料，化学合成可以使用固体或气态前体。值得注意地，2D材料的更高的边缘反应性允许材料相比于沉积在其它表面上，优先地横向生长(例如，通过平面内共价键合)。可以将第二2D材料(例如，2D接触材料)选择为掺杂形式的2D材料沟道，与另一更低能带间隙的2D材料的合金，或者完全不同的(例如，金属的)2D材料，用于降低接触电阻。
2D异质接触材料可以包括关于接触结构或层106、107所讨论的任何材料。在一些实施例中，2D异质接触材料具有相对于2D沟道半导体层材料更大的电导率。在一些实施例中，2D异质接触材料具有非常接近于材料的导带或价带边缘的费米能级，而2D沟道半导体层材料具有非常接近于材料的本征费米能级的费米能级。在一些实施例中，2D异质接触材料和2D沟道半导体层材料两者各自具有在材料的价带和导带之间的能带间隙内的费米能级，相对于2D沟道半导体层材料，2D异质接触材料的能带间隙更窄。例如，2D异质接触材料可以是金属材料、金属合金或高度掺杂的半导体，而2D沟道半导体层材料是本征半导体材料。如所讨论的，(多种)2D异质接触材料可以在横向相邻于沟道半导体层的凹部中生长，或(多种)2D异质接触材料可以在没有此类凹部的沟道半导体层上并且沿着包括沟道半导体层的材料堆叠体的侧壁生长。
图12A、12B和12C示出了在至少部分地在凹部117内形成接触结构或层106、107并且延伸进入源极和漏极区以用于接触到最终的源极和漏极插塞之后的与晶体管结构1100相似的示例性晶体管结构1200。如所示，诸如一个或多个接触层106、107中的每个的部分116的部分在凹部117内，使得该部分垂直地在该部分的顶部表面和底部表面上(例如，该部分被夹置在其间)以及半导体沟道层102(该部分在半导体沟道层102上并且横向邻近于半导体沟道层102)的顶部和底部表面上的栅极电介质层105之间。值得注意地，该部分还可以作为对应的半导体沟道层102的外延部。接触结构或层106、107中的每个具有在对应的半导体沟道层102上且横向邻近于对应的半导体沟道层102的此类部分中的一个或多个。每个部分可以具有是对应的半导体沟道层102的厚度左右的厚度(例如，在z维度中)，例如，不大于1nm或不大于2nm的厚度。接触结构或层106、107中的每个从此类凹陷部分扇出到块体部分，例如，超过由栅极电介质层105的边缘和电介质填充物124限定的侧壁1202的块体部分120。如所示，此类凹陷部分可以可选地通过接触结构或层106、107的此类块体部分来桥接。
如所示，在一些实施例中，半导体沟道层102(例如，2D半导体沟道)的边缘被凹陷并通过MOCVD或另一合适的沉积技术填充有不同的2D材料。在一些实施例中，2D材料的更高的边缘反应性将允许材料相比于沉积在其它表面上，优先地经由例如平面内共价键合来横向生长。接触结构或层106、107的材料可以是本文所讨论的任何材料，例如，掺杂形式的半导体沟道层102的2D材料、与半导沟道层102的2D材料或更低能带间隙的另一2D材料的合金、或不同于半导沟道层102的金属2D材料，这些材料中的任何材料提供降低的接触电阻，用于改进的设备性能。
如所讨论的，在一些实施例中，可以避开关于操作208以及图11A、11B和11C所讨论的凹陷处理。图13A、13B和13C示出了在半导体沟道层102的暴露的表面上形成接触结构或层1301、1302之后的与晶体管结构1000相似的示例性晶体管结构1300。接触结构或层1301、1302可以包括关于接触结构或层106、107所讨论的任何的一种或多种材料。如所示，半导体沟道层102和栅极层103形成具有由栅极电介质层105、电介质填充物124以及半导体沟道层102限定的侧壁1303的材料堆叠体1305。在其中半导体沟道层102不凹陷的实施例中，接触结构或层1301、1302形成在材料堆叠体1305上并横向位于材料堆叠体1305侧方(例如，作为半导体沟道层102的横向外延部并沿着或在侧壁1303上)。与接触结构或层106、107一样，接触结构或层1301、1302可以保持分立(并且最终由接触金属分开)，或者它们可以沿着侧壁1303桥接和组合。在此类实施例中，接触结构或层1301、1302中的任何接触结构或层可以沿着栅极电介质层105中的第一栅极电介质层、沿着栅电极层104中的一个栅电极层以及沿着栅极电介质层105中的第二栅极电介质层从半导体沟道层102中的一个半导体沟道层延伸到半导体沟道层102中的第二半导体沟道层。
如所讨论的，接触结构或层1301、1302从半导体沟道层102横向地延伸。此类横向延伸可以是通过任何横向宽度，例如，1至8nm的范围中的横向宽度。值得注意地，接触结构或层1301、1302可以作为对应的半导体沟道层102的外延部，并且延伸进入源极或漏极区，用于由金属插塞的最终接触。
回到图2，处理在操作210处继续，其中，形成源极、漏极和栅极触点以分别接触源极侧2D异质材料接触结构或层、漏极侧2D异质材料接触结构或层、和栅电极层。此类处理可以在栅极区开口，使2D半导体沟道层凹陷，填充凹部，并提供栅极接触金属以接触栅电极层，而没有对2D半导体沟道层的短路。可以在源极和漏极区开口(如本文所示)的情况下或在此类源极和漏极区填充有源极和漏极金属的情况下进行此类处理。在源极和漏极区开口的情况下进行处理的示例中，随后的源极、漏极和栅极金属可以是相同的(如本文所示)，或者它们可以是不同的。在一些实施例中，利用定时选择性蚀刻工艺对2D半导体沟道层进行选择性的回蚀刻，使得堆叠体中的其它材料基本上不被蚀刻。然后，可以使用任何适当的一种或多种技术(例如，选择性生长技术或生长和图案化技术等)来提供电介质填充物。在一些实施例中，电介质填充物在暴露的栅极电介质层上选择性地生长。在回蚀刻以及电介质提供电气绝缘之后，提供栅极触点以接触栅电极层，其中，2D半导体沟道层与潜在的短路绝缘。
图14A、14B和14C示出了在图案化以暴露栅极区308(参见图3)之后的与晶体管结构1300相似的示例性晶体管结构1400。可以使用任何适当的一种或多种技术(例如，光刻和各向异性蚀刻技术)来进行此类处理。如所讨论的，在一些实施例中，在此类处理期间，源极和漏极区305、307可以已经填充有接触金属以提供更为平坦的表面。如所示，暴露栅极区308暴露了其中的具有栅电极层104、栅极电介质层105和半导体沟道层102的暴露部分的侧壁1405，其中，期望的栅极连接仅仅是到栅电极层104的。
图15A、15B和15C示出了在使半导体沟道层102凹陷以在邻近于栅极区(例如，其中栅极接触金属要着陆的区域)的材料堆叠体1505的横向端1508上提供凹部125之后的与晶体管结构1400相似的示例性晶体管结构1500。在一些实施例中，使用定时选择性蚀刻技术来形成凹部125。凹部125在栅极电介质层105中的相邻栅极电介质层之间，使得栅极电介质层105在半导体沟道层102中的一个半导体沟道层的相对的表面(例如，x-y平面中的表面)上，并且栅极电介质层105延伸超过半导体沟道层102的边缘以包围凹部。此类凹陷为电介质材料的随后的生长提供了位置以将半导体沟道层102与对栅极金属化的短路进行绝缘。
图16A、16B和16C示出了在用电介质填充物或插塞122填充凹部125之后的与晶体管结构1500相似的示例性晶体管结构1600。例如，电介质填充物或插塞122的凹陷中的每个都填充有电介质填充物或插塞122中的一个。电介质填充物或插塞122是使用任何适当的一种或多种技术(例如，选择性生长技术或生长和图案化技术等)形成的。例如，可以采用在栅极电介质层105上提供选择性生长的化学方法来沉积电介质填充物或插塞122。此类生长可以被定位到凹部125，或此类生长可以自横向端1508(未示出)处的侧壁横向地延伸。在此类示例中，可以进行图案化或选择性回蚀刻，或者此类区域可以被保留。电介质填充物122可以包括任何电介质材料，例如，低k电介质材料。例如，电介质填充物或插塞122可以具有比栅极电介质层105低的介电常数。
图17A、17B和17C示出了在使源极触点111着陆到源极区305中，使漏极触点112着陆到漏极区307中以及使栅极触点110着陆到栅极区308中之后的与晶体管结构1600相似的示例性晶体管结构1700。此类触点110、111和112可以具有所讨论的任何特性。此外，可以使用任何适当的一种或多种技术(例如，金属填充或沉积技术，接着是平坦化技术)形成触点110、111和112。在所示的示例中，触点110、111和112是在相同的操作步骤中形成的，并且可以包括相同的(多种)材料。在其它实施例中，源极触点111和漏极触点112可以在之前已经被形成(例如，在形成晶体管结构1200或晶体管结构1300中的一个之后)，并且在源极触点111和漏极触点112在原位的情况下应用此类栅极区开口、凹部处理和电介质插塞处理。随后，形成栅极触点110。在此类示例中，源极触点111和漏极触点112可以包括相同的(多种)材料，而栅极触点110包括不同的(多种)材料。应指出的是，晶体管结构1700基本上匹配晶体管结构100，并且可以具有以此所讨论的任何特性。用于形成触点110、111、112的其它技术以及晶体管结构100的其它结构是可获得的。值得注意地，此类操作的顺序可以以替代顺序提供，可以增加一些操作，或可以忽略一些操作。
图18是根据本公开的至少一些实施方式布置的采用包括晶体管(该晶体管具有半导体沟道层和异质2D材料的接触层)的设备的移动计算平台1800的例示图。具有包括本文所讨论的任何部件、材料或特性的晶体管结构的任何管芯或设备可以由移动计算平台1800的任何部件来实现。移动计算平台1800可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每个的任何便携式设备。例如，移动计算平台1800可以是平板电脑、智能电话、上网本、膝上型计算机等中的任意一种，并且可以包括显示屏幕1805(其在示例性实施例中是触摸屏(例如，电容式、感应式、电阻式等触摸屏))、芯片级(片上系统-SoC)或封装级集成系统1810以及电池1815。电池1815可以包括用于提供电力的任何适当的设备，例如，由一个或多个电化学电池以及耦合到外部设备的电极组成的设备。移动计算平台1800还可以包括将源功率从源电压转换成被移动计算平台1800的其它设备采用的一个或多个电压的电源。
集成系统1810在扩展视图1820中被进一步示出。在示例性实施例中，封装的设备1850(在图18中标记为“存储器/处理器”)包括至少一个存储器芯片(例如，RAM)、和/或至少一个处理器芯片(例如，微处理器、多核心微处理器或图形处理器等)。在实施例中，封装设备1850是包括SRAM高速缓冲存储器的微处理器。如所示，设备1850可以采用具有本文所讨论的任何晶体管结构和/或相关特性的管芯或设备。封装的设备1850还可以连同其功率管理集成电路(PMIC)1830、包括宽带RF(无线)发射机和/或接收机(TX/RX)(例如，包括数字基带和进一步包括发射路径上的功率放大器和接收路径上的低噪音放大器的模拟前端模块)的RF(无线)集成电路(RFIC)1825以及控制器1835中的一个或多个一起被耦合到(例如，通信地耦合到)板、基板或内插器1860。通常，封装的设备1850还可以被耦合到(例如，通信地耦合到)显示屏幕1805。如所示，PMIC 1830和/或RFIC 1825中的一者或两者可以采用具有本文所讨论的任何晶体管结构和/或相关特性的管芯或设备。
在功能上，PMIC 1830可以进行电池功率调节、DC-DC转换等，并且因此具有被耦合到电池1815的输入，并且具有向其它功能模块提供电流源的输出。在实施例中，PMIC 1830可以进行高电压操作。如进一步所示，在示例性实施例中，RFIC 1825具有被耦合到天线(未示出)以实现多个无线标准或协议中的任何无线标准或协议的输出，该无线标准或协议包括、但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙或其派生物、以及被指定为3G、4G、5G或更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每个板级模块可以被集成到被耦合到封装的设备1850的封装基板的分开的IC上，或集成到被耦合到封装的设备1850的封装基板的单个IC(SoC)内。
图19是根据本公开的至少一些实施方式布置的计算设备1900的功能框图。计算设备1900可以在例如平台1800内部找到，并且进一步包括容纳多个部件(诸如但不限于处理器1901(例如，应用处理器)和一个或多个通信芯片1904、1905)的主板1902。处理器1901可以物理地和/或电气地耦合到主板1902。在一些示例中，处理器1901包括被封装在处理器1901内的集成电路管芯。通常，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转变成可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。计算设备1900的任何一个或多个设备或部件可以包括具有本文所讨论的任何晶体管结构和/或相关特性的管芯或设备。
在各个示例中，一个或多个通信芯片1904、1905还可以物理地和/或电气地耦合到主板1902。在另外的实施方式中，通信芯片1904可以是处理器1901的部分。取决于其应用，计算设备1900可以包括可以或可以不物理地和电气地耦合到主板1902的其它部件。这些其它部件可以包括、但不限于：易失性存储器(例如，DRAM)1907、1908、非易失性存储器(例如，ROM)1910、图形处理器1912、闪速存储器、全球定位系统(GPS)设备1913、罗盘1914、芯片组1906、天线1916、功率放大器1909、触摸屏控制器1911、触摸屏显示器1917、扬声器1915、相机1903、电池1918和电源1919(如所示)以及其它部件(例如，数字信号处理器、加密处理器、音频编解码器、视频编解码器、加速度计、陀螺仪和大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、紧致盘(CD)、数字通用盘(DVD)等)等)。
通信芯片1904、1905可以实现无线通信，用于数据到和来自计算设备1900的传送。术语“无线”及其衍生词可以用于描述可以通过使用调制的电磁辐射而通过非固体介质传达数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中，它们可能不包含线路。通信芯片1904、1905可以实现多个无线标准或协议中的任何无线标准或协议，包括但不限于本文其它地方所描述的那些。如所讨论的，计算设备1900可以包括多个通信芯片1904、1905。例如，第一通信芯片可以专门用于更短距离的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片可以专门用于更长距离的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。此外，电源1919可以将源功率从源电压转换成被移动计算平台1800的其它设备采用的一个或多个电压。在一些实施例中，电源1919将AC功率转换为DC功率。在一些实施例中，电源1919将DC功率转换为一个或多个不同的(较低的)电压处的DC功率。在一些实施例中，多个电源被级联以将AC转换成DC，并且然后将较高电压处的DC转换为由计算设备1900的部件指定的较低电压处的DC。
虽然已经参照各个实施方式描述了本文所阐述的某些特征，但是本说明书不旨在从限制的意义上来被理解。因此，本文所述的实施方式的各种修改以及对于本公开所属领域的技术人员而言是显而易见的其它实施方式被认为在本公开的精神和范围之内。
在一个或多个第一实施例中，一种晶体管结构包括：与多个栅极层交错的多个半导体沟道层，该多个栅极层中的每个栅极层包括栅电极层和栅极电介质层，其中，该半导体沟道层包括第一2D材料；在半导体沟道层的相对的横向端上的一个或多个第一接触层和一个或多个第二接触层，其中，第一接触层和第二接触层包括第二2D材料；被耦合到栅电极层的栅极触点；以及被耦合到一个或多个第一接触层的源极触点和被耦合到一个或多个第二接触层的漏极触点。
在一个或多个第二实施例中，进一步对于第一实施例，第一接触层中的一个第一接触层包括在所述多个半导体沟道层中的第一半导体沟道层上、并且在凹部内的部分，其中，所述凹部在所述第一半导体沟道层的相对侧上的第一栅极电介质层与第二栅极电介质层之间。
在一个或多个第三实施例中，进一步对于第一或第二实施例，所述第一接触层中的所述一个第一接触层包括在所述多个半导体沟道层中的第二半导体沟道层上、并且在第二凹部内的第二部分，其中，所述第二凹部在所述第二半导体沟道层的相对侧上的第三栅极电介质层与第四栅极电介质层之间。
在一个或多个第四实施例中，进一步对于第一到第三实施例中的任何实施例，所述第一接触层中的另一个第一接触层包括在所述多个半导体沟道层中的第二半导体沟道层上、并且在第二凹部内的第二部分，其中，所述第二凹部在所述第二半导体沟道层的相对侧上的第三栅极电介质层与第四栅极电介质层之间，其中，所述第一部分和所述第二部分被所述源极触点的第三部分分开。
在一个或多个第五实施例中，进一步对于第一到第四实施例中的任何实施例，所述2D半导体沟道层和栅极层包括材料堆叠体，所述材料堆叠体包括侧壁，所述侧壁包括半导体沟道层和栅极层中的每者，其中，所述一个或多个第一接触层在所述材料堆叠体的所述侧壁上。
在一个或多个第六实施例中，进一步对于第一到第五实施例中的任何实施例，所述第二2D材料包括高度掺杂的2D材料、合金的2D材料或金属2D材料中的一种。
在一个或多个第七实施例中，进一步对于第一到第六实施例中的任何实施例，所述第一2D材料包括如下中的一种：过渡金属和硫族元素，或者铟和硒。
在一个或多个第八实施例中，进一步对于第一到第七实施例中的任何实施例，所述第二2D材料包括如下中的一种：掺杂的过渡金属二硫属化物，或者掺杂的硒化铟，其中，掺杂剂包括钒、铌、锰、铼、磷、砷、锑或溴中的至少一种。
在一个或多个第九实施例中，进一步对于第一到第八实施例中的任何实施例，所述第二2D材料包括金属2D材料，所述金属2D材料包括如下中的一种：铌和硫、钽和硫、钨和碲、或者钼和碲。
在一个或多个第十实施例中，一种系统包括电源和耦合到电源的集成电路管芯，所述集成电路管芯包括根据第一到第六实施例中的任何实施例的晶体管结构。
在一个或多个第十一实施例中，一种制造晶体管结构的方法包括：形成包括与多个栅极层交错的多个半导体沟道层的材料堆叠体，所述多个栅极层中的每个栅极层包括在两个栅极电介质层之间的栅电极层，其中，所述半导体沟道层包括第一2D材料；使所述栅电极层的至少部分凹陷，并采用电介质材料填充所述凹部；在所述半导体沟道层的相对的横向端上形成一个或多个第一接触层和一个或多个第二接触层，其中，所述第一接触层和所述第二接触层包括第二2D材料；以及将栅电极耦合到所述栅电极层，将源极触点耦合到所述一个或多个第一接触层，并且将漏极触点耦合到所述一个或多个第二接触层。
在一个或多个第十二实施例中，进一步对于第十一实施例，该方法进一步包括：使所述半导体沟道层的至少部分凹陷，其中，所述第一接触层中的一个第一接触层包括在所述多个半导体沟道层中的第一半导体沟道层上、并且在第二凹部内的部分，其中，所述第二凹部在所述第一半导体沟道层的相对侧上的第一栅极电介质层与第二栅极电介质层之间。
在一个或多个第十三实施例中，进一步对于第十一或第十二实施例，所述第一2D材料包括如下中的一种：过渡金属和硫族元素，或者铟和硒。
在一个或多个第十四实施例中，进一步对于第十一到第十三实施例中的任何实施例，第二2D材料包括掺杂的过渡金属二硫属化物或掺杂的硒化铟中的一种，掺杂剂包括钒、铌、锰、铼、磷、砷、锑或溴中的至少一种。
在一个或多个第十五实施例中，进一步对于第十一到第十四实施例中的任何实施例，第二2D材料包括金属2D材料，该金属2D材料包括如下中的一种：铌和硫、钽和硫、钨和碲、或者钼和碲。
在一个或多个第十六实施例中，进一步对于第十一到第十五实施例中的任何实施例，形成材料堆叠体包括：在衬底之上形成第一牺牲层和第二牺牲层的交替堆叠体；移除所述第一牺牲层；形成2D半导体沟道层，所述2D半导体沟道层各自在所述第二牺牲层的暴露的表面上，在所述2D半导体沟道层上形成第一栅极电介质层，并在所述第一栅极电介质层上形成第一栅电极层；移除所述第二牺牲层；以及在所述2D半导体沟道层上形成第二栅极电介质层，并且在所述第二栅极电介质层上形成第二栅电极层。
将要认识到的是，本发明并不限于所描述的实施例，但是可以用修改和更改来实施而不脱离所附权利要求的范围。例如，以上实施例可以包括特征的特定组合。然而，以上实施例并不限于此方面，并且，在各个实施方式中，以上实施例可以包括仅采取此类特征的子集、采取此类特征的不同顺序、采取此类特征的不同组合、和/或采取与明确列出的那些特征相比的附加特征。因此，本发明的范围应当结合所附的权利要求连同被赋予该权利要求的等同形式的全部范围来确定。

Claims (21)

1.一种晶体管结构，包括：
与多个栅极层交错的多个半导体沟道层，所述多个栅极层中的每个栅极层包括栅电极层和栅极电介质层，其中，所述半导体沟道层包括第一2D材料；
在所述半导体沟道层的相对的横向端上的一个或多个第一接触层和一个或多个第二接触层，其中，所述第一接触层和所述第二接触层包括第二2D材料；
被耦合到所述栅电极层的栅极触点；以及
被耦合到所述一个或多个第一接触层的源极触点和被耦合到所述一个或多个第二接触层的漏极触点。
2.根据权利要求1所述的晶体管结构，其中，所述第一接触层中的一个第一接触层包括在所述多个半导体沟道层中的第一半导体沟道层上、并且在凹部内的部分，其中，所述凹部在所述第一半导体沟道层的相对侧上的第一栅极电介质层与第二栅极电介质层之间。
3.根据权利要求2所述的晶体管结构，其中，所述第一接触层中的所述一个第一接触层包括在所述多个半导体沟道层中的第二半导体沟道层上、并且在第二凹部内的第二部分，其中，所述第二凹部在所述第二半导体沟道层的相对侧上的第三栅极电介质层与第四栅极电介质层之间。
4.根据权利要求2所述的晶体管结构，其中，所述第一接触层中的另一个第一接触层包括在所述多个半导体沟道层中的第二半导体沟道层上、并且在第二凹部内的第二部分，其中，所述第二凹部在所述第二半导体沟道层的相对侧上的第三栅极电介质层与第四栅极电介质层之间，其中，所述第一部分和所述第二部分被所述源极触点的第三部分分开。
5.根据权利要求1-4中的任一项所述的晶体管结构，其中，所述2D半导体沟道层和栅极层包括材料堆叠体，所述材料堆叠体包括侧壁，所述侧壁包括半导体沟道层和栅极层中的每者，其中，所述一个或多个第一接触层在所述材料堆叠体的所述侧壁上。
6.根据权利要求1-4中的任一项所述的晶体管结构，其中，所述第二2D材料包括高度掺杂的2D材料、合金的2D材料或金属2D材料中的一种。
7.根据权利要求1-4中的任一项所述的晶体管结构，其中，所述第一2D材料包括如下中的一种：过渡金属和硫族元素，或者铟和硒。
8.根据权利要求7所述的晶体管结构，其中，所述第二2D材料包括如下中的一种：掺杂的过渡金属二硫属化物，或者掺杂的硒化铟，其中，掺杂剂包括钒、铌、锰、铼、磷、砷、锑或溴中的至少一种。
9.根据权利要求7所述的晶体管结构，其中，所述第二2D材料包括金属2D材料，所述金属2D材料包括如下中的一种：铌和硫、钽和硫、钨和碲、或者钼和碲。
10.一种系统，包括：
电源；以及
被耦合到所述电源的集成电路管芯，所述集成电路管芯包括晶体管结构，所述晶体管结构包括：
与多个栅极层交错的多个半导体沟道层，所述多个栅极层中的每个栅极层包括栅电极层和栅极电介质层，其中，所述半导体沟道层包括第一2D材料；
在所述半导体沟道层的相对的横向端上的一个或多个第一接触层和一个或多个第二接触层，其中，所述第一接触层和所述第二接触层包括第二2D材料；
被耦合到所述栅电极层的栅极触点；以及
被耦合到所述一个或多个第一接触层的源极触点和被耦合到所述一个或多个第二接触层的漏极触点。
11.根据权利要求10所述的系统，其中，所述第一接触层中的一个第一接触层包括在所述多个半导体沟道层中的第一半导体沟道层上、并且在凹部内的部分，其中，所述凹部在所述第一半导体沟道层的相对侧上的第一栅极电介质层与第二栅极电介质层之间。
12.根据权利要求10所述的系统，其中，所述2D半导体沟道层和栅极层包括材料堆叠体，所述材料堆叠体包括侧壁，所述侧壁包括半导体沟道层和栅极层中的每者，其中，所述一个或多个第一接触层在所述材料堆叠体的所述侧壁上。
13.根据权利要求10-12中的任一项所述的系统，其中，所述第一2D材料包括如下中的一种：过渡金属和硫族元素，或者铟和硒。
14.根据权利要求13所述的系统，其中，所述第二2D材料包括如下中的一种：掺杂的过渡金属二硫属化物，或者掺杂的硒化铟，其中，掺杂剂包括钒、铌、锰、铼、磷、砷、锑或溴中的至少一种。
15.根据权利要求13所述的系统，其中，所述第二2D材料包括金属2D材料，所述金属2D材料包括如下中的一种：铌和硫、钽和硫、钨和碲、或者钼和碲。
16.一种制造晶体管结构的方法，包括：
形成包括与多个栅极层交错的多个半导体沟道层的材料堆叠体，所述多个栅极层中的每个栅极层包括在两个栅极电介质层之间的栅电极层，其中，所述半导体沟道层包括第一2D材料；
使所述栅电极层的至少部分凹陷，并采用电介质材料填充所述凹部；
在所述半导体沟道层的相对的横向端上形成一个或多个第一接触层和一个或多个第二接触层，其中，所述第一接触层和所述第二接触层包括第二2D材料；以及
将栅电极耦合到所述栅电极层，将源极触点耦合到所述一个或多个第一接触层，并且将漏极触点耦合到所述一个或多个第二接触层。
17.根据权利要求16所述的方法，还包括：
使所述半导体沟道层的至少部分凹陷，其中，所述第一接触层中的一个第一接触层包括在所述多个半导体沟道层中的第一半导体沟道层上、并且在第二凹部内的部分，其中，所述第二凹部在所述第一半导体沟道层的相对侧上的第一栅极电介质层与第二栅极电介质层之间。
18.根据权利要求16所述的方法，其中，所述第一2D材料包括如下中的一种：过渡金属和硫族元素，或者铟和硒。
19.根据权利要求18所述的方法，其中，所述第二2D材料包括如下中的一种：掺杂的过渡金属二硫属化物，或者掺杂的硒化铟，其中，掺杂剂包括钒、铌、锰、铼、磷、砷、锑或溴中的至少一种。
20.根据权利要求18所述的方法，其中，所述第二2D材料包括金属2D材料，所述金属2D材料包括如下中的一种：铌和硫、钽和硫、钨和碲、或者钼和碲。
21.根据权利要求16-20中的任一项所述的方法，其中，形成所述材料堆叠体包括：
在衬底之上形成第一牺牲层和第二牺牲层的交替堆叠体；
移除所述第一牺牲层；
形成2D半导体沟道层，所述2D半导体沟道层各自在所述第二牺牲层的暴露的表面上，在所述2D半导体沟道层上形成第一栅极电介质层，并在所述第一栅极电介质层上形成第一栅电极层；
移除所述第二牺牲层；以及
在所述2D半导体沟道层上形成第二栅极电介质层，并且在所述第二栅极电介质层上形成第二栅电极层。
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