JP5305739B2 - キャパシタレスメモリ - Google Patents

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Description

本発明は、キャパシタレスメモリに関する。特にメモリ素子の選択と情報保持の両方の働きをするトランジスタを有するキャパシタレスメモリに関する。
ＤＲＡＭのさらなる高集積化のために、電荷を保持するための容量（保持容量）を必要としない、いわゆるキャパシタレスＤＲＡＭが注目されている（例えば、特許文献１〜３参照）。キャパシタレスＤＲＡＭは従来のＤＲＡＭのように電荷を保持容量に蓄積するのではなく、スイッチングトランジスタに蓄積する。キャパシタレスＤＲＡＭでは、スイッチングトランジスタがメモリ素子の選択と情報保持の両方の働きをするため、別途保持容量を必要とせず、その分素子面積が小さくなり高集積化に有利である。
キャパシタレスＤＲＡＭの動作原理を図１、図２（ａ）及び図２（ｂ）を参照して説明する。図１はキャパシタレスＤＲＡＭの１セル分の回路を示す回路図である。この例ではトランジスタはｎ型である。
図１に示したキャパシタレスＤＲＡＭの書き込み動作を説明する。まずワード線１０２にトランジスタ１０１の閾値電圧以上の電圧を印加してトランジスタ１０１をオン状態にする。そしてビット線１０３に正の電圧を印加することで生じる電界によってキャリア（電子）が加速され、トランジスタ１０１のドレイン端にホットキャリアが発生する。図２（ａ）に、図１のトランジスタ１０１におけるキャリアの振る舞いを模式的に示す。発生したホットキャリアは半導体原子（例えばシリコン原子）と衝突することで新たに電子と正孔を発生させる。発生した電子はドレイン側に移動し、正孔は半導体活性層中の電界を受けて基板側（即ち、ゲート電極から離れる側）に移動する。図２（ｂ）に活性層下部（基板側）のバンド構造を示す。ここでＥＦはフェルミ準位のエネルギー、ＥＣは伝導帯の底のエネルギー、ＥＶは価電子帯の頂上のエネルギーである。活性層下部に移動した正孔はソースと活性層の境界で形成されるポテンシャル障壁ΔＥＶによってソースとドレインの間に閉じ込められ、活性層下部に蓄積される。このように活性層下部に正孔が蓄積されるとトランジスタの閾値電圧が低下し、その結果、メモリの読み出し時のトランジスタに流れる電流が上昇する。例えばこの状態を「１」とすることができる。このように、活性層下部に正孔を蓄積することでメモリの書き込みがなされる。
尚、上述したように、書き込みをするためにはホットキャリアを発生させる必要があるため、トランジスタは飽和領域で動作させる。つまり、トランジスタの閾値電圧をＶｔｈとすると、
（Ｖｄ−Ｖｓ）＞（Ｖｇ−Ｖｓ）−Ｖｔｈ
が成り立つようにドレイン電圧Ｖｄ（またはビット線電圧）とゲート電圧Ｖｇ（またはワード線電圧）の値を設定する。
メモリの消去、即ち、「０」の書き込みは、ドレイン電圧を負にして正孔をドレイン側に流出させることでなされる。これにより閾値電圧は正孔が蓄積される前の状態に戻る。
このようにキャパシタレスＤＲＡＭでは、メモリが「１」の状態と「０」の状態とでトランジスタの閾値電圧が異なり、その結果、メモリ読み出し時のトランジスタに流れる電流が異なる。それを、例えばセンスアンプで検出することでメモリの「１」または「０」を判別できる。
上記のようにキャパシタレスＤＲＡＭは保持容量を必要としないので高集積化に有利であるが、シリコンを活性層とする従来のメモリ素子では正孔を閉じ込めるためのソース側のポテンシャル障壁ΔＥＶが十分に大きくないため、活性層下部に蓄積された正孔はある割合でポテンシャル障壁ΔＥＶを乗り越えて時間と共にソース側に流れてしまう（リーク電流）。このリーク電流は、
ｅｘｐ（−ΔＥＶ／ｋＢＴ）．．．式（１）
に比例する（ここで、ｋＢはボルツマン定数、Ｔは絶対温度）。その結果、閾値電圧が変動し、メモリの読み出し不良が生じる。
蓄積された正孔（多数キャリア）の流出を防止するため、特許文献３には、第１の半導体層、第２の半導体層及び第３の半導体層をこの順で基板に積層し、チャネル領域下にダブルヘテロ接合構造を形成したＭＯＳトランジスタからなるメモリセルが提案されている。第１の半導体層、第２の半導体層及び第３の半導体層は、例えば、ｐ型シリコン層、ｐ型シリコンゲルマニウム層及びｐ型シリコン層とすることができる。このようにダブルヘテロ構造を構成する第２の半導体層内に多数キャリアを閉じ込めることで多数キャリアの流出防止が図られている。
しかしながら、特許文献３に記載のメモリセルでは、ダブルヘテロ接合を形成するために３層の半導体層を必要とし、構造が複雑化するという問題がある。
特開２００２−２４６５７１号公報 特開平８−２１３６２４号公報 特開平１０−９２９５２号公報
本発明の主たる目的は、構造を複雑化することなく蓄積されたキャリアの流出による閾値電圧の変動を防止し、メモリ保持特性を向上させることが可能なキャパシタレスメモリを提供することである。
上記課題を解決するために、本発明のキャパシタレスメモリは、トランジスタを有し、トランジスタは、ソース領域と、ドレイン領域と、ソース領域とドレイン領域の間に設けられた活性層領域と、活性層領域に絶縁膜を介して隣接したゲート電極とを有し、ソース領域は、活性層領域の半導体及びドレイン領域の半導体より大きいバンドギャップを有する半導体からなり、ソース領域と活性層領域との間にヘテロ接合が形成されていることを特徴とするものである。
本発明のキャパシタレスメモリは、ソース領域が活性層領域及びドレイン領域より大きなバンドギャップを有する半導体からなり、ソース領域と活性層領域との間にヘテロ接合が形成されていることにより、簡単な構造で、閾値電圧を変更する活性層領域の基板側に蓄積されたキャリア（ｎ型トランジスタの場合は正孔、ｐ型トランジスタの場合は電子）に対するソース側のポテンシャル障壁を大きくし、蓄積されたキャリアの流出（リーク電流）を低減することができる。従って、キャリアの流出によるメモリ素子の閾値電圧の変動を防止してメモリ保持特性を大幅に向上させることができる。
好適には、活性層領域とドレイン領域は同じバンドギャップを有する半導体からなるものとする。尚、ドレイン領域もソース領域と同様に活性層領域の半導体より大きなバンドギャップを有する半導体で形成することもできるが、ドレイン領域のバンドギャップが大きくなると、ホットキャリアによる電子と正孔の生成効率が低下し、メモリ素子の駆動電圧が上昇するといった問題が生じ得る。従って、ソース領域及びドレイン領域の両方を活性層領域より大きなバンドギャップを有する半導体から形成する場合、ソース領域のバンドギャップ＞ドレイン領域のバンドギャップ＞活性層領域のバンドギャップとする必要がある。
一実施例では、活性層領域の半導体がゲルマニウムからなり、ソース領域の半導体がシリコンゲルマニウムからなるものとすることができる。
また、活性層領域の半導体が、シリコン、ゲルマニウム及びシリコンゲルマニウムからなる群から選択された半導体からなる場合、ソース領域の半導体は、硫化亜鉛、酸化亜鉛、窒化ガリウム、リン化ガリウム、砒化ガリウム、アルミニウムアンチモン、リン化インジウム、テルル化カドミウム、テルル化亜鉛、セレン化亜鉛、硫化カドミウム、セレン化カドミウム、炭化珪素、リン化アルミニウム、及び砒化アルミニウムからなる群から選択された半導体からなるものとすることができる。格子整合を考慮すると、ソース領域の半導体が、硫化亜鉛、砒化ガリウム、リン化ガリウム、リン化インジウム、リン化アルミニウム、及び砒化アルミニウムからなる群から選択された半導体からなるものとすると特に好適である。
別の実施例では、活性層領域の半導体が単結晶シリコンまたはポリシリコンからなり、ソース領域の半導体がアモルファスシリコンまたは微結晶シリコンからなるものとしてもよい。活性層領域とソース領域を共にシリコン材料とすることで成膜と加工のプロセスを簡易化することができる。
また好適には、絶縁膜は比誘電率が８以上である絶縁材料からなるものとすることができる。このように比誘電率が高い絶縁膜をゲート電極と活性層領域との間に用いることにより、低いゲート電圧で多数のキャリアを発生させることができる。
本発明の別の側面に基づくと、上記構成のトランジスタを複数個含み、トランジスタのゲート電極に接続された複数のワード線と、トランジスタのソース領域に接続された複数のコモン線と、トランジスタのドレイン領域に接続された複数のビット線とを有し、コモン線とビット線は概ね平行に延在し、ワード線と概ね直交しており、ワード線の延在方向に複数のコモン線の１つを間に隣接するトランジスタはソース領域が近接するように配置されており、これら隣接するトランジスタのソース領域は間に位置するコモン線に共通に接続されていることを特徴とするキャパシタレスメモリが提供される。このように、コモン線を隣接するメモリセル間で共通に用いることによりコモン線の数を減らして、装置を一層微細化することが可能となる。
上記した本発明の構成によれば、簡単な構造で、キャパシタレスメモリのキャリアの流出による閾値電圧の変動を防止し、メモリ保持特性を向上させることができる。
図３は、本発明に基づくキャパシタレスメモリのメモリセルとして用いることのできるトランジスタの好適実施例を示す断面図である。このトランジスタでは、ガラス基板などの基板２上に下地絶縁膜３としての酸窒化シリコン膜が形成され、この下地絶縁膜３上にソース領域５、活性層領域６、ドレイン領域７を含む島状半導体層が形成されている。活性層領域６の上方には酸化イットリウムからなるゲート絶縁膜８を介して窒化タンタルからなるゲート電極９が設けられている。ゲート電極９上には酸窒化シリコンからなる上面が平坦化された層間絶縁膜１０が設けられ、層間絶縁膜１０の上にはチタン、アルミニウム、チタンを積層してなる導電膜１１、１２が形成されている。層間絶縁膜１０にはソース領域５及びドレイン領域７に達するコンタクト開口１３、１４が形成され、導電膜１１、１２はこれらコンタクト開口１３、１４を通じてソース領域５及びドレイン領域７にそれぞれ接続している。ソース領域５に接続する導電膜１１はコモン線として機能し、ドレイン領域７に接続する導電膜１２はビット線として機能することができる。
ソース領域５及びドレイン領域７は高濃度のドナー不純物を含むｎ＋型半導体であり、活性層領域６は低濃度にアクセプター不純物を含むｐ−型半導体となっている。即ち、トランジスタは、ｎ型ＭＩＳＦＥＴとして構成されており、その動作原理は図１、図２（ａ）及び図２（ｂ）を参照して上記した原理と同様である。このようなｎ型トランジスタは、電子を加速して得られるホットキャリアを生成しやすく、従って半導体膜４の下部に蓄積される、トランジスタの閾値電圧を変更する正孔を生成しやすいため、キャパシタレスメモリのメモリセルとして適している。
基板２としては、ガラス基板の他に石英基板、シリコン単結晶基板、金属基板、耐熱性プラスチック基板などを用いることができる。
下地絶縁膜３は基板２からの不純物の拡散を防ぐ機能を持ち、成膜プロセスで求められる耐熱性及び耐薬品性を有し且つ絶縁性の材料であればよく、酸窒化シリコンの他に、窒化シリコン、酸化シリコン、テトラエトキシシラン（ＴＥＯＳ）膜などの単層膜またはそれらの組み合わせによる多層膜を用いることができる。尚、基板２の種類によっては下地絶縁膜３の形成を省略することができる。例えば、石英基板を用いる場合、石英基板はトランジスタの特性を劣化させるアルカリ不純物を含まないため下地絶縁膜３を設けなくてもよい。
ゲート絶縁膜８は下地絶縁膜３と同じ酸窒化シリコン等の材料とすることができるが、酸化イットリウムのように比誘電率の高い絶縁膜（Ｈｉｇｈ−ｋ絶縁膜とも言われる）とすることが好ましい。これは、比誘電率の高い材料をゲート絶縁膜に用いることで低いゲート電圧で多数のキャリアを発生させることができるからである。Ｈｉｇｈ−ｋ絶縁材料には、主としてＨｆ（ハフニウム）系、Ｙ（イットリウム）系、Ｚｒ（ジルコニウム）系、Ｌａ（ランタン）系がある。Ｈｆ系材料には酸化ハフニウム、窒化ハフニウムシリケート、ハフニウム・ルテニウム、ハフニウムランタネート、窒化ハフニウムアルミネートなどが含まれ、比誘電率εは約８〜３０である。Ｙ系材料には、酸化イットリウム、イットリウムアルミニウム酸化物の単斜晶構造（ＹＡＭ）、イットリウム・アルミニウム・ガーネット（ＹＡＧ）、イットリウムアルミネートなどが含まれる。Ｚｒ系材料としては例えば酸化ジルコニウムがあり、Ｌａ系材料としては例えば酸化ランタンがある。Ｙ系、Ｚｒ系、Ｌａ系材料の比誘電率εは２０前後である。Ｈｉｇｈ−ｋ膜は、通常、ＣＶＤ（化学気相成長法）、ＭＯＣＶＤ（有機金属気相成長法）、ＰＶＤ（物理蒸着法）、ＰＬＤ（パルスレーザ成膜法）等のガスソースを用いた成膜法で成膜され、スパッタリングで成膜することは少ない。また、ゲート絶縁膜８の材料を選択する際には、半導体膜４を構成する半導体材料との相性を考慮することが好ましい。例えば半導体材料としてシリコンを用いる場合、ゲート絶縁膜８として窒化ハフニウムシリケートを用いるとトランジスタ特性が良好となり好ましい。半導体材料としてゲルマニウムを用いる場合、酸化イットリウムが好適である。
ゲート電極９の材料は導電性を有していればよく、窒化タンタルの他に、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金若しくは化合物材料を用いることができる。さらには、シリコンにリン（Ｐ）、ボロン（Ｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）などを添加したシリサイドを用いることができる。
層間絶縁膜１０は下地絶縁膜３と同様の材料により形成することができる。有機材料（例えば、ポリイミドやポリアミド等）を液滴吐出法（インクジェット法）やスピンコート法により施して形成してもよい。スピンコート法を用いると層間絶縁膜１０の表面を容易に平坦化できるという利点がある。ＣＶＤ法により無機材料を被着した後、ＣＭＰ法（化学機械研磨法）により平坦化することも可能である。液滴吐出法を用いると直接コンタクト開口１３、１４を形成することができるため、別途コンタクト開口１３、１４を形成する工程を省略することができる。
ソース領域５及びドレイン領域７に接続されてコモン線及びビット線として機能する導電膜１１、１２の材料は導電性を有していればよく、チタン、アルミニウム、チタンの積層膜に限定されない。
図３に示したトランジスタでは、活性層領域６とドレイン領域７はゲルマニウム（図面ではＧｅと表記）からなる。シリコンなど他の半導体を用いることもできるが、ゲルマニウムはシリコンよりも電子移動度が高く、より低いドレイン電圧でメモリの書き込みができるという利点がある。一方、ソース領域５はシリコンゲルマニウム（図面ではＳｉｘＧｅ１−ｘと表記、ただし（０＜ｘ＜１））、即ちシリコンとゲルマニウムの混晶（または合金）からなり、その結果、横方向（基板の主面に沿った方向）に隣接するソース領域５と活性層領域６との界面にヘテロ接合が形成されている。ソース領域５を形成するシリコンゲルマニウムは、そのバンドギャップ（即ち、価電子帯と伝導帯のエネルギー差）が、単結晶ゲルマニウムのバンドギャップ（０．６６ｅＶ）よりも大きくなるように、シリコンの組成比が調節されている。これにより、図４に示すように、従来のようにソース領域５もゲルマニウムからなる場合（即ち、ヘテロ接合がない場合）と比べてソース側のポテンシャル障壁ΔＥＶを大きくし、正孔の流出（リーク電流）を低減してメモリの保持特性を大幅に向上させることができる。例えば、ポテンシャル障壁ΔＥＶが０．５ｅＶ増加した場合、室温のリーク電流は式（１）に基づき、ｅｘｐ（−０．５ｅＶ／０．０２６ｅＶ）＝４×１０−９倍に低下する。
ソース領域５と活性層領域６の界面でヘテロ接合を形成する半導体材料の組み合わせは、プロセス条件（処理温度など）による制約はあるが、基本的にはソース領域５を形成する材料のバンドギャップが活性層領域６を形成する材料のバンドギャップより大きければよく様々な組み合わせが可能である。例えば、活性層領域６の半導体材料が単結晶ゲルマニウム（０．６６ｅＶ）、シリコンゲルマニウム（０．６６〜１．１２ｅＶ（シリコンの組成比により異なる））または単結晶シリコン（１．１２ｅＶ）のようにトランジスタ形成によく用いられる材料である場合、ソース領域５の半導体材料として以下の材料を用いることが可能である（ここで括弧内はバンドギャップ（ｅＶ）を表す）：硫化亜鉛（３．６８）、酸化亜鉛（３．３５）、窒化ガリウム（３．３６）、リン化ガリウム（２．２６）、砒化ガリウム（１．４２）、アルミニウムアンチモン（１．５８）、リン化インジウム（１．３５）、テルル化カドミウム（１．５６）、テルル化亜鉛（２．０）、セレン化亜鉛（２．５）、硫化カドミウム（２．４２）、セレン化カドミウム（１．７）、炭化珪素（３．０）、リン化アルミニウム（３．０）、砒化アルミニウム（２．２５）。尚、酸化亜鉛はガリウム添加酸化亜鉛（ＧＺＯともいう）を含む。
格子整合を考慮すると、ソース領域５を形成する半導体と活性層領域６を形成する半導体の結晶構造が同じで、且つその格子定数の差が小さい方が、ソース領域５と活性層領域６との界面で欠陥が発生する可能性や膜のピーリングの発生の可能性が小さくなるため好ましい。従って、活性層領域６がシリコン、ゲルマニウムまたはシリコンゲルマニウムからなる場合、これらはダイヤモンド構造であるので（シリコン、ゲルマニウム、シリコンゲルマニウムの格子定数はそれぞれ０．５４３ｎｍ、０．５６４ｎｍ、０．５６４〜０．５４３ｎｍ）、それに近い構造として閃亜鉛鉱型構造の半導体をソース領域５に用いることが好ましい。閃亜鉛鉱型構造で格子定数がシリコン、ゲルマニウムまたはシリコンゲルマニウムに近い半導体としては以下のものがある（ここで括弧内は格子定数（ｎｍ）を表す）：硫化亜鉛（０．５４２）、リン化ガリウム（０．５４５）、砒化ガリウム（０．５６５）、リン化インジウム（０．５８７）、リン化アルミニウム（０．５４５）、砒化アルミニウム（０．５６６）。
このように図３に示したトランジスタでは、ソース領域５が、活性層領域６を形成する半導体より大きいバンドギャップを有する半導体からなり、ソース領域５と活性層領域６との界面にヘテロ接合が形成されている。これにより、このトランジスタをキャパシタレスメモリのメモリ素子として用いた場合、ソース側のポテンシャル障壁ΔＥＶが大きくなり、トランジスタの閾値電圧変更のために蓄積された正孔の流出が低減されるので、メモリの保持特性が大幅に向上する。さらには活性層領域の膜厚はトランジスタが部分空乏型として動作するように、１００ｎｍ以上であることが好ましい。これは、活性層領域の膜厚が薄い場合にはトランジスタは完全空乏型として動作するため、トランジスタがオン状態のとき活性層下部の電位も上昇し、ドレイン端で発生した正孔が活性層下部に貯まりにくくなるためである。このようなキャパシタレスメモリは、ＤＲＡＭとして用いるだけでなく、様々な用途に使用してもよい。例えば、液晶駆動装置において各フレームまたはサブフレームにおける各画素の点灯または非点灯を記憶するメモリ素子として用いることもできる。
図５（ａ）〜（ｈ）に、図３に示したトランジスタの作製プロセスを示す。
まず図５（ａ）に示すように、ガラス基板などの基板２上に下地絶縁膜３として酸窒化シリコンをＣＶＤ（化学気相成長法）またはスパッタリングにより約１００ｎｍの厚さに成膜する。
次にトランジスタの半導体膜としてゲルマニウムをＣＶＤ等を用いて約１００ｎｍの厚さに成膜する。こうして成膜した半導体膜４がアモルファスの場合は、その後、熱処理またはレーザ等を用いてゲルマニウムを結晶化させてもよい。
続いて図５（ｂ）に示すように、アクセプタ不純物としてボロン原子をドーピング装置を用いて半導体膜４に注入し、半導体膜４全体をｐ−型にする。
次に図５（ｃ）に示すように、半導体膜４の不要部分をエッチングにより除去して島状半導体層１とする。これは、例えばフォトレジスト（図示せず）を表面に塗布した後、所望のパターンで露光及び現像し、残ったレジストをマスクとしてウェットエッチングまたはドライエッチングにより半導体膜４をエッチングすることでなされる。なお、フォトレジストを露光及び現像してパターンを形成する代わりに、インクジェット装置を用いて直接パターンを形成することもできる。島状半導体層１を形成した後、ＣＶＤやＭＯＣＶＤ等を用い、ゲート絶縁膜８として酸化イットリウムを約５０ｎｍの厚さに成膜する。
図５（ｄ）の工程ではゲート電極９を形成する。ゲート電極９を形成するには、まずスパッタリング等を用いゲートメタルとして例えば窒化タンタルを約２００ｎｍの厚さに成膜する。続いて、窒化タンタル膜上にフォトレジスト（図示せず）を塗布し、所望のパターンをなすように露光及び現像した後、残ったフォトレジストをマスクとしてドライエッチング装置またはウェットエッチング装置等を用いて窒化タンタル膜をエッチングする。なお、フォトレジストを露光及び現像してパターンを形成する代わりに、インクジェット装置を用いて直接パターンを形成することもできる。
次に、図５（ｅ）に示すように、ｎ＋型のソース領域５及びドレイン領域７を形成するために、ゲート電極９をマスクとして、ドナー不純物としてリンまたはアンチモンをドーピング装置を用いてソース領域５及びドレイン領域７に注入する。
図５（ｆ）に示す工程では、フォトレジスト１５を塗布した後、露光及び現像してパターニングを行い、ソース領域５のみを露出する。そしてパターニングされたフォトレジスト１５をマスクとしてソース領域５のみにシリコン原子（図面ではＳｉと表記）をドーピング装置等を用いて注入する。これにより、ソース領域５はシリコンとゲルマニウムの混晶（または合金）となる。この工程でも、フォトレジスト１５を露光及び現像してパターンを形成する代わりに、インクジェット装置を用いて直接パターンを形成することもできる。
続いて、図５（ｇ）に示すように、層間絶縁膜１０として酸窒化シリコンをＣＶＤ等を用いて約１０００ｎｍの厚さに成膜し、ＣＭＰ法等により表面を平坦化した後、エッチングしてソース領域５及びドレイン領域７に達するコンタクト開口１３、１４を形成する。
図５（ｈ）の工程では、スパッタリング等を用いてチタン、アルミニウム、チタンをそれぞれ１００ｎｍ、２００ｎｍ、１００ｎｍの厚さで成膜し、適切にパターニングされたフォトレジスト（図示せず）等をマスクとしてエッチングして、ソース領域５に接続しコモン線として機能する導電膜１１と、ドレイン領域７に接続しビット線として機能する導電膜１２とを形成する。これにより、図３に示したトランジスタが得られる。
尚、図３に示したトランジスタでは、ソース領域５のみが活性層領域６の半導体より大きなバンドギャップを有する半導体で形成されているが、活性層領域６の下部に蓄積された正孔がドレイン領域７側へ流出するのを防止するべく、ドレイン領域７も活性層領域６の半導体より大きなバンドギャップを有する半導体で形成してもよい。しかしながら、ドレイン領域７のバンドギャップが大きくなると、ホットキャリアによる電子と正孔の生成効率が低下する。これは、ホットキャリアが半導体を構成する原子に衝突して電子と正孔を生成するためには、ホットキャリアのエネルギーはバンドギャップよりも大きいことが必要であるからである。従って、ドレイン領域７のバンドギャップが大きくなると、十分なエネルギーを持ったホットキャリアを生成するために、トランジスタ（キャパシタレスメモリ）の駆動電圧（即ち、ドレイン電圧）を上昇させる必要が生じる。また、ドレイン領域７のバンドギャップが大きくなると、ドレイン領域７側から正孔を流出させにくくなるためメモリの消去不良が発生し易くなる。これらの理由により、ドレイン領域７のバンドギャップをソース領域５のバンドギャップほど大きくすることは好ましくない。従って、ソース領域５及びドレイン領域７の両方を活性層領域６より大きなバンドギャップを有する半導体から形成する場合、ソース領域５のバンドギャップ＞ドレイン領域７のバンドギャップ＞活性層領域６のバンドギャップとする必要がある。また、ソース領域５とドレイン領域７のバンドギャップの差が大きい方が好ましい。
図６は、図３に示したトランジスタの変形実施例である。図６において、図３に示したのと同様の部分には同じ符号を付して詳しい説明を省略する。図６のトランジスタでは、基板２上に金属膜１６が形成されその上に下地絶縁膜３が形成されている。そしてゲート絶縁膜８上にコモン線として機能する導電膜１１が形成され、シリコンゲルマニウムからなるソース領域５と基板２上の金属膜１６とがゲート絶縁膜８及び下地絶縁膜３を貫通する孔１７、１８を通じて導電膜１１により接続されている。即ち、このトランジスタを用いたキャパシタレスメモリでは接地電位が基板２上に形成された金属膜１６により提供される。
図７は、本発明に基づくキャパシタレスメモリとして用いることのできるトランジスタの別の実施例を示す断面図である。このトランジスタでは、単結晶シリコン基板２２上に下地絶縁膜２３としての埋め込み酸化膜（ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層）が形成され、この下地絶縁膜２３上にソース領域２５、活性層領域２６、ドレイン領域２７を含む単結晶シリコンによる島状半導体層が形成されている。即ち、このトランジスタはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）技術を用いて作製されている。ＳＩＭＯＸ基板上にトランジスタ等のデバイスを作製すると、バルクシリコンを基板に用いた場合に比べて寄生容量を小さく抑えることができ、デバイスの高速化、低消費電力化が可能となる等の利点が得られる。
活性層領域２６に隣接してソース領域２５として働くＧＺＯ（ガリウム添加酸化亜鉛）膜が設けられている。活性層２４及びソース領域２５の上方には窒化ハフニウムシリケートからなるゲート絶縁膜２８を介して窒化タンタルからなるゲート電極２９が設けられている。ゲート電極２９上には酸窒化シリコンからなる上面が平坦な層間絶縁膜３０が設けられ、層間絶縁膜３０の上にはチタン、アルミニウム、チタンを積層してなる導電膜３１、３２が形成されている。層間絶縁膜３０にはソース領域２５及びドレイン領域２７に達するコンタクト開口３３、３４が形成され、導電膜３１、３２はこれらコンタクト開口３３、３４を通じてソース領域２５及びドレイン領域２７にそれぞれ接続している。ソース領域２５に接続する導電膜３１はコモン線として機能し、ドレイン領域２７に接続する導電膜３２はビット線として機能することができる。下地絶縁膜２３は酸化シリコンの代わりに酸窒化シリコンとすることもできる。
ドレイン領域２７はｎ＋型であり、活性層領域２６はｐ−型となっている。即ち、図７のトランジスタは、ｎ型ＭＩＳＦＥＴとして構成されている。
図７のトランジスタでは、活性層領域２６とドレイン領域２７は単結晶シリコン（図面ではｃ−Ｓｉと表記）からなる。一方、ソース領域２５はＧＺＯからなり、その結果、ソース領域２５と活性層領域２６の界面にヘテロ接合が形成されている。ＧＺＯのバンドギャップは約３．３５ｅＶと、単結晶シリコンのバンドギャップ１．１２ｅＶより大きいため、図３のトランジスタと同様に、ソース側のポテンシャル障壁ΔＥｖを増大し、蓄積されたキャリアの流出を防止または低減してメモリの保持特性を向上させることができる。
尚、図７のトランジスタは、活性層領域２６とドレイン領域２７がシリコンからなるため、シリコンとの相性がよい窒化ハフニウムシリケートをゲート絶縁膜２８として用いている。
図８（ａ）〜（ｉ）に、図７に示したトランジスタの作製プロセスを示す。
まず図８（ａ）に示すように、単結晶シリコン基板２２中に形成された下地絶縁膜２３として働く埋め込み酸化膜（ＢＯＸ層）上に、単結晶シリコンからなる半導体膜２４が約５０ｎｍの厚さに設けられたＳＩＭＯＸ基板を準備する。
このようなＳＩＭＯＸ基板は、単結晶シリコン基板２２に酸素イオンを添加して、所定の深さに酸素含有層を形成した後、８００〜１２００℃で熱処理することにより、酸素含有層をＢＯＸ層に変化させることで形成することができる。ＢＯＸ層上の単結晶シリコン基板２２の一部が単結晶シリコンからなる半導体膜２４となる。酸素含有層が形成される深さを調節することで、半導体膜２４の膜厚を調節することができる。尚、ＳＩＭＯＸ技術以外に、スマートカット技術、ＥＬＴＲＡＮ（登録商標）技術などで作製されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることもできる。
続いて図８（ｂ）に示すように、アクセプタ不純物としてボロン原子をドーピング装置を用いて半導体膜２４に注入し、半導体膜２４全体をｐ−型にする。
次に図８（ｃ）に示すように、半導体膜２４の不要部分をエッチングにより除去して島状半導体層２１とする。これは、例えばフォトレジスト（図示せず）を成膜した後所望のパターンで露光及び現像し、残ったレジストをマスクとしてウェットエッチングまたはドライエッチングにより半導体膜２４をエッチングすることでなされる。なお、フォトレジストを露光及び現像してパターンを形成する代わりに、インクジェット装置を用いて直接パターンを形成することもできる。
図８（ｄ）の工程では、スパッタ装置等を用いてＧＺＯ膜を約５０ｎｍの厚さに成膜し、パターニングしたレジスト（図示せず）等をマスクとして用いてこのＧＺＯ膜をエッチングすることで、島状半導体層２１に隣接するＧＺＯ膜を形成する。このＧＺＯ膜はトランジスタのソース領域２５として働く。
ソース領域２５の形成後、ＣＶＤやＭＯＣＶＤ等を用い、ゲート絶縁膜２８として窒化ハフニウムシリケート膜を約５０ｎｍの厚さに成膜する（図８（ｅ））。
図８（ｆ）の工程ではゲート電極２９を形成する。このゲート電極２９は、図５（ｄ）に示したゲート電極９と同様の方法で形成することができる。
次に、図８（ｇ）に示すように、ｎ＋型のドレイン領域２７を形成するために、島状半導体層２１のドレイン領域２７となるべき部分を露出するようにフォトレジストマスク３５を形成して、ドナー不純物としてリンまたはアンチモンをドーピング装置を用いてドレイン領域２７に注入する。
続いて、図８（ｈ）に示すように、層間絶縁膜３０として酸窒化シリコンをＣＶＤ等を用いて約１０００ｎｍの厚さに成膜し、ＣＭＰ法等により表面を平坦化した後、エッチングしてソース領域２５及びドレイン領域２７に達するコンタクト開口３３、３４を形成する。
図８（ｉ）の工程では、図５（ｈ）について説明したのと同様の方法で、ソース領域２５に接続しコモン線として機能する導電膜３１と、ドレイン領域２７に接続しビット線として機能する導電膜３２とを形成する。これにより、図７に示したキャパシタレスメモリ用トランジスタが得られる。
図９は、図７に示したトランジスタの変形実施例を示す断面図である。図９のトランジスタは、ＧＺＯ膜の代わりにｎ＋アモルファスシリコン（図面ではａ−Ｓｉと表記）からなるソース領域４５が単結晶シリコンからなる活性層領域２６に隣接して設けられ、ソース領域４５と活性層領域２６との間にアモルファスシリコンと単結晶シリコンのヘテロ接合が形成されている点が、図７のトランジスタと異なる。アモルファスシリコンのバンドギャップは、含まれる水素原子濃度によるが、約１．４〜１．８ｅＶであり、単結晶シリコンのバンドギャップ１．１２ｅＶより大きい。従って、図３のトランジスタ及び図７のトランジスタと同様に、ソース側のポテンシャル障壁ΔＥｖを増大し、蓄積されたキャリアの流出を防止または低減してメモリの保持特性を向上させることができる。また、活性層領域２６とソース領域４５を共にシリコン材料（単結晶シリコンとアモルファスシリコン）とすることで成膜と加工のプロセスを簡易化できるという利点が得られる。また、アモルファスシリコンの代わりに粒径が数ｎｍ程度の微結晶シリコンを用いることもできる。微結晶シリコンのバンドギャップは、粒径に依るが、その量子サイズ効果により単結晶シリコンよりも大きくなる。
図９に示したトランジスタは、図８（ｄ）に示した工程において、ＧＺＯ膜の代わりに、リン原子を高濃度に含むアモルファスシリコンを成膜することでソース領域４５として働くｎ＋アモルファスシリコン膜を形成し、残りの工程は図８（ａ）〜（ｃ）及び図８（ｅ）〜（ｆ）と同様とすることで作製可能である。アモルファスシリコン膜を成膜した後に、別途適切なマスク等を用いてリン原子をアモルファスシリコン膜にドープしてもよい。
図１０は、図９に示したトランジスタの変形実施例を示す断面図である。図１０のトランジスタは、シリコン基板４２上に形成された下地絶縁膜４３としての酸窒化シリコン膜上に島状半導体層が形成され、この島状半導体層が単結晶シリコンの代わりにポリシリコン（図面ではｐｏｌｙ−Ｓｉと表記）で形成された活性層領域４６とドレイン領域４７とを有する点が図９に示したトランジスタと異なる。ポリシリコンのバンドギャップは単結晶シリコンとほとんど同じであるため、ポリシリコンより高いバンドギャップを有するアモルファスシリコンでソース領域４５を形成することで、ソース側のポテンシャル障壁ΔＥＶを大きくし、活性層領域４６下部に蓄積した正孔の流出（リーク電流）を低減してメモリの保持特性を大幅に向上することができる。
図１０に示したトランジスタの作製では、まず図１１（ａ）に示すように、シリコン基板などの基板４２上に下地絶縁膜４３として酸窒化シリコンをＣＶＤ（化学気相成長法）またはスパッタリングにより約１００ｎｍの厚さに成膜し、この下地絶縁膜４３上にＣＶＤ等を用いてアモルファスシリコン膜４８を形成する。
続いて、図１１（ｂ）に示すように、アクセプタ不純物としてボロン原子をドーピング装置を用いてアモルファスシリコン膜４８に注入し、アモルファスシリコン膜４８全体をｐ−型にする。
次に、図１１（ｃ）に示すように、アモルファスシリコン膜４８をレーザ処理または熱処理することによって多結晶化し、パターニングして島状のポリシリコン層４４を形成する。
図１１（ｄ）の工程では、ＣＶＤ等を用いてリン原子を高濃度に含むアモルファスシリコン膜からなるソース領域４５を成膜し、パターニングして、ポリシリコン層４４に隣接するソース領域４５を形成する。
その後、図８（ｅ）〜（ｉ）に示したのと同様の工程により、ゲート絶縁膜２８、ゲート電極２９、層間絶縁膜３０、及び導電膜３１、３２を形成するとともに、ドレイン領域４７にリン原子をドープすることで、図１０に示したトランジスタを作製することができる。
このように、図１０に示したトランジスタでは、ソース領域４５の作製と活性層領域４６及びドレイン領域４７の作製は、両方ともアモルファスシリコンの成膜工程を有しており、これらは同じアモルファスシリコン成膜装置を用いて行うことができるため、製造設備の簡略化及び成膜プロセスの簡易化が可能である。
図１２は、図７に示したトランジスタの更に別の変形実施例を示す断面図である。図１２のトランジスタは、ｎ−型の活性層領域５６と、ｐ＋型のドレイン領域５７と、ｐ＋型のソース領域５５とを有する点が図７のトランジスタと異なる。即ち、図１２のトランジスタは、ｐ型ＭＩＳＦＥＴとして構成されている。このトランジスタでは、正孔の代わりに電子を活性層領域５６下部に蓄積することで閾値電圧を変化させ、情報を記憶することができる。
また、図１２のトランジスタでは、ソース領域５５はアモルファスシリコンからなるのに対し、活性層領域５６とドレイン領域５７は単結晶シリコンからなり、ソース領域５５と活性層領域５６との界面にアモルファスシリコンと単結晶シリコンのヘテロ接合が形成されている。上記したようにアモルファスシリコンのバンドギャップは単結晶シリコンのバンドギャップより大きいため、ソース側のポテンシャル障壁ΔＥＶを大きくし、活性層領域５６の下部に蓄積した電子の流出（リーク電流）を低減してメモリの保持特性を大幅に向上することができる。
図１２のトランジスタは、図８（ｂ）の工程において、ボロン原子の代わりにリン原子を半導体膜に低濃度（１０１５〜１０１６／ｃｍ３）に注入してｎ−型とし、図８（ｄ）の工程においてＧＺＯ膜の代わりにボロン原子を高濃度（１０１９〜１０２０／ｃｍ３）にドープされたｐ＋型アモルファスシリコン膜をソース領域５５として成膜してパターニングし、図８（ｇ）の工程においてリン原子の代わりにボロン原子を高濃度（１０１９〜１０２０／ｃｍ３）にドレイン領域５７に注入してｐ＋型のドレイン領域５７を形成する以外は、図８（ａ）〜（ｉ）に示したのと同様の工程を用いることにより作製することができる。
図１３は、上記したような本発明に基づくヘテロ接合を有するトランジスタを用いたメモリアレイの一例を示す模式的な平面図である。図１３では、図面の縦方向にビット線１３０１とコモン線１３０２が交互に互いに平行に配置され、これらビット線１３０１及びコモン線１３０２と直交するように図面の横方向にワード線１３０３が延びており、ビット線１３０１との各交点にメモリセルとして働くトランジスタを形成している。ワード線１３０３は各トランジスタのゲートＧに接続され、ビット線１３０１は各トランジスタのドレインＤに接続され、コモン線１３０２は各トランジスタのソースＳに接続されている。これにより、所定のワード線１３０３とビット線１３０１に適切な電位を加えることで、それらの交点に位置するメモリセルの読み出しや書き込みを行うことができる。
図１４は、図１３の変形実施例を示す模式的な平面図である。図１４のメモリアレイでは、横方向（即ち、ワード線１４０３の延在方向）にコモン線１４０２を間に挟んで隣接するトランジスタのソースＳ同士が近接して配置され、これらソースＳが、間に位置する同一のコモン線１４０２に接続されている点が、図１３のメモリアレイと異なる。このように図１４のメモリアレイでは、コモン線１４０２を隣接するメモリセル間で共通に用いることによりコモン線１４０２の数を減らすことができるため、微細化に有利である。
以上、本発明を実施例に基づいて詳細に説明したが、これらの実施例はあくまでも例示であって本発明は実施例によって限定されるものではない。当業者であれば特許請求の範囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が可能である。
本発明は、トランジスタをメモリ素子として用いる簡単な構造でキャパシタレスメモリのメモリ保持特性の向上を可能とするので、産業上極めて有用である。
キャパシタレスＤＲＡＭの１セル分の回路を示す回路図。 図１に示したキャパシタレスメモリにおけるキャリアの動きを示す模式図。 図１に示したキャパシタレスメモリの活性層下部（基板側）のエネルギーバンド構造を示す模式図。 本発明に基づくキャパシタレスメモリで用いることのできるトランジスタの好適実施例を示す断面図。 図３に示したトランジスタの活性層下部（基板側）のエネルギーバンド構造を示す模式図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの作製工程を示す断面図。 図３に示したトランジスタの変形実施例を示す断面図。 本発明に基づくキャパシタレスメモリで用いることのできるトランジスタの別の実施例を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 図７に示したトランジスタの作製工程を示す断面図。 本発明に基づくキャパシタレスメモリで用いることのできるトランジスタの更に別の実施例を示す断面図。 図９に示したトランジスタの変形実施例を示す断面図。 図１０に示したトランジスタの作製工程を示す断面図。 図１０に示したトランジスタの作製工程を示す断面図。 図１０に示したトランジスタの作製工程を示す断面図。 図１０に示したトランジスタの作製工程を示す断面図。 本発明に基づくキャパシタレスメモリで用いることのできるトランジスタの更に別の実施例を示す断面図。 本発明に基づくヘテロ接合を有するトランジスタを用いたメモリアレイの一例を示す模式的な平面図。 図１３の変形実施例を示す模式的な平面図。
符号の説明
１ 島状半導体層
２ 基板
３ 下地絶縁膜
４ 半導体膜
５ ソース領域
６ 活性層領域
７ ドレイン領域
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１、１２ 導電膜
１３、１４ コンタクト開口
１５ フォトレジスト
１６ 金属膜
１７、１８ 孔
２１ 島状半導体層
２２ 単結晶シリコン基板
２３ ＢＯＸ膜（下地絶縁膜）
２４ 半導体膜
２５ ＧＺＯ膜（ソース領域）
２６ 活性層領域
２７ ドレイン領域
２８ ゲート絶縁膜
２９ ゲート電極
３０ 層間絶縁膜
３１、３２ 導電膜
３３、３４ コンタクト開口
３５ フォトレジストマスク
４３ 下地絶縁膜としての酸窒化シリコン膜
４４ ポリシリコン層
４５ ソース領域
４６ 活性層領域
４７ ドレイン領域
４８ アモルファスシリコン膜
５５ ソース領域
５６ 活性層領域
５７ ドレイン領域

Claims (11)

  1. トランジスタを有するキャパシタレスメモリであって、
    前記トランジスタは、
    ソース領域と、
    ドレイン領域と、
    前記ソース領域と前記ドレイン領域の間に設けられた活性層領域と、
    前記活性層領域に絶縁膜を介して隣接したゲート電極とを有し、
    前記活性層領域は、前記キャパシタレスメモリの書き込み時に当該活性層領域にキャリアが蓄積され得る膜厚を有し、
    前記ソース領域は、前記活性層領域の半導体及び前記ドレイン領域の半導体より大きいバンドギャップを有する半導体からなり、前記ソース領域と前記活性層領域との間にヘテロ接合が形成されていることを特徴とするキャパシタレスメモリ。
  2. トランジスタを有するキャパシタレスメモリであって、
    前記トランジスタは、
    ソース領域と、
    ドレイン領域と、
    前記ソース領域と前記ドレイン領域の間に設けられた活性層領域と、
    前記活性層領域に絶縁膜を介して隣接したゲート電極とを有し、
    前記ソース領域は、前記活性層領域の半導体及び前記ドレイン領域の半導体より大きいバンドギャップを有する半導体からなり、前記ソース領域と前記活性層領域との間にヘテロ接合が形成されており、
    前記活性層領域の膜厚は１００ｎｍ以上であることを特徴とするキャパシタレスメモリ。
  3. トランジスタを有するキャパシタレスメモリであって、
    前記トランジスタは、
    ソース領域と、
    ドレイン領域と、
    前記ソース領域と前記ドレイン領域の間に設けられた活性層領域と、
    前記活性層領域に絶縁膜を介して隣接したゲート電極とを有し、
    前記ソース領域は、前記活性層領域の半導体及び前記ドレイン領域の半導体より大きいバンドギャップを有する半導体からなり、前記ソース領域と前記活性層領域との間にヘテロ接合が形成されており、
    前記活性層領域は、前記トランジスタが部分空乏型として動作し得る膜厚を有することを特徴とするキャパシタレスメモリ。
  4. 前記活性層領域と前記ドレイン領域は同じバンドギャップを有する半導体からなることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタレスメモリ。
  5. 前記ドレイン領域は、前記活性層領域の半導体よりも大きいバンドギャップを有する半導体からなることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタレスメモリ。
  6. 前記活性層領域の半導体がゲルマニウムからなり、前記ソース領域の半導体がシリコンゲルマニウムからなることを特徴とする請求項１乃至５のいずれか一項に記載のキャパシタレスメモリ。
  7. 前記活性層領域の半導体が、シリコン、ゲルマニウム及びシリコンゲルマニウムからなる群から選択された半導体からなり、前記ソース領域の半導体が、硫化亜鉛、酸化亜鉛、窒化ガリウム、リン化ガリウム、砒化ガリウム、アルミニウムアンチモン、リン化インジウム、テルル化カドミウム、テルル化亜鉛、セレン化亜鉛、硫化カドミウム、セレン化カドミウム、炭化珪素、リン化アルミニウム、及び砒化アルミニウムからなる群から選択された半導体からなることを特徴とする請求項１乃至５のいずれか一項に記載のキャパシタレスメモリ。
  8. 前記ソース領域の半導体が、硫化亜鉛、リン化ガリウム、砒化ガリウム、リン化インジウム、リン化アルミニウム、及び砒化アルミニウムからなる群から選択された半導体からなることを特徴とする請求項７に記載のキャパシタレスメモリ。
  9. 前記活性層領域の半導体が単結晶シリコンまたはポリシリコンからなり、前記ソース領域の半導体がアモルファスシリコンまたは微結晶シリコンからなることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタレスメモリ。
  10. 前記絶縁膜は、比誘電率が８以上である絶縁材料からなることを特徴とする請求項１乃至９のいずれか一項に記載のキャパシタレスメモリ。
  11. 前記トランジスタを複数個含み、
    前記トランジスタのゲート電極に接続された複数のワード線と、
    前記トランジスタのソース領域に接続された複数のコモン線と、
    前記トランジスタのドレイン領域に接続された複数のビット線とを有し、
    前記コモン線と前記ビット線は概ね平行に延在し、かつ前記ワード線と概ね直交しており、
    前記ワード線の延在方向に前記複数のコモン線の１つを間に挟んで隣接する前記トランジスタはソース領域が近接するように配置されており、これら隣接する前記トランジスタのソース領域は間に位置する前記コモン線に接続されていることを特徴とする請求項１乃至１０のいずれか一項に記載のキャパシタレスメモリ。
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Publication number Priority date Publication date Assignee Title
US7750368B2 (en) * 2008-06-13 2010-07-06 Macronix International Co., Ltd. Memory device
US8278167B2 (en) * 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
KR101824854B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor
KR20120060407A (ko) * 2010-12-02 2012-06-12 삼성전자주식회사 표시 기판, 이의 제조 방법 및 이를 포함하는 터치 표시 장치
TWI602303B (zh) * 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8969924B2 (en) 2012-05-21 2015-03-03 The Board Of Trustees Of The Leland Stanford Junior University Transistor-based apparatuses, systems and methods

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPH0824131B2 (ja) * 1985-10-07 1996-03-06 株式会社日立製作所 電界効果トランジスタ
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
US4899202A (en) 1988-07-08 1990-02-06 Texas Instruments Incorporated High performance silicon-on-insulator transistor with body node to source node connection
US5821563A (en) 1990-12-25 1998-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device free from reverse leakage and throw leakage
US5738731A (en) * 1993-11-19 1998-04-14 Mega Chips Corporation Photovoltaic device
JP3407232B2 (ja) 1995-02-08 2003-05-19 富士通株式会社 半導体記憶装置及びその動作方法
US5914504A (en) * 1995-06-16 1999-06-22 Imec Vzw DRAM applications using vertical MISFET devices
JPH1092952A (ja) 1996-09-18 1998-04-10 Toshiba Corp 半導体記憶装置
JPH11204661A (ja) * 1997-10-29 1999-07-30 Sony Corp 半導体メモリセル及びその製造方法
EP1166347A2 (en) * 1999-02-24 2002-01-02 AUGUSTO, Carlos Jorge Ramiro Proenca Misfet with narrow bandgap source
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
EP1737044B1 (en) * 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication

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