CN112740420A - 薄膜晶体管及其制造方法 - Google Patents
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Abstract
薄膜晶体管(101)具有栅极(2)；半导体层(4)，在栅极上隔着栅极绝缘层(3)配置；源极(8s)，在半导体层(4)的一部分上隔着第一接触层(Cs)配置；漏极(8d)，在另一部分上隔着第二接触层(Cd)配置,第一和第二接触层具有包含第一非晶硅层和N个(N为1以上的整数)双层结构S(n)(n为1以上且N以下的整数)的层叠结构，所述第一非晶硅层与所述源电极或所述漏电极直接接触,所述N个双层结构S(n)分别由第二非晶硅层72(n)、与第二非晶硅层72(n)的上表面直接接触的第三非晶硅层73(n)构成,各双层结构S(n)的第二非晶硅层以及第三非晶硅层中的n型杂质浓度C2(n)、C3(n)和第一非晶硅层的n型杂质浓度Cl对于任意的n,满足C2(n)<C3(n)<C1的关系。
Description
技术领域
本发明涉及薄膜晶体管及其制造方法。
背景技术
薄膜晶体管(Thin Film Transistor,以下称为“TFT”)作为例如液晶显示装置、有机EL显示装置等显示装置的有源矩阵基板中的开关元件使用。在本说明书中，这种TFT称为“像素用TFT”。以往，作为像素用TFT，非晶硅膜(以下简称为“a-Si膜”)作为活性层的非晶硅TFT、多晶硅膜(以下简称为“poly-Si膜”)作为活性层的多晶硅TFT等被广泛使用。一般地，由于poly-Si膜的场效应迁移度比a-Si膜的场效应迁移度更高，因此，多晶硅TFT具有与非晶硅TFT相比高的电流驱动力(即，导通电流大)。
将在活性层的基板侧配置有栅极电极的TFT称为“底栅型TFT”,将在活性层的上方(基板的相反侧)配置有栅极电极的TFT称为“顶栅型TFT”。若形成底栅型TFT作为像素用TFT,则有时比形成顶栅型TFT在成本方面更有利。多晶硅TFT通常为顶栅型,但也提出了底栅型的多晶硅TFT。
作为底栅型TFT,已知有沟道蚀刻型TFT(以下称为“CE型TFT”)和蚀刻阻挡型TFT(以下称为“ES型TFT”)。在CE型TFT中,在活性层上直接形成导电膜,对该导电膜进行图案化,从而得到源极和漏极(源极漏极分离)。对此,在ES型TFT中,以用作为蚀刻阻挡发挥作用的绝缘层(以下,称为“保护绝缘层”)覆盖活性层的沟道部分的状态下进行源极-漏极分离工序。
例如,专利文献1及2公开了将多晶(或非晶)硅层作为活性层的底栅型(ES型)的TFT。在这些文献中,在TFT的活性层与源极以及漏极之间分别设置有包含杂质的半导体层。在本说明书中,将连接电极与活性层的低电阻的半导体层称为“接触层”。
现有技术文献
专利文献
专利文献1:日本特开平6-151856号公报
专利文献2：国际公开第2016/157351号
发明内容
本发明所要解决的技术问题
有源矩阵基板的像素用TFT不仅要求导通特性的提高,还要求截止特性的提高。
然而,在现有的TFT中,在栅极与漏极重叠的区域,会有从栅极-漏极间的高电场产生因量子力学的隧道效应导致的漏电流(GIDL:Gate-InducedDrainLeakage，栅致漏极泄漏)、截止漏电流变大的情况。详细内容后文叙述。当截止漏电流较大时,例如有可能在显示面板的点亮时产生显示不均等使显示特性降低。
本发明的一实施方式是鉴于上述情况而完成的，其目在于，提供一种能够减小截止漏电流的薄膜晶体管及其制造方法。
用于解决技术问题的技术方案
根据本发明的一实施方式的薄膜晶体管，包括：基板；栅极,被所述基板支承；栅极绝缘层,覆盖所述栅极；半导体层，其为配置在所述栅极绝缘层上的半导体层,所述半导体层包括:第一区域、第二区域以及位于所述第一区域和所述第二区域之间的沟道区域；第一接触层,配置于所述半导体层的所述第一区域上；第二接触层,配置在所述半导体层的所述第二区域上；源极,配置在所述第一接触层上,经由所述第一接触层与所述第一区域电连接；漏极,配置在所述第二接触层上,经由所述第二接触层与所述第二区域电连接，所述第一接触层和所述第二接触层分别具有包含第一非晶硅层的层叠结构，所述第一非晶硅层与所述源电极或所述漏电极直接接触,所述层叠结构包含N个(N为1以上的整数)双层结构S(n)(n为1以上且N以下的整数),所述N个双层结构S(n)分别由第二非晶硅层、与所述第二非晶硅层的上表面直接接触的第三非晶硅层构成,在将所述双层结构S(n)分别具有的所述第二非晶硅层中含有的n型杂质的浓度设为C2(n)，将所述第三非晶硅层中含有的n型杂质的浓度设为C3(n)，将所述第一非晶硅层中含有的n型杂质的浓度设为Cl时,对于任意的n,满足C2(n)<C3(n)<C1的关系。
在一实施方式中,所述N为3以上。
在一实施方式中,所述N为5以上。
在一实施方式中,所述双层结构S(n)中的所述第二非晶硅层和所述第三非晶硅层的厚度分别为20nm以下。
在一实施方式中,所述第一非晶硅层的电阻率ρ1为300Ω·cm以下,所述第二非晶硅层的电阻率ρ2为1×105Ω·cm以上,所述第三非晶硅层的电阻率ρ3为500Ω·cm以上且小于90000Ω·cm。
在一实施方式中,所述浓度Cl为5×1019atoms/cm3以上且1×1023atoms/cm3以下。
在一实施方式中,所述浓度C3(n)为1.2×1017atoms/cm3以上且4×1019atoms/cm3以下。
在一实施方式中,所述层叠结构还包括与所述半导体层的所述第一区域或所述第二区域直接接触的第四非晶硅层,当设所述第四非晶硅层中含有的n型杂质的浓度为C4时,对于任意的n,满足C2(n)＜C4的关系。
在一实施方式中,所述半导体层具有多晶硅区域,所述多晶硅区域包括所述第一区域、所述第二区域以及所述沟道区域,所述第四非晶硅层中含有的n型杂质的浓度C4对于任意的n,满足C3(n)＜C4的关系。
在一实施方式中,所述浓度C4为5×1019atoms/cm3以上且1×1023atoms/cm3以下。
在一实施方式中,从所述基板的法线方向看时,所述半导体层还包括配置在所述多晶硅区域的外侧的非晶硅区域。
根据本发明的其他实施方式的薄膜晶体管，包括：基板；栅极,被所述基板支承；栅极绝缘层,覆盖所述栅极；半导体层，其为配置在所述栅极绝缘层上的半导体层,所述半导体层包括:第一区域、第二区域以及位于所述第一区域和所述第二区域之间的沟道区域；第一接触层,配置于所述半导体层的所述第一区域上；第二接触层,配置在所述半导体层的所述第二区域上；源极,配置在所述第一接触层上,经由所述第一接触层与所述第一区域电连接；漏极,配置在所述第二接触层上,经由所述第二接触层与所述第二区域电连接，所述第一接触层以及所述第二接触层分别是含有n型杂质的非晶硅层,所述非晶硅层具有：接触区域,与所述源电极或所述漏电极接触,所述n型杂质的浓度为R1以上；浓度调制区域,其位于所述接触区域与所述半导体层之间,在从所述源电极或所述漏电极朝向所述半导体层的深度方向上的所述n型杂质的浓度分布发生变化,所述浓度调制区域交替地分别具有两个以上的第一倾斜区域和第二倾斜区域,所述第一倾斜区域包含所述深度方向上的所述浓度在20nm的范围内从R3向R2降低的部分,所述第二倾斜区域包含所述深度方向上的所述浓度在20nm的范围内从R2向R3上升的部分,所述浓度R1、R2、R3满足R2<R3<R1的关系。
在一实施方式中,在所述第一倾斜区域中,所述浓度降低2个以上数量级。
在一实施方式中,所述浓度R1是4.5×1019atoms/cm3,所述浓度R2是1.5×1017atoms/cm3,所述浓度R3是4.5×1017atoms/cm3。
根据本发明的又一其他实施方式的薄膜晶体管，包括：基板；栅极,被所述基板支承；栅极绝缘层,覆盖所述栅极；半导体层，其为配置在所述栅极绝缘层上的半导体层,所述半导体层包括:第一区域、第二区域以及位于所述第一区域和所述第二区域之间的沟道区域；第一接触层,配置于所述半导体层的所述第一区域上；第二接触层,配置在所述半导体层的所述第二区域上；源极,配置在所述第一接触层上,经由所述第一接触层与所述第一区域电连接；漏极,配置在所述第二接触层上,经由所述第二接触层与所述第二区域电连接，所述第一接触层和所述第二接触层分别具有包含第一非晶硅层的层叠结构，所述第一非晶硅层与所述源电极或所述漏电极直接接触,所述层叠结构包含N个(N为1以上的整数)双层结构S(n)(n为1以上且N以下的整数),所述N个双层结构S(n)分别由第二非晶硅层、与所述第二非晶硅层的上表面直接接触的第三非晶硅层构成,在将所述双层结构S(n)分别具有的所述第二非晶硅层的电阻率设为ρ2(n)、所述第三非晶硅层的电阻率设为ρ3(n)、所述第一非晶硅层的电阻率为ρ1时,关于任意的n,满足ρ2(n)>ρ3(n)>ρ1的关系。
在一实施方式中,所述电阻率ρ1为300Ω·cm以下,所述电阻率ρ2为1×105Ω·cm以上,所述电阻率ρ3为500Ω·cm以上且低于90000Ω·cm。
在一实施方式中,所述薄膜晶体管为蚀刻阻挡型,还具有覆盖所述半导体层的所述沟道区域的保护绝缘层,所述保护绝缘层的一部分位于所述半导体层与所述第一接触层之间,另一部分位于所述半导体层与所述第二接触层之间。
在一实施方式中,所述薄膜晶体管是沟道蚀刻型,还包括上部绝缘层,其覆盖所述薄膜晶体管的所述半导体层、所述源极以及所述漏极,所述上部绝缘层与所述半导体层的所述沟道区域直接接触。
根据本发明的一个实施方式的显示装置，包括：上述任一项所述的薄膜晶体管；以及具有多个像素的显示区域，所述薄膜晶体管配置在所述多个像素中的每一个上。
根据本发明的一实施方式的薄膜晶体管的制造方法是上述的薄膜晶体管的制造方法，其包括：工序(A),在所述基板上形成所述栅极电极、所述栅极绝缘层及所述半导体层；工序(B)，其为在所述半导体层上形成包含所述N个(N为1以上的整数)双层结构S(n)(n为1以上N以下的整数)的层叠膜的工序,所述工序(B)包括：工序(B1)，其为形成所述N个双层结构S(n)的工序,所述双层结构S(n)的各个层以以下顺序堆积形成：以所述浓度C2(n)含有n型杂质的第二非晶硅膜，与所述第二非晶硅膜的上表面直接相接的、以所述浓度C3(n)含有n型杂质的第三非晶硅膜；工序(B2)，在所述工序(B1)之后,以所述浓度C1形成含有n型杂质的第一非晶硅膜；工序(C),在所述层叠膜上,以与所述第一非晶硅膜直接接触的方式形成导电膜；工序(D)，通过进行所述导电膜以及所述层叠膜的图案化,由所述导电膜形成所述源电极以及所述漏电极,由所述层叠膜形成所述第一接触层以及所述第二接触层。
在一实施方式中,所述半导体层含有多晶硅区域,所述工序(B)还包括:在所述工序(B1)之前,以与所述多晶硅区域相接的方式形成第四非晶硅膜的工序,所述第四非晶硅膜中含有的n型杂质的浓度C4,对于任意的n,满足C3(n)＜C4的关系。
根据本发明的其他实施方式的薄膜晶体管的制造方法是上述的薄膜晶体管的制造方法,包括：工序(A),在所述基板上形成所述栅极、所述栅极绝缘层及所述半导体层；工序(B)，是使用含有所述n型杂质的含杂质气体和原料气体,通过CVD法在所述半导体层上形成含有所述浓度调制区域和所述接触区域的非晶硅膜的工序,通过改变所述含杂质气体相对于所述原料气体的比例,并控制所述深度方向上的所述n型杂质的浓度,从而连续地形成所述非晶硅膜；工序(C),在所述非晶硅膜上形成导电膜；工序(D)，通过进行所述导电膜及所述非晶硅膜的图案化,由所述导电膜形成所述源电极及所述漏电极,由所述非晶硅膜形成所述第一接触层及所述第二接触层。
有益效果
根据本发明的一实施方式,提供一种能够减小截止漏电流的薄膜晶体管及其制造方法。
附图说明
图1的(a)以及(b)分别是第一实施方式的TFT101的示意性的俯视图以及剖面图。图1的(c)是TFT101的接触层的示意性的放大剖面图
图2是示出形成于接触层C的耗尽层D的示意性的剖面图。
图3的(a)～(f)分别是用于说明TFT101的制造方法的一例的示意性放大剖面图。
图4的(a)和(b)分别是变形例1的TFT102的示意性的俯视图和剖面图,(c)是TFT102的接触层的示意性的放大剖面图。
图5是变形例2的TFT的接触层的示意性放大剖面图。
图6的(a)～(e)分别是示出实施例1～4及比较例的TFT中的接触层的层叠结构e1～e4、r1的示意性剖面图。
图7是实施例4的TFT中的接触层的剖面SEM(Scanning Electron Microscope,扫描电子显微镜)图像。
图8是示出实施例1～4及比较例的TFT的V-I特性的图。
图9是示意性地示出实施例4的TFT的接触层中的磷浓度在深度方向的分布的图。
图10是示出poly-Si层与n+型-Si层的接合界面附近的能带结构的图。
图11是示出i型a-Si层与poly-Si层的接合界面附近的能带结构的图。
图12是poly-Si层与i型a-Si层的界面的示意性放大剖面图。
图13的(a)以及(b)分别是示出测量所使用的含异质结TFT801以及含同质结TFT802的示意性剖面图。
图14是示出含异质结TFT801和含同质结TFT802的C-V特性的图。
具体实施方式
<本发明人的见解I:耗尽层>
在现有的底栅型TFT中,有可能产生高的GIDL。例如,在专利文献1所公开的TFT中,在活性层上隔着包含杂质的半导体层(接触层)设置有源极/漏极。在专利文献2中,在活性层上以夹着本征非晶硅层和n+型非晶硅层的方式设有源极/漏极。本发明人研究的结果可知,在上述的现有结构中,会有无法形成足够厚度的耗尽层(耗尽层屏障)的情况,在该情况下,GIDL增加。
因此,本发明人发现了能够增加形成在活性层与源极/漏极电极之间的耗尽层的厚度(当有多个耗尽层时,它们的总厚度)的接触层结构,想到了本申请发明。
<本发明人的见解II:关于二维电子气体>
另一方面,本发明人发现:在以多晶硅(poly-Si)层作为活性层的多晶硅TFT中,如果在poly-Si层上形成以本征非晶硅(i型a-Si)层作为最下层的接触层,则通过poly-Si层和i型a-Si层形成异质结,与高电子迁移度晶体管(HEMT)同样地,能够生成二维电子气体(以下称为“2DEG”)。当在poly-Si层与接触层的界面生成2DEG(即,在该界面积蓄电子)时,会有GIDL进一步增大的担忧。
2DEG是指在将带隙能量不同的两种半导体接合时,在其界面(界面附近10nm左右厚度的区域)生成的电子的层(电子二维分布的状态)。2DEG已知由GaAs系、InP系、GaN系、SiGe系等化合物半导体生成,但尚未得知在Poly-Si层与带隙能量比poly-Si大的其它半导体层(例如本征非晶硅层(以下,称为“i型a-Si层”)的接合界面产生2DEG。
在本说明书中,将带隙能量不同的两个半导体层的接合(例如i型a-Si层与poly-Si层的接合)称为“半导体异质接合”,将带隙能量相同程度的两个半导体层的接合(例如i型a-Si层与n+型a-Si层的接合)称为“半导体同质接合”。
图11是用于说明半导体异质结的界面附近的能带结构的一例的示意图。在此,示出了在底栅型的多晶硅TFT中,通过在无掺杂的poly-Si层(活性层)上配置i型a-Si层形成的半导体异质结。
poly-Si层的带隙能量Eg1为约1.1eV,i型a-Si层的带隙能量Eg2为约1.88eV。在Poly-Si层侧形成耗尽层。在图11中,用箭头91表示电子的流动,用箭头92表示空穴的流动。如图所示,在i型a-Si层与poly-Si层的界面形成量子阱qw,电子蓄积并生成2DEG。以下,将生成2DEG的区域84称为“2DEG区域”。
图12是poly-Si层81与i型a-Si层82的界面的示意性放大剖面图。作为TFT的活性层使用poly-Si层81,使用i型a-Si层82作为接触层的最下层的情况下,在这些界面可能产生2DEG区域84。当形成2DEG区域84时,2DEG区域84的电子变为容易沿着poly-Si层81的晶粒边界(箭头93),向poly-Si层82侧移动,漏电流变大。
接着,为了确认在半导体异质结的界面产生2DEG,对本发明人进行的电容测量进行说明。
图13的(a)以及(b)分别是示出电容测中使用的ES型的TFT801、802的示意性剖面图。TFT801称为在栅极-源极/漏极间具有半导体异质结的TFT(称为“含异质结的TFT”)。TFT802是在栅极一源极/漏极间具有半导体同质结的TFT(称为“含同质结的TFT”。)。
含有异质结的TFT801包括:形成于基板上的栅极电极2；覆盖栅极电极2的栅极绝缘层3；形成于栅极绝缘层3上的半导体层(活性层)4；覆盖半导体层4的沟道区域的保护绝缘层(蚀刻阻挡层)5；以及源极电极8s和漏极电极8d。半导体层4是多晶硅层(poly-Si层)。在半导体层4以及保护绝缘层5与源极电极8s之间、以及半导体层4及保护绝缘层5与漏极电极8d之间,分别依次配置有由本征非晶硅构成的i型a-Si层6以及由n+型非晶硅构成的n+型a-Si层7作为接触层。i型a-Si层6与半导体层4直接接触。作为poly-Si层的半导体层4与i型a-Si层6的结g1为半导体异质结。
另一方面,含同质结的TFT802使用非晶硅层(a-Si层)作为半导体层4，除了仅使用n+型a-Si层7作为接触层这一点以外,具有与含异质结的TFT801同样的构成。作为a-Si层的半导体层4与n+型a-Si层7的结g2为半导体同质结。
对于含异质结TFT801和含同质结TFT802,使用TFT监测器在栅极-源极间施加交流电(10kHz),进行栅极-源极间的电容C的测量。
图14是示出含异质结TFT801和含同质结TFT802的C-V特性的图,纵轴是电容C,横轴是栅极电压Vg。
由图14可知,含异质结TFT801的电容变化变为小于含同质结TFT802。这表示载流子浓度(电子)的差。一般而言,已知载流子浓度越高,半导体越接近金属,因此电容变化越小。认为在含异质结的TFT801中,在形成于结g1的界面的量子阱qw中滞留电子而产生2DEG,载流子浓度相比于含同质结的TFT802增加了分布于2DEG的电子的量。由此,确认到在半导体异质结的界面形成有2DEG。此外,如果对栅极电压Vg施加正电压,则在含异质结TFT801中,由于滞留于结g1的界面的量子阱qw的电子向半导体层4侧溢出,因此认为其载流子浓度成为与含同质结TFT802相同的程度。
本发明人研究了可以抑制在活性层与接触层的界面产生上述那样的2DEG的TFT结构。
本申请发明基于上述见解I、II完成。根据本申请发明的一实施方式,提供一种底栅型TFT,能够使形成于接触层的耗尽层的厚度增加,降低GIDL。此外,根据本申请发明的另一实施方式,提供一种底栅型TFT,该底栅型TFT能增加形成于接触层的耗尽层的厚度,并且能抑制接触层与活性层的界面处的2DEG的产生,由此能降低GIDL。
以下参照附图具体说明本发明的实施方式。
(第一实施方式)
第一实施方式的薄膜晶体管(TFT)是蚀刻阻挡(ES)型的多晶硅TFT。本实施方式的TFT能够应用于有源矩阵基板等电路基板、液晶显示装置、有机EL显示装置等各种显示装置、图像传感器、电子设备等。
图1的(a)是本实施方式的薄膜晶体管(TFT)101的示意性俯视图,图1的(b)是沿着I-I’线的TFT101的剖面图。图1的(c)是用于说明TFT101的接触层的结构的示意性的放大剖面图。
TFT101被玻璃基板等基板1支撑,具备栅极2、覆盖栅极2的栅极绝缘层3、配置在栅极绝缘层3上的半导体层(活性层)4、与半导体层4电连接的源极8s和漏极8d。在半导体层4和源极8s之间设置有第一接触层Cs,在半导体层4和漏极8d之间设置有第二接触层Cd。在半导体层4和第一接触层Cs以及第二接触层Cd之间,以与半导体层4的一部分直接接触的方式配置有保护绝缘层(也称为蚀刻阻挡层)5。
半导体层4是作为TFT101的活性层发挥作用的层,包括多晶硅区域(poly-Si区域)4p。如图所示,半导体层4也可以包含poly-Si区域4p和主要含有非晶硅的非晶硅区域(a-Si区域)4a。或者,半导体层4整体也可以是poly-Si区域4p。
poly-Si区域4p具有第一区域Rs及第二区域Rd、以及位于第一区域Rs及第二区域Rd之间并形成TFT101的沟道的沟道区域Rc。沟道区域Rc被配置为隔着栅极绝缘层3与栅极2重叠。第一区域Rs与源极8s电连接,第二区域Rd与漏极8d电连接。
保护绝缘层5以覆盖沟道区域Rc的方式配置在半导体层4的一部分上。在该例子中,保护绝缘层5在沟道区域Rc上形成为岛状,第一区域Rs及第二区域Rd未被保护绝缘层5覆盖。保护绝缘层5的一部分位于沟道区域Rc与第一接触层Cs之间,另一部分位于沟道区域Rc与第二接触层Cd之间。另外,保护绝缘层5也可以不是岛状。在该情况下,也可以在保护绝缘层5具有露出半导体层4的第一区域Rs及第二区域Rd的开口部。
第一接触层Cs形成于半导体层4的第一区域Rs上。第一接触层Cs的下表面可以与第一区域Rs直接接触,上表面可以与源极8s直接接触。源极8s经由第一接触层Cs与半导体层4的第一区域Rs电连接。第二接触层Cd形成在半导体层4的第二区域Rd上。第二接触层Cd的下表面可以与第二区域Rd直接接触,上表面可以与漏电极8d直接接触。漏电极8d经由第二接触层Cd与半导体层4的第二区域Rd电连接。第一接触层Cs及第二接触层Cd也可以相互分离地配置。
在本实施方式中,第一接触层Cs及第二接触层Cd分别是具有层叠构造的非晶硅层。
参照图1的(c),对第一接触层Cs及第二接触层Cd(以下,统称为“接触层C”。)的层叠结构的一例进行说明。
接触层C包括第一非晶硅层(第一a-Si层)71作为层叠构造的最上层。第一a-Si层71作为与源极8s或漏极8d直接接触的接触区域发挥功能。在第一a-Si层71的下方形成有N个双层结构S(n)(1≤n≤N)。将包含N个双层结构S(n)的区域70称为“层叠区域”。
双层结构S(n)的各层由第二非晶硅层(2a-Si层)72(n)和与第二a-Si层72(n)的上表面直接接触的第三非晶硅层(第三a-Si层)73(n)构成。在各双层结构S(n)中,当设第二a-Si层72(n)所含的n型杂质的浓度为C2(n)、第三a-Si层73(n)所含的n型杂质的浓度为C3(n)、第一a-Si层71所含的n型杂质的浓度为C1时,关于任意的n,满足C2(n)<C3(n)<C1的关系。第二a-Si层72(n)可以是实质上不含n型杂质的本征a-Si层。
在图1的(c)所示的例子中,从第一a-Si层71侧起依次配置有三个(N＝3)的双层构造S(1)、S(2)、S(3)。双层结构S(1)的浓度C2(1)、C3(1)满足C2(1)<C3(1)<C1。同样地,双层结构S(2)的浓度C2(2)、C3(2)满足C2(2)<C3(2)<C1,双层结构S(3)的浓度C2(3)、C3(3)满足C2(3)<C3(3)<C1。另外，浓度C2(1)、C2(2)、C2(3)既可以彼此相同,也可以不同。同样地，浓度C3(1)、C3(2)、C3(3)既可以彼此相同,也可以不同。
接触层C还可以包括与第一区域Rs或第二区域Rd直接接触的第四非晶硅层(第四a-Si层)74作为层叠结构的最下层。如果将第四a-Si层74的n型杂质的浓度设为C4,则对于任意的n,也可以是C4>C2(n)。优选为C4>C3(n)。
根据本实施方式的TFT101,能够使形成于接触层C的耗尽层的厚度(总厚度)增加。以下，参照图2说明该理由。
如果对TFT101的栅极2施加反向偏压(负电压),则如图2所示,在各第二层结构S(n)的第二a-Si层72(n)与第三a-Si层73(n)的界面形成耗尽层D(n)。各耗尽层D(n)形成于第二a-Si层72(n)侧。耗尽层D(n)的厚度例如能够由浓度C2(n)以及C3(n)来控制。浓度C3(n)与浓度C1(以及C4)独立地控制,被设定为低于浓度C1的规定的浓度。因此,能够在第二a-Si层72(n)与第三a-Si层73(n)之间形成比以往厚的耗尽层D(n),因此能够通过耗尽层D(n)来减少GIDL。
另外,在第三a-Si层73(3)和第一a-Si层71之间也形成有耗尽层D0,其厚度小于耗尽层D(n)。
此外,在该例子中,在半导体层4与源极8s或漏极8d之间形成两个以上的(在此为3个)耗尽层D(1)、D(2)、D(3)。耗尽层D的总厚度为以上耗尽层D(1)、D(2)、D(3)的厚度之和。这样,通过增加耗尽层D的数量,能够进一步增加耗尽层D的总厚度。由此,通过使载流子应穿透的电位障壁层叠,能够有效地增厚,因此能够更有效地抑制GIDL。
另外,在以往的TFT(例如专利文献2等)中,会有在成为与源极/漏极的接触区域的n+型的非晶硅层(上层)的下方配置本征非晶硅层(下层)的情况。在这样的TFT中,由于作为上层的n+型非晶硅层的杂质浓度被设定为能够作为接触区域发挥功能的高浓度,因此在与下层的界面形成的耗尽层变薄。
第一a-Si层71的浓度C1可以设定为与电极的接触区域合适的浓度,例如为5×1019atoms/cm3以上1×1023atoms/cm3以下。第一a-Si层71的厚度可以是例如10nm以上且50nm以下。
第二a-Si层72(n)的浓度C2(n)例如为0atoms/cm3以上且1×1017atoms/cm3以下。第二a-Si层72(n)实质上不含n型杂质。例如,第二a-Si层72(n)的浓度C2(n)可以为SIMS的测量限度以下(在此使用的装置中,为1×1017atoms/cm3以下)。第二a-Si层72(n)的厚度例如可以为5nm以上且20nm以下,优选为10nm以上且20nm以下。
第三a-Si层73(n)的浓度C3(n)例如为1.2×1017atoms/cm3以上4×1019atoms/cm3以下。关于任意的n,浓度C3(n)也可以是浓度C2(n)的5倍以上。由此,在第三a-Si层73(n)与第二a-Si层72(n)之间,更可靠地形成耗尽层D(n)。第三a-Si层73(n)的厚度可以是例如大于0nm且20nm以下,优选10nm以上且20nm以下。此外,第二a-Si层72(n)的厚度也可以是第三a-Si层73(n)的厚度以上。由此,能够形成更厚的耗尽层D(n)。
接触层C中的双层构造S(n)的层叠数N没有特别的限定,但如果例如为2以上,优选为3以上,更优选为5以上,则能够进一步增大耗尽层D的总厚度,因此能够得到更显著的效果。N的上限值没有特别限定,但如果N过大,则有可能发生膜剥离。N例如可以为20以下。接触层C整体的厚度例如可以是100nm以上且300nm以下。如本实施方式那样,在具有保护绝缘层5的ES型TFT的情况下,无需在沟道区域4s上保留a-Si膜以保护沟道区域4s,因此能够将接触层C的厚度抑制在20nm以下。
此外,接触层C的最下层也可以是第二a-Si层72(N)。或者,也可以在层叠区域70的下方设置以比第二a-Si层72(n)的浓度C2(n)高的浓度C4包含n型杂质的第四a-Si层74作为接触层C的最下层。通过与半导体层4直接接触的方式设置第四a-Si层74,能够降低半导体层4与接触层C的界面的电阻,因此能够抑制导通电流的降低。
在本实施方式中,将第第四a-Si层74的n型杂质的浓度C4设定得更高(例如高于浓度C3(n))。由此,能够抑制因二维电子气体(2DEG)导致的GIDL。以下说明该理由。
参照图11以及图12如上所述,在Poly-Si层与i型a-Si层的接合面上,量子阱qw中积蓄电子并生成2DEG。2DEG可能成为漏电流(GIDL)变高的主要原因。
因2DEG导致的漏电流的问题在具有poly-Si层与成为接触层的最下层的a-Si层接合前的费米能级具有因接合而形成上述量子阱qw的关系时产生(图11)。尤其是,在不含赋予导电型的杂质的(未掺杂)poly-Si层与实质上不含杂质的(本征的)a-Si层的界面,2DEG区域导致的漏电流的增加变得显著。
与此相对,即使是poly-Si层与a-Si层的半导体异质结,若poly-Si层及a-Si层接合前的费米能级具有通过接合而不形成量子阱qw(或者即使形成,量子阱qw也变小)这样的关系,则电子不易滞留在接合部分,难以生成2DEG。
图10是用于说明半导体异质结的界面附近的能带结构的其他例子的示意图。在此,表示因在未掺杂的poly-Si层(活性层)上配置含有杂质的a-Si层(n+型a-Si层)而形成的半导体异质结。poly-Si层以及n+型a-Si层接合前的费米能级具有不会因接合而形成量子阱qw的关系。因此,电子不易滞留在Poly-Si层与n+型a-Si层的接合部分,抑制2DEG的产生。
在本实施方式的TFT101中,半导体层4的第一区域Rs及第二区域Rd是多晶硅区域(例如无掺杂的多晶硅区域),以与多晶硅区域直接接触的方式配置有第四a-Si层74。第四a-Si层74是以比浓度C3高的浓度C4包含n型杂质的n+型a-Si层。因此,如图10所例示,不易在半导体层4与第四a-Si层74之间的界面形成2DEG(或者,即使形成,2DEG区域中的电子密度也小)。因此,由于能够抑制2DEG引起的GIDL,因此能够更有效地降低泄漏电流。
第四a-Si层74的浓度C4被设定为能够抑制2DEG形成的浓度,例如为5×1019atoms/cm3以上1×1023atoms/cm3以下。第四a-Si层74的厚度例如可以为5nm以上且20nm以下。如果为5nm以上,则能够抑制2DEG的产生。如果是20nm以下,则能够抑制接触层整体的厚度的增大。
另外,接触层C中的各非晶硅层的结构也可以代替n型杂质的浓度C1～C4而以电阻率(比电阻)ρ[Ω·cm]表示。n型杂质的浓度越高,电阻率ρ越低。即,在将双层结构S(n)的各层所具有的第二非晶硅层72(n)的电阻率设为ρ2(n),将第三非晶硅层73(n)的电阻率设为ρ3(n),将第一非晶硅层71的电阻率设为ρ1时,关于任意的n,满足ρ2(n)>ρ3(n)>ρ1的关系。此外,在接触层C包含第第四a-Si层74的情况下,当设第四a-Si层74的电阻率为ρ4时,关于任意的n,也可以是ρ4<ρ2(n)。优选为ρ4<ρ3(n)。电阻率ρ1、ρ4例如可以为300Ω·cm以下。电阻率ρ2例如也可以是测量限度以上(在此为1×105Ω·cm以上)。电阻率ρ3例如可以为500Ω·cm以上且低于90000Ω·cm。
<TFT101的制造方法>
接着，说明TFT101的制造方法的一例。
图3的(a)～图3的(f)是用于说明TFT101的制造方法的一例的示意性的工序剖面图。
首先,如图3的(a)所示,在基板1上依次形成栅极2、栅极绝缘层3以及活性层用a-Si膜40。
作为基板1,可以使用例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等具有绝缘性表面的基板。
栅极2通过在基板1上形成栅极用导电膜并对其进行图案化来形成。在此,例如,通过溅射法在基板上形成栅极用导电膜(厚度:例如约500nm),使用公知的光刻工艺进行金属膜的图案化。栅极导电膜的蚀刻例如使用湿法蚀刻。
栅极2的材料可以是含有钼(Mo)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、铝(Al)、钛(Ti)等单质金属、使它们含有氮、氧或其他金属的材料，或铟锡氧化物(ITO)等透明导电材料。
栅极绝缘层3通过例如等离子体CVD法形成在形成有栅极2的基板1上。作为栅极绝缘层(厚度:例如约0.4μm)3,例如可以形成氧化硅(SiO2)层、氮化硅(SiNx)层，或SiO2层与SiNx层的层叠膜。
活性层用a-Si膜40可以使用例如氢气(H2)以及硅烷气体(SiH4),通过CVD法形成。活性层用a-Si膜40也可以是实质上不含n型杂质的非掺杂非晶硅膜。非掺杂非晶硅膜是指不主动地添加n型杂质(例如使用不含n型杂质的原料气体)而形成的a-Si膜。另外,活性层用a-Si膜40可以以比较低的浓度包含n型杂质。活性层用a-Si膜40的厚度可以是20nm以上且70nm以下(例如50nm)。
接着,如图3的(b)所示,在活性层用a-Si膜40中,至少对成为TFT的沟道区域的部分照射激光30。作为激光30,能够应用XeCl准分子激光(波长308nm)等紫外线激光、YAG激光的二次谐波(波长532nm)等波长为550nm以下的固体激光。通过照射激光30,活性层用a-Si膜40中被激光30照射的区域被加热熔融凝固,形成poly-Si区域4p。由此,得到包含poly-Si区域4p的半导体层4。在Poly-Si区域4p中,晶粒朝向半导体层4的上表面以柱状生长。
基于激光30的结晶化方法也没有特别的限定。例如,也可以通过将来自激光光源的激光30经由微透镜阵列，仅将激光30聚焦于活性层用a-Si膜40的一部分,从而使活性层用a-Si膜40部分结晶化。在本说明书中,将该结晶化方法称为“局部激光退火法”。若使用局部激光退火,则与线状的激光遍及a-Si膜的整个面扫描的现有激光退火相比,由于能够大幅缩短结晶化所需时间,因而能够提高量产性。
微透镜阵列具有二维或一维排列的微透镜。在基板1上形成多个TFT的情况下,激光30被微透镜阵列聚焦,仅向活性层用a-Si膜40中相互分离的多个规定区域(照射区域)入射。各照射区域与成为TFT的沟道区域的部分相对应地配置。照射区域的位置、数量、形状、尺寸等可以通过微透镜阵列(并不限定于小于1mm的透镜)的尺寸、排列间距、配置于微透镜阵列的光源侧的掩模的开口位置等来控制。由此,活性层用a-Si膜40中用激光30照射的区域被加热熔融并凝固,成为poly-Si区域4p。未被激光照射的区域保留为a-Si区域4a的状态。当从基板1的法线方向观察时,a-Si区域4a例如配置在poly-Si区域4p的外侧。
关于局部激光退火的更具体方法、用于局部激光退火的装置的结构(包括微透镜阵列、掩模的结构),在本申请说明书中援引国际公开第2011/055618号、国际公开第2011/132559号、国际公开第2016/157351号、国际公开第2016/170571号的公开内容的全部作为参考。
接着,如图3的(c)所示,在半导体层4上形成(蚀刻阻挡层)保护绝缘膜50作为保护绝缘层。在此,通过CVD法形成硅氧化膜(SiO2膜)作为保护绝缘膜50。保护绝缘膜50的厚度例如可以为30nm以上且300nm以下。此后,虽未图示,也可以对半导体层4进行脱氢退火处理(例如450℃、60分钟)。
接着,如图3的(d)所示,进行保护绝缘膜50的图案化,得到覆盖半导体层4中成为沟道区域的部分的保护绝缘层5。在成为沟道区域的部分的源极侧和漏极侧,poly-Si区域4p的一部分由保护绝缘层5露出。露出的部分成为与接触层Cs、Cd连接的第一区域和第二区域。
接着,在半导体层4上形成接触层用的Si膜。在此,通过等离子体CVD法形成层叠膜(厚度:例如约150nm)700。层叠膜700首先以浓度C4形成包含n型杂质(在此为磷)的第四a-Si膜(厚度:例如10nm)740。接着,形成双层结构S(1)。通过依次以浓度C2(1)堆积含有n型杂质的第二a-Si膜(厚度:例如15nm)720、以及与第二a-Si膜720的上表面直接接触且以浓度C3(n)堆积含有n型杂质的第三a-Si膜(厚度:例如10nm)730来形成双层结构S(1)。接着,通过同样的方法形成N个双层结构(n)。然后,以浓度C1形成包含n型杂质(这里为磷)的第一a-Si膜(厚度:例如15nm)710。各非晶硅膜使用硅烷、氢和膦(PH3)的混合气体作为原料气体。将膦的流量(膦相对于硅烷的流量比)以非晶硅膜的磷浓度成为期望值的方式适当调整。作为第二a-Si膜720,在形成本征非晶硅膜的情况下,使用含有硅烷和氢、实质上不含膦(PH3)的混合气体作为原料气体。
在形成接触层C的层叠结构时,也可以在形成一个a-Si层之后,在形成其上的a-Si层之前,暂时停止原料气体的供给。将停止原料气体的供给的时间称为“中止时间”或“稳定时间”。由此,能够更加精确地控制各a-Si层的浓度以及厚度,因此能够更可靠地实现耗尽层屏障的效果。取而代之,通过在连续供给原料气体的同时,使n型杂质的流量比(例如膦相对于硅烷的流量比)在适当的时机变化,也能够形成在厚度方向上具有浓度分布的接触层C。
接着,在层叠膜700上,形成源极和漏极用的导电膜(厚度:例如约0.3μm)以及抗蚀剂掩膜M。源极以及漏极用的导电膜可以使用与栅极用导电膜相同的材料,通过与栅极用导电膜同样的方法形成。
然后,使用抗蚀剂掩模M,例如通过干蚀刻进行源极和漏极用的导电膜和接触层用的层叠膜700的图案化。由此,如图3的(e)所示,从导电膜形成源极8s和漏极8d(源极/漏极分离工序)。此外,第一接触层Cs和第二接触层Cd由层叠膜700分离而形成。在图案化时,保护绝缘层5作为蚀刻阻挡物发挥功能,因此半导体层4中由保护绝缘层5覆盖的部分未被蚀刻。第一接触层Cs及第二接触层Cd的沟道侧的端部位于保护绝缘层5的上表面。然后,将抗蚀剂掩模M从基板1剥离。以这样的方式制造出TFT101。
另外,为了将poly-Si区4p中的悬挂键钝化并降低缺陷密度,也可以在源极-漏极分离工序之后,对poly-Si区4p进行氢等离子体处理。
在将TFT101用作有源矩阵矩阵基板的像素用TFT的情况下,如图3的(f)所示,以覆盖TFT101的方式形成层间绝缘层。在此,作为层间绝缘层,形成无机绝缘层(钝化膜)11和有机绝缘层12。
作为无机绝缘层11,可以使用氧化硅层、氮化硅层等。在此,作为无机绝缘层11,例如以CVD法形成SiNx层(厚度:例如约200nm)。无机绝缘层11在源极电极8s与漏极电极8d之间(间隙)与保护绝缘层5接触。
有机绝缘层12例如可以是包含感光性树脂材料的有机绝缘膜(厚度:例如1～3μm)。然后,进行有机绝缘层12的图案化,形成开口部。接着,将有机绝缘层12作为掩模进行无机绝缘层11的蚀刻(干式蚀刻)。由此,在无机绝缘层11及有机绝缘层12上形成到达漏电极8d的接触孔CH。
接着,在有机绝缘层12上和接触孔CH内形成透明导电膜。作为透明电极膜的材料，可以使用诸如铟-锡氧化物(ITO)、铟-锌氧化物、ZnO等金属氧化物。在此,例如,通过溅射法形成铟锌氧化物膜(厚度:例如约100nm)作为透明导电膜。
然后,例如通过湿式蚀刻进行透明导电膜的图案化,得到像素电极13。像素电极13按每个像素分离地配置。各像素电极13在接触孔内与对应的TFT的漏极8d接触。尽管未图示,但TFT101的源极8s与源极总线(未图示)电连接,栅极2与栅极总线(未图示)电连接。
半导体层4、第一接触层Cs、第二接触层Cd也可以在形成有TFT101的区域(TFT形成区域)中分别以岛状形成图案。或者,半导体层4、第一接触层Cs、第二接触层Cd也可以延伸至形成TFT101的区域(TFT形成区域)以外的区域。例如,半导体层4也可以以与连接于源极8s的源极总线重叠的方式延伸。半导体层4中位于TFT形成区域的部分包含poly-Si区域4p即可,延伸设置于TFT形成区域以外的区域的部分也可以为a-Si区域4a。
此外,活性层用a-Si膜40的结晶化方法并不限定于上述局部激光退火。也可以使用公知的其它方法使活性层用a-Si膜40的一部分或全部结晶化。
(变形例)
图4的(a)以及(b)是本实施方式的变形例1的TFT102的示意性俯视图,图4的(b)是沿着II-II’线的TFT102的剖面图。变形例1是沟道蚀刻(CE)型的多晶硅TFT。在图4中，对与图1同样的构成要素标注相同的附图标记。在以下的说明中,适当省略与图1所示的TFT101相同的构成的说明。
在TFT102中,在半导体层4和源极8s以及漏极8d之间,未设置覆盖沟道区域Rc的蚀刻阻挡层(图1所示的保护绝缘层5)。无机绝缘层11在源极8s与漏极8d之间,与半导体层4的沟道区域Rc直接接触。
第一接触层Cs及第二接触层Cd具有第一a-Si层71以及包括N个(在此为三个)双层结构S(1)、S(2)、S(3)的层叠区域70。第一接触层Cs及第二接触层Cd的最下层(与第一区域Rs或第二区域Rd直接接触的层)是双层结构S(N)的第二a-Si层72(N)。第二a-Si层72(N)也可以不分离成源极侧和漏极侧,而是留在沟道区域Rc上。根据这样的结构,在源极/漏极分离工序中,由于沟道区域Rc所受到的损伤降低,因此能够抑制TFT102的可靠性的降低。
作为最下层的第二a-Si层72(N)可以是实质上不含赋予导电性的杂质的本征非晶硅层。由此,能够在不使源极-漏极间导通的情况下保护沟道区域Rc整体。
TFT102可以通过与TFT101相同的方法来制造。但是,不形成保护绝缘层。在源极-漏极分离工序中,可以以将作为层叠膜的最下层的第二a-Si层72(N)的下部残留于沟道区域4s上的条件进行导电膜和层叠膜的图案化。在这种情况下,第二a-Si层72(N)中位于沟道区域Rc上的部分的厚度p1也可以小于位于第一区域Rs及第二区域Rd上的部分的厚度p2。从第二a-Si层72(N)更可靠地保护沟道区域Rc(即p1>0)的观点出发,第二a-Si层72(N)的厚度例如可以为10nm以上。
图5是本实施方式的变形例2的TFT103的剖面图。变形例2在接触层C具有作为最下层的、含有浓度为C4的n型杂质的第四a-Si层74这点上与变形例1不同。通过设置第第四a-Si层74,可得到能够降低因2DEG导致的GIDL的效果。此外,在变形例2中,在源极/漏极分离工序中,第四a-Si层74也被分离成源极侧和漏极侧。此时,有时也对半导体层4的沟道区域Rc的表面附近进行蚀刻(过蚀刻)。
<实施例及比较例>
实施例和比较例的TFT,进行TFT特性的评价。
实施例1～4及比较例的TFT是与图1所示的TFT101相同的ES型底栅TFT。但是,接触层C的结构彼此不同。在表1中示出各TFT的半导体层的厚度、半导体层的基于激光退火法的激光照射条件(能量密度、脉冲宽度、脉冲数)、接触层中的层叠数N。另外,接触层整体的厚度均是120nm。
[表1]
图6的(a)～(e)分别是表示实施例1～4及比较例的TFT中的接触层C的层叠结构e1～e4、rl的示意图。
实施例1～4中的接触层C的叠层结构e1～e4分别包括n++型的第一a-Si层71(磷浓度:1×1020cm-3)和1～4个双层结构S(n)。各双层结构S(n)由实质上不含磷(磷浓度:测量限度以下)的第二a-Si层72和n+型的第三a-Si层73(磷浓度:5×1018cm-3)构成。在实施例1、2中,第二a-Si层72(1)、72(2)为最下层。另一方面,在实施例3中,具有n+型的第四a-Si层74(磷浓度:5×1018cm-3)作为最下层,在实施例4中,具有n++型的第四a-Si层74(磷浓度:1×1020cm-3)作为最下层。
另一方面,比较例中的接触层C的层叠结构r1包含n++型a-Si层171(磷浓度:1×1020cm-3、厚度:15nm)和实质上不含磷(磷浓度:测定界限以下)i型a-Si层172(厚度:105nm)。i型a-Si层172是最下层。在n++型a-Si层171的下方不形成双层结构S(n)(N＝0)。
实施例1～4和比较例的TFT的制作方法参照图3，与上述方法相同。用CVD法进行各TFT的接触层C的形成。此时,通过调整原料气体的流量比,形成了磷浓度不同的多个a-Si层的层叠结构。
作为一例,表2示出了实施例4中的接触层C的层叠结构e4中包含的各a-Si层的形成条件。表2的“堆积时间”是原料气体的供给时间(秒),“稳定时间”是在形成该层之后,到开始下个层的堆积为止,停止原料气体供给的时间(秒)。在此,每次形成一个a-Si层时,暂时停止原料气体的供给(即,稳定时间＞0(秒))。此外,电极间距离(spacing)均为700(mils)。
[表2]
图7是实施例4的TFT中的接触层的截面SEM像。
图8是表示实施例1
4和比较例的TFT的V-I(栅极电压Vgs-漏极电流Id)特性的图。此外,将各实施例以及比较例的TFT的迁移度以及截止电流的最小值一并示于表1。
由图8可知,在实施例1～4的TFT中,与比较例的TFT相比,GIDL得到改善,截止电流Ioff变低。截止电流Ioff由GIDL支配,由栅极和漏极的重叠区域的高电场引起流过能带间隧穿电流,从而产生截止电流Ioff。在实施例1～4的TFT中,认为由于接触层C内形成的耗尽层变厚,从而能带间隧穿电流减少,结果截止电流Ioff降低。此外,确认了接触层C所包含的双层结构S(n)的数量N越增加,Vth越向正方向漂移,且截止电流Ioff越降低。这被认为是因为双层结构S(n)的数量N越多,形成的耗尽层的数量越增加,由于耗尽层的总厚度变大,因此能带间隧穿电流进一步减少。
进一步,在设置n+型或n++型的第四a-Si层74作为接触层C的最下层的实施例3及4的TFT中,尤其是栅极电压Vgs接近阈值电压时的截止电流(GIDL)大幅改善,其结果是,V-I特性的上升变得陡峭。这是因为,通过设置第第四a-Si层74,在接触层C与半导体层4的接合部分难以产生2DEG区域,由重叠区域的2DEG引起的高电场被减轻,GIDL被降低。特别是当设置高浓度(n++型)的第第四a-Si层74时,可以更有效地降低GIDL。
＜电阻率ρ的测量＞
通过以下方法测定实施例4的接触层C中的a-Si层71～74的电阻率ρ1～ρ4。
制作了包含n型杂质的非晶硅膜(厚度:200～300nm)作为样品a1～a4。试样a1～a4分别在与实施例4中的a-Si层71～74相同的条件下形成,从而与a-Si层71～74以大致相同的浓度含有n型杂质。试样a1～a4的电阻率ρ(a1)～ρ(a4)与实施例4中的a-Si层71～74的电阻率ρ1～ρ4大致相同。
对于样品a1～a4,使用4端子电阻测量法,测量电阻率ρ(a1)～ρ(a4)后,样品a1、a4的电阻率ρ(a1)、ρ(a4)均为31.9Ω·cm,样品a3的电阻率ρ(a3)为1370Ω·cm。另外,样品a2的电阻率ρ(a2)超过测量限度,超过1×105Ω·cm。从该结果可以确认,第一a-Si层71及第四a-Si层74的电阻率ρ1、ρ4为31.9Ω·cm,第三a-Si层73的电阻率ρ3为1370Ω·cm,第二a-Si层72的电阻率ρ2超过1×105Ω·cm,成为ρ2(n)>ρ3(n)>ρ1、ρ4。
＜接触层的深度方向上的n型杂质的浓度分布曲线＞
接着,以实施例4的TFT为例,对本实施方式中的接触层的深度方向的n型杂质的浓度分布进行说明。深度方向的浓度分布例如可以用二次离子质谱法(SIMS)测定。
图9是示意性地表示实施例4的TFT的接触层的深度方向上的n型杂质(在此为磷)的浓度分布的图。“深度方向”是指从源极电极或漏极电极朝向半导体层的方向。
浓度分布包含以与源/漏电极接触的方式配置的、磷的浓度为R1以上的接触区域(也称为“上部接触区域”)61、以及位于接触区域61与活性层(图1所示的半导体层4)之间的浓度调制区域60。在浓度调制区域60的半导体层4侧,还可以以与半导体层4接触的方式进一步包含接触区域(“下部接触区域”)64。
接触区域61相当于第一a-Si层71。浓度R1大于C3且为C1以下(C3＜R1≤C1),例如为4.5×1019atoms/cm3。
浓度调制区域60是n型杂质的浓度分布在深度方向上变化的区域,相当于包含N个双层结构S(n)的层叠区域70。浓度调制区域60具有第一倾斜区域62以及第二倾斜区域63,第一倾斜区域62包括深度方向上的n型杂质的浓度在20nm的范围内从R3向R2降低的部分，第二倾斜区域63,包括深度方向上的n型杂质的浓度在20nm的范围内从R2向R3上升的部分。浓度R2、R3之间的大小关系为R2<R3<R1。作为一例,浓度R2是C2以上且低于C3(C2≤R2＜C3),例如为1.5×1017atoms/cm3。浓度R3大于C2且在C3以下(C2＜R3≤C3),例如4.5X1017atoms/cm3。浓度调制区域60也可以交替地分别具有两个以上的第一倾斜区域62和第二倾斜区域63。第一倾斜区域62是浓度从极大值向极小值降低的区域的一部分,第二倾斜区域63是浓度从极小值向极大值上升的区域的一部分。
接触区域64相当于第第四a-Si层74。接触区域64例如为浓度R4以上的区域。浓度R4可以比C2大(C2＜R4),优选比C3大。浓度R4可以是C4以下,如图所示,也可以是R4＝R1。
位于各第一倾斜区域62的半导体层4侧的、浓度大致恒定的低浓度区域(在图9中,由于SIMS的测量限度而出现噪声)相当于第二a-Si层72,位于第一倾斜区域62的电极侧的、浓度大致恒定的高浓度区域分别相当于第三a-Si层73。
浓度调制区域60是能够形成耗尽层的区域。在第一倾斜区域62中,n型杂质浓度可以降低两个数量级以上。同样地,在第二倾斜区域63中,n型杂质浓度也可以上升两个数量级以上。由于在各第一倾斜区域62形成耗尽层,因此通过包含2个以上的第一倾斜区域62,形成两个以上的耗尽层,能够使耗尽层的总厚度增加。
本实施方式中的接触层C只要具有参照图9说明的浓度分布即可,其形成方法(形成条件)并不限定于表2所示的方法。
也可以通过CVD法连续形成整个接触层C或接触层C的一部分(例如浓度调制区域60)。这种情况下,通过在规定的时间切换原料气体中含有的含杂质气体(含n型杂质的气体,例如PH3)的流量比(也包括将含杂质气体的流量设为零的情况),能够形成在厚度方向上具有期望的浓度分布的接触层C。
例如,也可以在半导体层4上形成第四a-Si层74后,暂时停止原料气体的供给,接着,一边使含杂质气体相对于原料气体的比例变化,一边连续形成N个双层结构S(n)(相当于浓度调制区域60)。之后,也可以在原料气体的中止时间(稳定时间)之间另外形成第一a-Si层71。或者,也可以在第四a-Si层74上连续形成N个双层结构S(n)及第一a-Si层71。
以下,以实施例4的TFT的接触层C为例,对利用CVD连续形成接触层C(成为接触层C的层叠膜)的方法进行说明。
表3示出接触层C的形成条件。各a-Si层的厚度是标准的。在该例子中,在形成第四a-Si层74之后,连续形成双层结构S(1)～S(4)及第一a-Si层71。即,仅在形成第四a-Si层74之后形成第二a-Si层72(4)之前设置稳定时间(3秒),在形成除此之外的a-Si层之后不设置稳定时间。电极间距离均设为700(mils，密耳)。
[表3]
在连续形成的方法中,也可得到具有如参照图9说明的浓度分布的接触层C。另外,当连续形成包含N个双层结构S(n)的浓度调制区域60时,与每次形成一个a-Si层就暂时停止原料气体的供给的情况相比,浓度调制区域60的浓度分布会变得更圆滑(钝化)。例如,倾斜区域62、63变厚(浓度梯度平缓)。此外,位于倾斜区域62、63之间的区域的浓度分布会不平坦。
本实施方式的TFT只要是包括具有上述层叠结构或浓度分布的接触层C的底栅型TFT即可,其结构并不限定于图1
图5所例示的结构。此外,本实施方式的TFT不限于多晶硅TFT。作为活性层(半导体层4),可以是使用非晶硅层的非晶硅TFT,也可以是使用微晶硅层的微晶硅TFT。此外,也可以是使用了氧化物半导体层的氧化物半导体TFT。氧化物半导体可以是非晶体，也可以是晶体。晶态氧化物半导体可以是例如多晶氧化物半导体、微晶氧化物半导体、c轴以与层面大致垂直的方式取向的晶态氧化物半导体等。非晶态或晶态氧化物半导体的材料、结构、成膜方法等例如在日本专利特开6275294号公报中有所记载。为了参考，在本说明书中援用日本专利第6275294号说明书的全部公开内容。
本实施方式的TFT例如可以优选用于显示装置等的有源矩阵基板。有源矩阵基板(或显示装置)具有包含多个像素的显示区域和显示区域以外的非显示区域(也称为周边区域)。在各像素中设置有像素用TFT作为开关元件。在周边区域中,栅极驱动器等驱动电路也可以形成为单片。驱动电路包含多个TFT(称为“电路用TFT”)。本实施方式的TFT可以用作像素用TFT和/或电路TFT。
上述的有源矩阵基板适用于液晶显示装置。例如,准备设置有对置电极以及彩色滤光片层的对置基板,隔着密封材料贴合上述有源矩阵基板以及对置基板,向这些基板间注入液晶,由此得到液晶显示装置。
此外,不限于液晶显示装置,通过使用根据施加的电压可调制光学性质也可发光的材料作为显示介质层,能够得到各种显示装置。例如,本实施方式的有源矩阵基板也适用于使用有机或无机荧光材料作为显示介质层的有机EL显示装置或无机EL显示装置等显示装置中。再者,也适用于作为X射线传感器、存储元件等的有源矩阵基板。
工业上的可利用性
本发明的实施方式可以广泛应用于具备TFT的装置、电子设备。例如,可以应用于有源矩阵基板等电路基板，液晶显示装置、有机电致发光元件(EL)显示装置及无机电致发光显示装置等显示装置，放射线检测器、图像传感器等摄像装置，图像输入装置、指纹读取装置等电子装置等。
附图标记说明
1：基板，2：栅极，3：栅极绝缘层，4：半导体层，4a：a-Si区域，4p：poly-Si区域，5：保护绝缘层，6：i型a-Si层，7：n+型a-Si层，8d：漏极，8s：源极，9：2DEG区域，10：i型a-Si岛，11：无机绝缘层，12：有机绝缘层，13：像素电极，30：激光，40：有源层用a-Si膜，50：绝缘膜，60：浓度调制区域，61：接触区域(上部接触区域)，62：第一倾斜区域，63：第二倾斜区域，64：接触区域(下部接触区域)，70：层叠区域，71：第一非晶硅层(第一a-Si层)，72(1)、72(2)、72(3)、72(N)：第二非晶硅层(第二a-Si层)，73(1)、73(2)、73(3)、73(N)：第三非晶硅层(第三a-Si层)，80：导电层，700：层叠膜，Cs：第一接触层，Cd：第二接触层，D(1)、D(2)、D(3)、D0：耗尽层，e1、e2、e3、e4、r1：层叠结构，M：抗蚀剂掩模，Rc：沟道区域，Rd：第二区域，Rs：第一区域，S(1)、S(2)、S(3)、S(N)：双层结构
Claims (22)
1.一种薄膜晶体管,其特征在于,包括：
基板；
栅极,被所述基板支承；
栅极绝缘层,覆盖所述栅极；
半导体层，其为配置在所述栅极绝缘层上的半导体层,所述半导体层包括:第一区域、第二区域以及位于所述第一区域和所述第二区域之间的沟道区域；
第一接触层,配置于所述半导体层的所述第一区域上；
第二接触层,配置在所述半导体层的所述第二区域上；
源极,配置在所述第一接触层上,经由所述第一接触层与所述第一区域电连接；
漏极,配置在所述第二接触层上,经由所述第二接触层与所述第二区域电连接，
所述第一接触层和所述第二接触层分别具有包含第一非晶硅层的层叠结构，所述第一非晶硅层与所述源电极或所述漏电极直接接触,
所述层叠结构包含N个双层结构S(n)，其中N为1以上的整数，n为1以上且N以下的整数,所述N个双层结构S(n)分别由第二非晶硅层、与所述第二非晶硅层的上表面直接接触的第三非晶硅层构成,
在将所述双层结构S(n)分别具有的所述第二非晶硅层中含有的n型杂质的浓度设为C2(n)，将所述第三非晶硅层中含有的n型杂质的浓度设为C3(n)，将所述第一非晶硅层中含有的n型杂质的浓度设为Cl时,对于任意的n,满足C2(n)<C3(n)<C1的关系。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述N为3以上。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述N为5以上。
4.根据权利要求1至3中任一项所述的薄膜晶体管，其特征在于，
所述双层结构S(n)中的所述第二非晶硅层和所述第三非晶硅层的厚度分别为20nm以下。
5.根据权利要求1至4中任一项所述的薄膜晶体管，其特征在于，
所述第一非晶硅层的电阻率ρ1为300Ω·cm以下,所述第二非晶硅层的电阻率ρ2为1×105Ω·cm以上,所述第三非晶硅层的电阻率ρ3为500Ω·cm以上且小于90000Ω·cm。
6.根据权利要求1至5中任一项所述的薄膜晶体管，其特征在于，
所述浓度Cl为5×1019atoms/cm3以上且1×1023atoms/cm3以下。
7.根据权利要求1至6中任一项所述的薄膜晶体管，其特征在于，
所述浓度C3(n)为1.2×1017atoms/cm3以上且4×1019atoms/cm3以下，
所述浓度C2(n)为0以上且1.2×1017atoms/cm3以下。
8.根据权利要求1至7中任一项所述的薄膜晶体管，其特征在于，
所述层叠结构还包括与所述半导体层的所述第一区域或所述第二区域直接接触的第四非晶硅层,
当设所述第四非晶硅层中含有的n型杂质的浓度为C4时,对于任意的n,满足C2(n)＜C4的关系。
9.根据权利要求8所述的薄膜晶体管，其特征在于，
所述半导体层具有多晶硅区域,所述多晶硅区域包括所述第一区域、所述第二区域以及所述沟道区域,
所述第四非晶硅层中含有的n型杂质的浓度C4对于任意的n,满足C3(n)＜C4的关系。
10.根据权利要求9所述的薄膜晶体管,其特征在于,
所述浓度C4为5×1019atoms/cm3以上且1×1023atoms/cm3以下。
11.根据权利要求9或10所述的薄膜晶体管,其特征在于,
从所述基板的法线方向看时,所述半导体层还包括配置在所述多晶硅区域的外侧的非晶硅区域。
12.一种薄膜晶体管,其特征在于,包括：
基板；
栅极,被所述基板支承；
栅极绝缘层,覆盖所述栅极；
半导体层，其为配置在所述栅极绝缘层上的半导体层,所述半导体层包括:第一区域、第二区域以及位于所述第一区域和所述第二区域之间的沟道区域；
第一接触层,配置于所述半导体层的所述第一区域上；
第二接触层,配置在所述半导体层的所述第二区域上；
源极,配置在所述第一接触层上,经由所述第一接触层与所述第一区域电连接；
漏极,配置在所述第二接触层上,经由所述第二接触层与所述第二区域电连接，
所述第一接触层以及所述第二接触层分别是含有n型杂质的非晶硅层,
所述非晶硅层具有：
接触区域,与所述源电极或所述漏电极接触,所述n型杂质的浓度为R1以上；
浓度调制区域,其位于所述接触区域与所述半导体层之间,在从所述源电极或所述漏电极朝向所述半导体层的深度方向上的所述n型杂质的浓度分布发生变化,
所述浓度调制区域交替地分别具有两个以上的第一倾斜区域和第二倾斜区域,所述第一倾斜区域包含所述深度方向上的所述浓度在20nm的范围内从R3向R2降低的部分,所述第二倾斜区域包含所述深度方向上的所述浓度在20nm的范围内从R2向R3上升的部分,
所述浓度R1、R2、R3满足R2<R3<R1的关系。
13.根据权利要求12所述的薄膜晶体管,其特征在于，在所述第一倾斜区域中,所述浓度降低2个以上数量级。
14.根据权利要求12或13所述的薄膜晶体管,其特征在于，
所述浓度R1是4.5×1019atoms/cm3,所述浓度R2是1.5×1017atoms/cm3,所述浓度R3是4.5×1017atoms/cm3。
15.一种薄膜晶体管,其特征在于,包括：
基板；
栅极,被所述基板支承；
栅极绝缘层,覆盖所述栅极；
半导体层，其为配置在所述栅极绝缘层上的半导体层,所述半导体层包括:第一区域、第二区域以及位于所述第一区域和所述第二区域之间的沟道区域；
第一接触层,配置于所述半导体层的所述第一区域上；
第二接触层,配置在所述半导体层的所述第二区域上；
源极,配置在所述第一接触层上,经由所述第一接触层与所述第一区域电连接；
漏极,配置在所述第二接触层上,经由所述第二接触层与所述第二区域电连接，
所述第一接触层和所述第二接触层分别具有包含第一非晶硅层的层叠结构，所述第一非晶硅层与所述源电极或所述漏电极直接接触,
所述层叠结构包含N个双层结构S(n)，其中，N为1以上的整数，n为1以上且N以下的整数,所述N个双层结构S(n)分别由第二非晶硅层、与所述第二非晶硅层的上表面直接接触的第三非晶硅层构成,
在将所述双层结构S(n)分别具有的所述第二非晶硅层的电阻率设为ρ2(n)、所述第三非晶硅层的电阻率设为ρ3(n)、所述第一非晶硅层的电阻率为ρ1时,关于任意的n,满足ρ2(n)>ρ3(n)>ρ1的关系。
16.根据权利要求15所述的薄膜晶体管,其特征在于,所述电阻率ρ1为300Ω·cm以下,所述电阻率ρ2为1×105Ω·cm以上,所述电阻率ρ3为500Ω·cm以上且低于90000Ω·cm。
17.根据权利要求1至16中任一项所述的薄膜晶体管,其特征在于，
所述薄膜晶体管为蚀刻阻挡型,
还具有覆盖所述半导体层的所述沟道区域的保护绝缘层,所述保护绝缘层的一部分位于所述半导体层与所述第一接触层之间,另一部分位于所述半导体层与所述第二接触层之间。
18.根据权利要求1至17中任一项所述的薄膜晶体管,其特征在于，
所述薄膜晶体管是沟道蚀刻型,
还包括上部绝缘层,其覆盖所述薄膜晶体管的所述半导体层、所述源极以及所述漏极,
所述上部绝缘层与所述半导体层的所述沟道区域直接接触。
19.一种显示装置,其特征在于,包括：
权利要求1～18中任一项记载的薄膜晶体管；以及
具有多个像素的显示区域；
所述薄膜晶体管配置在所述多个像素中的每一个中。
20.一种薄膜晶体管的制造方法,是权利要求1～11中任一项记载的薄膜晶体管的制造方法，其包括：
工序(A),在所述基板上形成所述栅极电极、所述栅极绝缘层及所述半导体层；
工序(B)，其为在所述半导体层上形成包含所述N个双层结构S(n)的层叠膜的工序，其中，N为1以上的整数，n为1以上N以下的整数,所述工序(B)包括：工序(B1)，其为形成所述N个双层结构S(n)的工序,所述双层结构S(n)的各个层以以下顺序堆积第二非晶硅膜和第三非晶硅膜而形成，其中，所述第二非晶硅膜以所述浓度C2(n)含有n型杂质，所述第三非晶硅膜与所述第二非晶硅膜的上表面直接相接且以所述浓度C3(n)含有n型杂质；工序(B2)，在所述工序(B1)之后,形成以所述浓度C1含有n型杂质的第一非晶硅膜；
工序(C),在所述层叠膜上,以与所述第一非晶硅膜直接接触的方式形成导电膜；
工序(D)，通过进行所述导电膜以及所述层叠膜的图案化,由所述导电膜形成所述源电极以及所述漏电极,由所述层叠膜形成所述第一接触层以及所述第二接触层。
21.根据权利要求20所述的制造方法,其特征在于，
所述半导体层含有多晶硅区域,
所述工序(B)还包括:在所述工序(B1)之前,以与所述多晶硅区域相接的方式形成第四非晶硅膜的工序,
所述第四非晶硅膜中含有的n型杂质的浓度C4对于任意的n,满足C3(n)＜C4的关系。
22.一种薄膜晶体管的制造方法,其为权利要求12至14中任一项所述的薄膜晶体管的制造方法,其特征在于，包括：
工序(A),在所述基板上形成所述栅极、所述栅极绝缘层及所述半导体层；
工序(B)，是使用含有所述n型杂质的含杂质气体和原料气体,通过CVD法在所述半导体层上形成含有所述浓度调制区域和所述接触区域的非晶硅膜的工序,通过改变所述含杂质气体相对于所述原料气体的比例,并控制所述深度方向上的所述n型杂质的浓度,从而连续地形成所述非晶硅膜；
工序(C),在所述非晶硅膜上形成导电膜；
工序(D)，通过进行所述导电膜及所述非晶硅膜的图案化,由所述导电膜形成所述源电极及所述漏电极,由所述非晶硅膜形成所述第一接触层及所述第二接触层。
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