KR20130036136A - 박막 트랜지스터 장치 및 그 제조 방법 - Google Patents

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히사오 나가이
사다요시 호타
겐시로 가와치
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파나소닉 액정 디스플레이 주식회사
파나소닉 주식회사
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Abstract

충분한 캐리어 이동도를 얻는 것이 가능한 박막 트랜지스터 장치 및 그 제조 방법을 제공한다. 소스 전극(110) 또는 드레인 전극(120)과 실리콘층(130) 및 실리콘층(140)을 적층한 막두께는 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께와 동일치 또는 동일치의 근방치 범위 내의 막두께이며, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께는 소스 전극(110) 및 드레인 전극(120)간의 영역 및 소스 전극(110) 및 드레인 전극(120)의 위쪽에 있어서 동일 막두께이고, 제1 채널층(150)과 제2 채널층(160)은 소스 전극(110) 및 드레인 전극(120)간의 형상을 따라 소스 전극(110) 및 드레인 전극(120)간의 영역에 있어서 오목하게 패여 있으며, 게이트 전극(180)은 소스 전극(110) 및 드레인 전극(120)과 오버랩되는 영역을 갖는다.

Description

박막 트랜지스터 장치 및 그 제조 방법{THIN FILM TRANSISTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 박막 트랜지스터 장치 및 그 제조 방법에 관한 것으로, 특히 유기 EL 표시 장치 및 액정 표시 장치의 구동용 및 스위칭용의 박막 트랜지스터 장치 및 그 제조 방법에 관한 것이다.
유기 EL(일렉트로 루미네선스) 표시 장치 및 액정 표시 장치를 이용한 예를 들면 TV 수신기 등의 전자 기기에 있어서는, 유기 EL 표시 장치 및 액정 표시 장치를 구성하기 위해 매트릭스형상으로 배치된 발광 소자를, 복수의 박막 트랜지스터 장치(TFT)에 의해 구동하고 있다.
이러한 박막 트랜지스터 장치로서는, 예를 들면 탑 게이트(스태거)형의 박막 트랜지스터 장치가 있다. 그리고, 탑 게이트형의 박막 트랜지스터 장치는, 기판 상에, 소스 전극 및 드레인 전극과, 반도체층(채널층)과, 게이트 전극이 순차적으로 적층되어 구성된다. 박막 트랜지스터 장치에서는, 제조가 용이하므로, 채널층의 재료로서 아몰퍼스 실리콘을 이용한 박막 트랜지스터 장치가 일반적이다(예를 들면, 특허 문헌 1 참조).
일본국 특허공개 평6-342909호 공보
그러나, 채널층에 아몰퍼스 실리콘을 이용한 경우, 채널에서 충분한 캐리어 이동도가 얻어지기 않으므로, 충분한 ON 전류를 얻을 수 없다. 따라서, 박막 트랜지스터 장치의 전기 특성에 대해 선형 영역에서의 전류치가 낮아진다.
특허 문헌 1에 기재된 박막 트랜지스터 장치에 있어서는, 채널층에 아몰퍼스 수소화 실리콘(a-Si : H)층과 인접하는 형태로 다결정 실리콘(P-Si)층을 형성하고 있지만, 이 구성에서도 충분한 캐리어 이동도를 얻을 수는 없다.
그래서, 본 발명은, 이러한 문제점을 감안하여, 충분한 캐리어 이동도를 얻는 것이 가능한 박막 트랜지스터 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 기판과, 상기 기판 상에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극의 상면 영역 내에 적층된 비정질의 불순물이 도핑된 실리콘층과, 상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 연속하여 형성된 비정질 실리콘층으로 이루어지는 제1 채널층과, 상기 제1 채널층 상에 적층되며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 연속하여 형성된 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층과, 상기 제2 채널층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고, 상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께와 동일치 또는 상기 동일치의 근방치 범위 내의 막두께이며, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고, 상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며, 상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는 것을 특징으로 한다.
본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 소스 전극 및 드레인 전극과 채널층이 직접 접속하는 구조를 가지며, 소스 전극 및 드레인 전극의 막두께가 채널층의 막두께보다 얇으므로, 쇼트키 배리어의 공핍층 확대의 영향을 작게 할 수 있으며, TFT의 전기 특성으로의 선형 영역의 전류를 벌 수 있다. 그 결과, 탑 게이트형의 박막 트랜지스터 장치에 있어서, TFT의 전기 특성으로 선형 영역에서의 전류치를 올릴 수 있다.
도 1a는, 본 발명의 실시 형태의 박막 트랜지스터 장치의 구성을 모식적으로 도시한 단면도이다.
도 1b는, 상기 실시 형태에 따른 박막 트랜지스터 장치에 있어서의 드레인 전류가 흐르는 경로를 도시한 도면이다.
도 2는, 상기 실시 형태에 따른 박막 트랜지스터 장치의 제조 방법을 모식적으로 설명하기 위한 단면도이다.
도 3은, 상기 실시 형태에 따른 박막 트랜지스터 장치의 제조 방법을 모식적으로 설명하기 위한 단면도이다.
도 4는, 제1 채널층 및 제2 채널층의 합계 막두께를 변화시켰을 때의 드레인 전류의 변화를 도시한 도면이다.
도 5는, 제1 채널층 및 제2 채널층의 막두께의 비를 변화시켰을 때의 드레인 전류의 변화를 도시한 도면이다.
도 6a는, 전극 및 실리콘층의 합계 막두께가 채널층의 합계 막두께보다 두꺼울 때의 전자 밀도 분포를 도시한 도면이다.
도 6b는, 도 6a의 A-B-C선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
도 6c는, 도 6a의 D-E선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
도 7a는, 전극 및 실리콘층의 합계 막두께가 채널층의 합계 막두께보다 얇을 때의 전자 밀도 분포를 도시한 도면이다.
도 7b는, 도 7a의 A-B-C선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
도 7c는, 도 7a의 D-E선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
도 8a는, 전극 및 실리콘층의 합계 막두께가 채널층의 합계 막두께와 동일할 때의 전자 밀도 분포를 도시한 도면이다.
도 8b는, 도 8a의 A-B-C선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
도 8c는, 도 8a의 D-E선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
상기 목적을 달성하기 위해, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 기판과, 상기 기판 상에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극의 상면 영역 내에 적층된 비정질의 불순물이 도핑된 실리콘층과, 상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 연속하여 형성된 비정질 실리콘층으로 이루어지는 제1 채널층과, 상기 제1 채널층 상에 적층되며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 연속하여 형성된 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층과, 상기 제2 채널층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고, 상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께와 동일치 또는 상기 동일치의 근방치 범위 내의 막두께이며, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고, 상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며, 상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는 것을 특징으로 한다.
여기에서, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 박막 트랜지스터 장치가 온된 상태에 있어서, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제2 채널층에 있어서의 끝 부분과 상기 게이트 전극의 경계 부분의 저항은, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제1 채널층에 있어서의 상기 소스 전극 및 드레인 전극과 접하는 부분의 저항보다 작아도 된다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는 130nm 이하여도 된다.
제1 채널층과 소스 전극, 드레인 전극 및 실리콘층의 측면이 접하는 구성에 있어서는, 제1 채널층의 소스 전극, 드레인 전극 및 실리콘층의 측면과 접하는 영역에 공핍층이 생긴다. 그러나, 제1 채널층과 제2 채널층을 적층한 막두께는, 소스 전극 또는 드레인 전극과 실리콘층을 적층한 막두께와 동일치 또는 동일치의 근방치 범위 내이므로, 제1 채널층 내에 생긴 공핍층이 제2 채널층에 주는 영향은 작아진다. 따라서, 공핍층에 의한 제2 채널층 내의 전자 밀도의 저하를 억제할 수 있으며, 소스 전극으로부터 드레인 전극에 제2 채널층을 통해 흐르는 원하는 전류량을 확보할 수 있다.
이 때, 제1 채널층 및 제2 채널층을 적층한 막두께가 커지면, 그 만큼 채널층의 전기 저항이 커져, 소스 전극으로부터 드레인 전극에 제2 채널층을 통해 흐르는 전류량이 저하한다. 그러나, 제1 채널층과 제2 채널층을 적층한 막두께는, 소스 전극 또는 드레인 전극과 실리콘층을 적층한 막두께와 동일치 또는 동일치의 근방치 범위 내이므로, 이러한 전류량의 저하를 억제할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 동일치의 근방치는 상기 동일치와 ±15퍼센트 이내의 값이어도 된다.
막두께가 동일치인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 동일치의 근방치를 적어도 동일치의 ±15퍼센트 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 동일치의 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 25~35nm인 경우, 상기 동일치와 ±45퍼센트 이내의 값이어도 된다.
막두께가 동일치인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 동일치의 근방치를 적어도 동일치의 ±45퍼센트 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 동일치의 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 55~65nm인 경우, 상기 동일치와 ±17퍼센트 이내의 값이어도 된다.
막두께가 동일치인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 동일치의 근방치를 적어도 동일치의 ±17퍼센트 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 동일치의 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 105~115nm인 경우, 상기 동일치와 ±15퍼센트 이내의 값이어도 된다.
막두께가 동일치인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 동일치의 근방치를 적어도 동일치의 ±15퍼센트 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에 금속막을 형성하는 제2 공정과, 상기 금속막 상에 레지스트를 형성하는 제3 공정과, 상기 레지스트의 위쪽에 마스크를 배치하는 제4 공정과, 상기 마스크를 이용하여 상기 레지스트를 패터닝하고, 그 패터닝된 상기 레지스트를 마스크로 하여 상기 금속막을 패터닝하여 그 패터닝된 상기 금속막을 소스 전극 및 드레인 전극으로서 형성하는 제5 공정과, 상기 소스 전극 및 드레인 전극의 상면의 소정 영역 내에 비정질의 불순물이 도핑된 실리콘층을 적층하는 제6 공정과, 상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 걸쳐, 비정질 실리콘층으로 이루어지는 제1 채널층을 형성하는 제7 공정과, 상기 제1 채널층 상이며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 걸쳐, 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층을 형성하는 제8 공정과, 상기 제2 채널층 상에 게이트 절연막을 형성하는 제9 공정과, 상기 게이트 절연막 상에 게이트 전극을 형성하는 제10 공정을 구비하고, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께와 동일치 또는 상기 동일치의 근방치 범위 내의 막두께이며, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고, 상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며, 상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는 것을 특징으로 한다.
여기에서, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 박막 트랜지스터 장치가 온된 상태에 있어서, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제2 채널층에 있어서의 끝 부분과 상기 게이트 전극의 경계 부분의 저항은, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제1 채널층에 있어서의 상기 소스 전극 및 드레인 전극과 접하는 부분의 저항보다 작아도 된다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는 130nm 이하여도 된다.
이에 의해, 소스 전극으로부터 제1 채널층, 제2 채널층 및 실리콘층을 통해 드레인 전극에 이르는 전류 경로에 있어서, 전류에 대한 제1 채널층 및 제2 채널층의 저항을 낮게 억제할 수 있다. 동시에, 제1 채널층에 생기는 공핍층의 제2 채널층으로의 확대를 제1 채널층의 영역 내로 억제하여 제2 채널층의 전자 밀도의 저하를 억제할 수 있다. 따라서, 제1 채널층의 소스 전극, 드레인 전극 및 실리콘층의 측면에 접하는 영역에 공핍층이 생겼다고 해도, 소스 전극으로부터 드레인 전극에 제1 채널층 및 제2 채널층을 통해 흐르는 전류량을 최대한으로 할 수 있다. 그 결과, 특성을 대폭으로 향상시킨 박막 트랜지스터 장치를 실현할 수 있다.
또, 제1 채널층과 제2 채널층을 적층한 막두께는, 소스 전극 또는 드레인 전극과 실리콘층을 적층한 막두께와 동일치 또는 동일치의 근방치 범위 내이므로, 제1 채널층과 제2 채널층을 적층한 막은, 소스 전극, 드레인 전극 및 실리콘층의 측면 부분에서 단절이 발생하기 어려워진다. 그 결과, 제조 수율이 높은 박막 트랜지스터 장치의 제조 방법을 실현할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에 금속막을 형성하는 제2 공정과, 상기 금속막 상에 비정질의 불순물이 도핑된 실리콘층을 적층하는 제3 공정과, 상기 실리콘층 상에 레지스트를 형성하는 제4 공정과, 상기 레지스트의 위쪽에 마스크를 배치하는 제5 공정과, 상기 마스크를 이용하여 상기 레지스트를 패터닝하고, 그 패터닝된 상기 레지스트를 마스크로 하여 상기 금속막 및 상기 실리콘층을 일괄적으로 패터닝하여 그 패터닝된 상기 금속막을 소스 전극 및 드레인 전극으로서 형성하는 제6 공정과, 상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 걸쳐, 비정질 실리콘층으로 이루어지는 제1 채널층을 형성하는 제7 공정과, 상기 제1 채널층 상이며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 걸쳐, 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층을 형성하는 제8 공정과, 상기 제2 채널층 상에 게이트 절연막을 형성하는 제9 공정과, 상기 게이트 절연막 상에 게이트 전극을 형성하는 제10 공정을 구비하고, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께와 동일치 또는 상기 동일치의 근방치 범위 내의 막두께이며, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고, 상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며, 상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는 것을 특징으로 한다.
이에 의해, 특성을 대폭으로 향상시킨 박막 트랜지스터 장치를 실현할 수 있다.
또, 제조 수율이 높은 박막 트랜지스터 장치의 제조 방법을 실현할 수 있다.
소스 전극 및 드레인 전극을 형성한 후에 실리콘층을 형성하는 경우는, 실리콘층이 소스 전극 및 드레인 전극의 측면에 형성되기 어렵고, 형성되었다고 해도 소스 전극 및 드레인 전극의 측면에 형성된 실리콘층은 도핑 상태가 불안정하여 막질을 안정시키는 것이 곤란하다. 그 결과, 안정된 특성의 박막 트랜지스터 장치를 제조하는 것은 곤란하다. 이에 반해, 본 양태에 의하면, 소스 전극 및 드레인 전극과 실리콘층이 일괄적으로 형성되므로, 안정된 특성의 박막 트랜지스터 장치를 제조할 수 있다.
또, 동일한 레지스트를 마스크로 하여 소스 전극 및 드레인 전극과 실리콘층이 일괄적으로 형성되므로, 제조 공정의 간소화 및 마스크 매수의 삭감이 가능하여, 박막 트랜지스터 장치의 양산성의 향상과 제조 비용의 저감을 실현할 수 있다.
여기에서, 본 발명의 한 양태에 따른 박막 트랜지스터 장치의 제조 방법은, 상기 제8 공정에서는, 실란계 원료 가스를 이용한 플라즈마 CVD에 의해 상기 제2 채널층이 형성되어도 된다.
실란계 원료 가스를 이용한 플라즈마 CVD(Chemical Vapor Deposition)법에 의하면, 플라즈마 조건 및 원료 가스 종류 등을 임의로 설정하기 쉬우므로, 기판 온도가 낮아도 결정성이 높은 실리콘층을 형성할 수 있다. 따라서, 실리콘층의 측면의 형태, 조성, 및 불순물 도핑 상태를 변화시키지 않고, 제2 채널층을 형성할 수 있으므로, 우수한 특성의 박막 트랜지스터 장치를 제조할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치의 제조 방법은, 상기 제7 공정과 제8 공정은, 동일한 플라즈마 CVD 장치 내에서 행해지고, 상기 제7 공정이 제1 플라즈마 CVD 조건에 의해 실시되고, 상기 제8 공정이 제2 플라즈마 CVD 조건에 의해 실시되며, 상기 제7 공정과 상기 제8 공정의 사이에서는, 상기 플라즈마 CVD 장치가 대기에 폭로되지 않는 것이 바람직하다.
이에 의해, 제1 채널층의 표면이 대기 폭로되지 않고, 이어서 제2 채널층이 형성되므로, 제1 채널층의 표면이 산화되는 것에 의한 특성 열화를 억제할 수 있다. 즉, 제1 채널층의 표면은 청정한 상태를 유지한 채로, 청정한 표면 상에 제2 채널층을 직접 형성할 수 있게 된다. 그 결과, 소정 특성의 박막 트랜지스터 장치를 제조할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 기판과, 상기 기판 상에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극의 상면 영역 내에 적층된 비정질의 불순물이 도핑된 실리콘층과, 상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 연속하여 형성된 비정질 실리콘층으로 이루어지는 제1 채널층과, 상기 제1 채널층 상에 적층되며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 연속하여 형성된 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층과, 상기 제2 채널층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고, 상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께와, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께의 비가, 1 또는 1의 근방치 범위 내이며, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고, 상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며, 상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는 것을 특징으로 한다.
이에 의해, 공핍층에 기인하는 제2 채널층 내의 전자 밀도의 저하와, 채널층의 막두께에 기인하는 저항의 증대를 억제할 수 있으며, 소스 전극으로부터 드레인 전극에 제2 채널층을 통해 흐르는 원하는 전류량을 확보할 수 있다.
여기에서, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 근방치R가 0.85~1.15 이내의 값이어도 된다.
비가 1인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 1의 근방치를 적어도 0.85~1.15 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 25~35nm인 경우, 0.55~1.45 이내의 값이어도 된다.
비가 1인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 1의 근방치를 적어도 0.55～1.45 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 55~65nm인 경우, 0.83~1.17 이내의 값이어도 된다.
비가 1인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 1의 근방치를 적어도 0.83~1.17 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
또, 본 발명의 한 양태에 따른 박막 트랜지스터 장치는, 상기 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 105~115nm인 경우, 0.85~1.15 이내의 값이어도 된다.
비가 1인 경우에 100퍼센트의 온 특성이 얻어진다고 한 경우, 1의 근방치를 적어도 0.85~1.15 이내의 값으로 함으로써 약 70%의 온 특성은 최저한 확보할 수 있다.
이하, 본 발명의 실시 형태에 있어서의 박막 트랜지스터 장치 및 그 제조 방법에 대해, 도면을 참조하면서 구체적으로 설명한다. 이하의 도면에 있어서는, 설명의 간결화를 위해, 실질적으로 동일한 기능을 갖는 구성 요소는 동일한 참조 부호로 표시된다.
도 1a는, 본 실시 형태의 박막 트랜지스터 장치의 구성을 모식적으로 도시한 도면이다.
이 박막 트랜지스터 장치는, 탑 게이트(스태거)형의 박막 트랜지스터 장치로서, 기판(100)과, 그 기판(100) 상에 순차적으로 연속적으로 적층된 한 쌍의 소스 전극(110) 및 드레인 전극(120), 한 쌍의 실리콘층(130 및 140), 제1 채널층(150), 제2 채널층(160), 게이트 절연막(170) 및 게이트 전극(180)을 구비한다.
기판(100)은, 예를 들면 석영 유리, 무알칼리 유리, 고왜곡점 유리 등으로 구성되어 있다. 또한, 기판(100) 상에 기판으로부터의 불순물의 영향을 패시베이션하기 위해, 베이스코트층으로서 예를 들면, 막두께 100~1000nm 정도의 실리콘 산화막, 실리콘 질화막 등의 층을 형성해도 된다.
한 쌍의 소스 전극(110) 및 드레인 전극(120)은, 기판(100) 상에 이간되어 설치되어 있다. 소스 전극(110) 및 드레인 전극(120)은, 각각 도전성 재료 및 합금 등의 단층 구조 또는 다층 구조, 예를 들면 알루미늄(Al), 몰리브덴(Mo), 구리(Cu), 몰리브덴텅스텐(MoW), 티탄(Ti) 및 크롬(Cr) 등, 또 그 적층막에 의해 구성되어 있다. 소스 전극(110) 및 드레인 전극(120)의 막두께는 100~500nm이다.
소스 전극(110) 및 드레인 전극(120)은, 각각 증착법, 전자선 증착법, 스퍼터링법 및 도금법 등에 의해 형성되어 있다.
실리콘층(130)은, 소스 전극(110)의 상면 영역 내에 적층되고, 그 측면은 소스 전극(110)의 측면과 실질적으로 단차가 없게 되어 있다. 동일하게, 실리콘층(140)은, 드레인 전극(120)의 상면 영역 내에 적층되고, 그 측면은 드레인 전극(120)의 측면과 실질적으로 단차가 없게 되어 있다.
실리콘층(130)은, 비정질(아몰퍼스)의 실리콘층에 인 등의 n형 불순물을 고농도로 도핑하여 형성되고, 제1 채널층(150)과 소스 전극(110)의 사이에서 저콘택트 저항을 실현하는 콘택트층으로서 기능한다. 동일하게, 실리콘층(140)은, 비정질의 실리콘층에 인 등의 n형 불순물을 고농도로 도핑하여 형성되고, 제1 채널층(150)과 드레인 전극(120)의 사이에서 저콘택트 저항을 실현하는 콘택트층으로서 기능한다. 실리콘층(130) 및 실리콘층(140)의 인의 불순물 농도는 1×1019~1×1022atoms/cm3 정도로 한다.
제1 채널층(150)은, 기판(100) 상의 소스 전극(110) 및 드레인 전극(120)간의 영역과, 소스 전극(110) 및 드레인 전극(120)의 측면과, 실리콘층(130 및 140)의 측면 및 상면에 연속하여 형성되어 있다. 제1 채널층(150)은, 불순물이 도핑되어 있지 않은 비정질 실리콘층으로 구성되고, 오프 전류를 저감하고 있다. 제1 채널층(150)에 제2 채널층(160)보다 밴드 갭이 큰 재료를 도입함으로써, 오프 전류의 저감을 도모할 수 있다. 제1 채널층(150)의 밴드 갭으로서는 1.60~1.90eV의 재료를 이용하면 된다. 또, 제1 채널층(150)과 제2 채널층(160)의 사이에 제1 채널층(150)보다 불순물 농도가 낮은 층을 도입해도 된다. 또, 제1 채널층(150)의 불순물은, 제2 채널층(160)을 향해 농도가 저하하는 프로파일이 형성되어 있어도 된다. 이들과 같이, 제1 채널층(150)과 제2 채널층(160)의 불순물 농도 프로파일의 변화를 완만해지도록 설계함으로써, 드레인 영역에서의 전계가 완화되어, 오프 전류가 더욱 저감된다.
제2 채널층(160)은, 제1 채널층(150) 상에 적층되며, 소스 전극(110) 및 드레인 전극(120)간의 영역과, 실리콘층(130)의 옆쪽 및 위쪽에 연속하여 형성되어 있다. 제2 채널층(160)은, 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 구성되고, 온 전류를 늘리고 있다. 제2 채널층(160) 중에 있는 다결정 실리콘의 그레인 사이즈는 20~1000nm 정도이며, 성막 조건이나 결정화 조건에 의해 제어하는 것이 가능한 사이즈이다.
여기에서, 제1 채널층(150) 및 제2 채널층(160)은, 소스 전극(110) 및 드레인 전극(120)간의 형상을 따라 소스 전극(110) 및 드레인 전극(120)간의 영역(도 1a의 영역 C)에 있어서 오목하게 패여 있으며, 오목 영역과 평탄 영역(비오목 영역)이 형성되어 있다. 또, 오목하게 패인 영역에 있어서, 제1 채널층(150) 및 제2 채널층(160)의 상면은, 실리콘층(130 및 140)의 상면과 대략 단차가 없게 되어 있다.
소스 전극(110) 및 실리콘층(130)의 적층체는, 기판(100) 상에 섬형상으로 형성되어 있다. 동일하게, 드레인 전극(120) 및 실리콘층(140)의 적층체는, 기판(100) 상에 섬형상으로 형성되어 있다. 그리고, 제1 채널층(150)은 그들 적층체를 덮도록 기판(100) 상에 적층체 및 기판에 접하여 형성되고, 제2 채널층(160)은 제1 채널층(150) 상에 제1 채널층(150)에 접하여 형성되어 있다.
게이트 절연막(170)은, 예를 들면 산화실리콘(SiOx), 질화규소(SiNx), 실리콘산질화막(SiON), 산화알루미늄(AlOx), 산화탄탈(TaOx) 및 그 적층막 등으로 구성되고, 제2 채널층(160) 상에 형성되어 있다.
게이트 전극(180)은, 금속 예를 들면 Al, Mo, Cu, 몰리브덴텅스텐(MoW), Ti, Cr 등, 또 그 적층막으로 구성되고, 게이트 절연막(170) 상에 형성되어 있다. 게이트 전극(180)은, 소스 전극(110) 및 드레인 전극(120)과 오버랩되는 영역(도 1a의 영역 D)을 갖는다.
소스 전극(110)과 실리콘층(130)을 적층한 막두께(도 1a에 있어서의 A), 및 드레인 전극(120)과 실리콘층(140)을 적층한 막두께(도 1a에 있어서의 A)는 각각, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께(도 1a에 있어서의 B)와 동일치 또는 동일치의 근방치 범위 내의 막두께이다. 바꿔 말하면, 소스 전극(110)과 실리콘층(130)을 적층한 막두께, 및 드레인 전극(120)과 실리콘층(140)을 적층한 막두께의 각각과, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께의 비가 1 또는 1의 근방치 범위 내이다.
이 때, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께가 105～115nm인 경우, 동일치의 근방치란, 동일치에 대해 ±15퍼센트 이내의 값이다. 바꿔 말하면, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께가 105~115nm인 경우, 근방치란 0.85~1.15 이내의 값이다.
또, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께가 25~35nm인 경우, 동일치의 근방치란, 동일치에 대해 ±45퍼센트 이내의 값이다. 바꿔 말하면, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께가 25~35nm인 경우, 근방치란 0.55~1.45 이내의 값이다.
또한, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께가 55~65nm인 경우, 동일치의 근방치란, 동일치에 대해 ±17퍼센트 이내의 값이다. 바꿔 말하면, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께가 55~65nm인 경우, 근방치란 0.83~1.17 이내의 값이다.
도 1a의 구조를 갖는 박막 트랜지스터 장치에 있어서, 게이트 전극(180)에 박막 트랜지스터 장치의 역치 이상의 전압이 인가된 경우(박막 트랜지스터 장치가 온된 상태에 있어서), 제1 채널층(150)의 소스 전극(110) 및 드레인 전극(120)의 측면과 접하는 영역에, 실리콘층(130 및 140)과 제1 채널층(150)의 사이에 형성되는 공핍층보다 폭이 넓은 공핍층이 형성된다. 이러한 공핍층은, 소스 전극(110) 및 드레인 전극(120)의 일함수와, 제1 채널층(150) 및 제2 채널층(160)의 밴드 갭 및 불순물 농도에 의해 결정되는 연장 폭만큼, 소스 전극(110) 및 드레인 전극(120)의 측면으로부터 제1 채널층(150) 및 제2 채널층(160) 내를 향해 연장된다. 따라서, 제1 채널층(150) 및 제2 채널층(160) 내의 공핍층이 주는 영향은, 제1 채널층(150) 및 제2 채널층(160)의 각 부에서 상이하다. 구체적으로, 제1 채널층(150) 및 제2 채널층(160)에 있어서의 공핍층이 주는 영향은, 제1 채널층(150)에 있어서의 소스 전극(110) 및 드레인 전극(120)의 측면과 접하는 영역에서 가장 크고, 그곳에서부터 멀어짐에 따라 작아지며, 공핍층이 주는 영향이 작은 영역일수록 저항이 작아진다. 따라서, 박막 트랜지스터 장치가 온된 상태에 있어서, 소스 전극(110) 및 드레인 전극(120)간을 흐르는 전류는, 공핍층의 영향에 의해 소스 전극(110) 및 드레인 전극(120)의 측면으로 흘러들어가는 경로를 취하지 않고, 도 1b의 화살표로 표시되는 역U자 경로(도 1a에서는 역U자 경로가 연결되어 이루어지는 M자 경로)를 취하여, 소스 전극(110) 및 드레인 전극(120)의 상면으로 흘러들어간다. 이러한 전류 경로를 취하는 것은, 소스 전극(110) 및 드레인 전극(120)간의 오목하게 패인 제2 채널층(160)에 있어서의 끝 영역(도 1b에 있어서의 실리콘층(130)의 코너로부터 최단 거리 A에 위치하는 영역)과 게이트 전극(180)의 경계 영역의 저항(도 1b에 있어서의 저항 B)이, 소스 전극(110) 및 드레인 전극(120)간의 오목하게 패인 제1 채널층(150)에 있어서의 소스 전극(110) 및 드레인 전극(120)의 측면과 접하는 영역의 저항보다 작기 때문이다.
도 2 및 도 3은, 본 실시 형태에 따른 박막 트랜지스터 장치의 제조 방법을 모식적으로 설명하기 위한 단면도이다.
우선, 도 2(a)에 도시된 바와 같이, 기판(100)이 준비된다.
다음에, 도 2(b)에 도시된 바와 같이, 기판(100) 상에 예를 들면 스퍼터법에 의해 금속막(200)이 형성된다.
다음에, 도 2(c)에 도시된 바와 같이, 금속막(200) 상에 비정질의 불순물이 도핑된 실리콘층(210)이 예를 들면 CVD법에 의해 적층된다. 여기에서, 실리콘층(210)으로의 불순물 도핑은, 실리콘층(210)을 성막할 때에, 도펀트 가스를 첨가함으로써 제작할 수 있다.
다음에, 도 2(d)에 도시된 바와 같이, 실리콘층(210) 상에 포토레지스트(220)가 도포되어 형성된다.
다음에, 도 2(e)에 도시된 바와 같이, 포토레지스트(220)의 위쪽에 마스크(도시 외)가 배치된 후, 마스크를 이용한 노광 및 현상에 의해 포토레지스트(220)가 원하는 형상으로 패터닝된다.
다음에, 도 2(f)에 도시된 바와 같이, 패터닝된 포토레지스트(220)를 마스크로 한 드라이 에칭이 행해져, 금속막(200) 및 실리콘층(210)이 일괄적으로 원하는 형상으로 패터닝된다. 패터닝된 금속막(200)은 소스 전극(110) 및 드레인 전극(120)으로서 형성된다. 또, 패터닝된 실리콘층(210)은 대응하는 각 전극의 콘택트층으로서의 실리콘층(130 및 140)으로서 형성된다.
다음에, 도 2(g)에 도시된 바와 같이, 포토레지스트(220)가 제거된다.
다음에, 도 3(a)에 도시된 바와 같이, 기판(100) 상의 소스 전극(110) 및 드레인 전극(120)간의 영역과, 소스 전극(110) 및 드레인 전극(120)의 측면과, 실리콘층(130 및 140)의 측면 및 상면에 걸쳐, 비정질 실리콘층으로 이루어지는 제1 채널층(150)이 예를 들면 플라즈마 CVD법에 의해 형성된다.
다음에, 도 3(b)에 도시된 바와 같이, 제1 채널층(150) 상이며, 소스 전극(110) 및 드레인 전극(120)간의 영역과, 실리콘층(130 및 140)의 옆쪽 및 위쪽에 걸쳐, 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층(160)이 예를 들면 실란계 원료 가스를 이용한 플라즈마 CVD에 의해 형성된다.
이 때, 도 3(a)에서 나타낸 공정과 도 3(b)에서 나타낸 공정은, 동일한 플라즈마 CVD 장치 내에서 행해지고, 도 3(a)에서 나타낸 공정과 도 3(b)에서 나타낸 공정의 사이에서는, 플라즈마 CVD 장치가 대기에 폭로되지 않는다.
그리고, 도 3(a)에서 나타낸 공정이 제1 플라즈마 CVD 조건에 의해 실시되고, 도 3(b)에서 나타낸 공정이 제1 플라즈마 CVD 조건과 상이한 제2 플라즈마 CVD 조건에 의해 실시된다.
다음에, 도 3(c)에 도시된 바와 같이, 제2 채널층(160) 상에 게이트 절연막(170)이 형성된다. 그 후, 제1 채널층(150), 제2 채널층(160) 및 게이트 절연막(170)을 섬형상으로 형성하기 위해, 제1 채널층(150), 제2 채널층(160) 및 게이트 절연막(170)이 예를 들면 드라이 에칭에 의해 일괄적으로 패터닝된다.
다음에, 도 3(d)에 도시된 바와 같이, 게이트 절연막(170) 상에 예를 들면 스퍼터법에 의해 금속막(230)이 형성된다.
다음에, 도 3(e)에 도시된 바와 같이, 금속막(230)에 대해 포토레지스트에 의한 마스크를 이용한 웨트 에칭이 행해져, 금속막(230)이 원하는 형상으로 패터닝된다. 패터닝된 금속막(230)은 게이트 전극(180)으로서 형성된다.
여기에서, 도 2(c), 도 2(d), 도 3(a) 및 도 3(b)에서 나타낸 공정에 있어서, 소스 전극(110)과 실리콘층(130)을 적층한 막두께, 및 드레인 전극(120)과 실리콘층(140)을 적층한 막두께의 각각이 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께와 동일치 또는 동일치의 근방치 범위 내의 막두께가 되도록, 금속막(200), 실리콘층(210), 제1 채널층(150) 및 제2 채널층(160)의 막두께가 결정된다.
또한, 도 2 및 도 3에서 나타낸 박막 트랜지스터 장치의 제조 방법에 있어서, 금속막(200) 및 실리콘층(210)은 일괄적인 에칭에 의해 패터닝된다고 하였다. 그러나, 금속막(200)만이 형성 및 패터닝되어 소스 전극(110) 및 드레인 전극(120)이 형성된 후에 소스 전극(110) 및 드레인 전극(120) 상에 실리콘층(130 및 140)이 형성되어도 된다.
이 경우, 도 2(a)에서 나타낸 공정 후에 금속막(200) 상에 포토레지스트가 형성된다. 이어서, 포토레지스트의 위쪽에 마스크가 배치된 후, 마스크를 이용하여 포토레지스트가 패터닝된다. 이어서, 패터닝된 포토레지스트를 마스크로 하여 금속막(200)이 패터닝되고 패터닝된 금속막(200)이 소스 전극(110) 및 드레인 전극(120)으로서 형성된다. 이어서, 소스 전극(110) 및 드레인 전극(120)의 상면의 소정 영역 내에 비정질의 불순물이 도핑된 실리콘층(130 및 140)이 적층된 후, 도 3 (a)에서 나타낸 공정이 행해진다.
도 4는, 제1 채널층(150) 및 제2 채널층(160)의 합계 막두께(채널층의 합계 막두께)를 변화시켰을 때의 드레인 전류(온 전류)의 변화를 도시한 도면이다.
또한, 도 4에 있어서, 「●」는 소스 전극(110) 및 드레인 전극(120)의 막두께가 각각 20nm, 실리콘층(130 및 140)의 막두께가 각각 10nm, 또한 제2 채널층(160)의 막두께가 10nm일 때의 드레인 전류의 변화를 나타내고 있다. 동일하게, 「■」는 소스 전극(110) 및 드레인 전극(120)의 막두께가 각각 50nm, 실리콘층(130 및 140)의 막두께가 각각 10nm, 또한 제1 채널층(150)의 막두께가 30nm일 때의 드레인 전류의 변화를 나타내고 있다. 또, 「◆」는 소스 전극(110) 및 드레인 전극(120)의 막두께가 각각 100nm, 실리콘층(130 및 140)의 막두께가 각각 10nm, 또한 제1 채널층(150)의 막두께가 30nm일 때의 드레인 전류의 변화를 나타내고 있다. 또, 「▲」는 소스 전극(110) 및 드레인 전극(120)의 막두께가 각각 200nm, 실리콘층(130 및 140)의 막두께가 각각 10nm, 또한 제1 채널층(150)의 막두께가 30nm일 때의 드레인 전류의 변화를 나타내고 있다.
도 4로부터, 전극 및 실리콘층의 합계 막두께가 30nm인 경우( 「●」의 경우)에 대해서는, 채널층의 합계 막두께가 30nm일 때에 드레인 전류가 피크를 갖는 것을 알 수 있다. 동일하게, 전극 및 실리콘층의 합계 막두께가 60nm인 경우(「■」의 경우)에 대해서는 채널층의 합계 막두께가 60nm일 때에, 전극 및 실리콘층의 합계 막두께가 110nm인 경우( 「◆」의 경우)에 대해서는 채널층의 합계 막두께가 110nm일 때에, 드레인 전류가 피크를 갖는 것을 알 수 있다. 즉, 전극 및 실리콘층의 합계 막두께가 채널층의 합계 막두께와 동일할 때에, 최적인 드레인 전류가 얻어지는 것을 알 수 있다.
그러나, 채널층의 합계 막두께가 210nm인 경우(상기 도면의 ▲의 경우)에는, 드레인 전류(온 전류)는 피크에 있어서도 1.0×10-8A 이하이고, 채널층의 합계 막두께 110nm의 변화에 비해, 드레인 전류(온 전류)의 0A에 가까운 곳에서 보다 밑부분이 넓고 보다 완만한 산과 같은 변화, 요컨대 보다 밑부분이 넓은 보다 완만한 산과 같은 변화를 나타내어, 피크가 생기기 어려운 변화가 된다. 이 경우에는, 소스 전극(110)과 실리콘층(130)을 적층한 막두께 또는 드레인 전극(120)과 실리콘층(140)을 적층한 막두께를, 어느 막두께로 설정해도, 드레인 전류(온 전류)는 1.0×10-8A 이하가 된다. 따라서, 전극 및 실리콘층의 합계 막두께와 채널층의 합계 막두께를 동일하게 하는 것에 의한 효과, 요컨대 최적인 드레인 전류를 얻는다는 효과를 실현하기 위해서는, 채널층의 합계 막두께는 210nm보다 작은, 구체적으로는 130nm 이하인 것이 필요해진다.
도 5는, 제1 채널층(150) 및 제2 채널층(160)의 막두께의 비를 변화시켰을 때의 드레인 전류(온 전류)의 변화를 도시한 도면이다.
또한, 도 5에 있어서, 「■」는 소스 전극(110) 및 드레인 전극(120)의 막두께가 각각 50nm, 실리콘층(130 및 140)의 막두께가 각각 10nm, 또한 제1 채널층(150)의 막두께가 30nm일 때의 드레인 전류의 변화를 나타내고 있다. 동일하게, 「▲」는 소스 전극(110) 및 드레인 전극(120)의 막두께가 각각 50nm, 실리콘층(130 및 140)의 막두께가 각각 10nm, 또한 제1 채널층(150)의 막두께가 40nm일 때의 드레인 전류의 변화를 나타내고 있다. 또, 「●」는 소스 전극(110) 및 드레인 전극(120)의 막두께가 각각 50nm, 실리콘층(130 및 140)의 막두께가 각각 10nm, 또한 제1 채널층(150)의 막두께가 50nm일 때의 드레인 전류의 변화를 나타내고 있다.
도 5로부터, 채널층의 합계 막두께가 60nm이며, 전극 및 실리콘층의 합계 막두께인 60nm와 동일할 때에, 최적인 드레인 전류가 얻어지는 것을 알 수 있다.
도 6a는, 전극 및 실리콘층의 합계 막두께가 채널층의 합계 막두께보다 두꺼울 때의 전자 밀도 분포를 도시한 도면이다. 구체적으로는, 소스 전극(110)의 막두께가 20nm, 실리콘층(130)의 막두께가 10nm, 제1 채널층(150)의 막두께가 10nm, 또한 제2 채널층(160)의 막두께가 10nm이며, 드레인·소스 전압을 0.1V, 게이트·드레인 전압을 20V로 했을 때의 전자 밀도 분포를 도시한 도면이다. 그리고, 도 6b는 도 6a의 A-B-C선에 있어서의 전자 밀도의 변화를 도시한 도면이다. 동일하게, 도 6c는 도 6a의 D-E선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
도 7a는, 전극 및 실리콘층의 합계 막두께가 채널층의 합계 막두께보다 얇을 때의 전자 밀도 분포를 도시한 도면이다. 구체적으로는, 소스 전극(110)의 막두께가 20nm, 실리콘층(130)의 막두께가 10nm, 제1 채널층(150)의 막두께가 50nm, 또한 제2 채널층(160)의 막두께가 10nm이며, 드레인·소스 전압을 0.1V, 게이트·드레인 전압을 20V로 했을 때의 전자 밀도 분포를 도시한 도면이다. 그리고, 도 7b는 도 7a의 A-B-C선에 있어서의 전자 밀도의 변화를 도시한 도면이다. 동일하게, 도 7c는 도 7a의 D-E선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
도 8a는, 전극 및 실리콘층의 합계 막두께가 채널층의 합계 막두께와 동일할 때의 전자 밀도 분포를 도시한 도면이다. 구체적으로는, 소스 전극(110)의 막두께가 20nm, 실리콘층(130)의 막두께가 10nm, 제1 채널층(150)의 막두께가 20nm, 또한 제2 채널층(160)의 막두께가 10nm이며, 드레인·소스 전압을 0.1V, 게이트·드레인 전압을 20V로 했을 때의 전자 밀도 분포를 도시한 도면이다. 그리고, 도 8b는 도 8a의 A-B-C선에 있어서의 전자 밀도의 변화를 도시한 도면이다. 동일하게, 도 8c는 도 8a의 D-E선에 있어서의 전자 밀도의 변화를 도시한 도면이다.
이 때, 게이트 전극(180)의 양단은 소스 전극(110) 및 드레인 전극(120)의 위쪽에 위치하고, 게이트 전극(180)은 소스 전극(110) 및 드레인 전극(120)과 오버랩되는 영역을 갖는다. 따라서, 제1 채널층(150)에 있어서의 소스 전극(110) 및 드레인 전극(120)의 측면과 접하는 영역에서 생긴 공핍층은, 소스 전극(110) 및 드레인 전극(120)의 측면 위쪽을 향해(게이트 전극(180)의 양단을 향해) 연장되는 상태가 된다. 따라서, 드레인 전극(120)으로부터 소스 전극(110)에 이르는 전류는, 이 위쪽을 향해 연장되는 공핍층(공핍층의 영향이 큰 영역)을 피하는 경로를 취한다. 여기에서, 제1 채널층(150)과 제2 채널층(160)이 소스 전극(110) 및 드레인 전극(120)간의 형상을 따라 소스 전극(110) 및 드레인 전극(120)간의 영역에 있어서 오목하게 패여 있으므로, 드레인 전극(120)으로부터 소스 전극(110)에 이르는 전류의 경로(도 6a, 도 7a 및 도 8a의 화살표로 표시되는 전류 경로)는, 역U자 형상으로 공핍층의 영향이 큰 영역을 크게 우회하는 구성이 된다. 이 역U자 형상의 전류 경로의 제2 채널층(160) 표면의 영역(도 6a, 도 7a 및 도 8a의 A-B-C선으로 표시하는 영역)을 제1 영역으로 하고, 역U자 형상의 전류 경로의 실리콘층(130) 및 소스 전극(110) 위쪽의 영역(도 6a, 도 7a 및 도 8a의 D-E선으로 표시하는 영역)을 제2 영역으로 한다. 제1 영역의 전자 밀도는, 제1 채널층(150)에 있어서의 소스 전극(110) 및 드레인 전극(120)의 측면과 접하는 영역의 전자 밀도에 대해 크다. 이것은, 소스 전극(110) 및 드레인 전극(120)의 측면과 접하는 영역에서 생긴 공핍층의 영향에 의한 것이다. 따라서, 드레인 전극(120)으로부터 소스 전극(110)에 이르는 전류는, 공핍층의 영향이 큰 소스 전극(110)의 측면 및 그 위쪽의 영역을 피하도록 제2 채널층(160)에 있어서의 게이트 절연막(170)과의 경계 영역을 거쳐 소스 전극(110)의 위쪽까지 이동한 후, 소스 전극(110)의 측면 위쪽의 영역을 넘고 나서 소스 전극(110)을 향해 소스 전극(110) 위쪽의 영역을 아래쪽으로 통하게 하는 경로를 취한다. 게이트 전극(180)이 소스 전극(110) 및 드레인 전극(120)과 오버랩되는 영역을 가지므로, 드레인 전극(120)으로부터 소스 전극(110)에 이르는 전류는, 소스 전극(110)의 측면 위쪽의 영역을 넘을 때까지 제2 채널층(160)에 있어서의 게이트 절연막(170)과의 경계 영역을 거치게 할 수 있다. 이와 같이 전류는 공핍층을 회피하여 흐를 수 있으므로, 제1 채널층 내에 생긴 공핍층이 제2 채널층에 영향을 주는 것에 의한 전류량의 저하를 억제할 수 있다.
또한, 도 6a, 도 7a 및 도 8a의 전자 밀도 분포의 형상은 공핍층의 형상에 대응하고 있다.
도 6a~도 8c로부터, 제1 채널층(150) 요컨대 비정질 실리콘층이 소스 전극(110), 및 실리콘층(130)의 측면에 직접 접하는 구성에서는, 제1 채널층(150)에 있어서의 소스 전극(110) 및 실리콘층(130)의 측면과 접하는 영역에 공핍층이 생기는 것을 알 수 있다.
그리고, 도 6a~도 6c로부터, 전극 및 실리콘층의 합계 막두께를 채널층의 합계 막두께보다 두껍게 한 경우, 제1 채널층(150) 내에 생긴 공핍층의 영향에 의해 제2 채널층(160) 내의 제1 영역에서의 전자 밀도가 저하하여, 전하의 이동량이 저감하는 것을 알 수 있다. 즉, 소스 전극(110)으로부터 드레인 전극(120)에 제2 채널층(160)을 통해 흐르는 전류가 저하하여, 박막 트랜지스터 장치로서의 특성이 열화하는 것을 알 수 있다.
또, 도 7a~도 7c로부터, 전극 및 실리콘층의 합계 막두께를 채널층의 합계 막두께보다 얇게 한 경우, 제1 채널층(150) 내에 생긴 공핍층이 제2 채널층(160) 내의 제1 영역에 주는 영향은 작아지고, 제2 채널층(160) 내의 제1 영역에서의 전자 밀도는 증대하여, 전하의 이동량은 증대하는 것을 알 수 있다. 동시에, 제2 채널층(160) 내의 제2 영역에 있어서 채널층의 합계 막두께가 두꺼워지는 분만큼 전기 저항이 커지는 것을 알 수 있다. 즉, 소스 전극(110)으로부터 드레인 전극(120)에 제2 채널층(160)을 통해 흐르는 전류가 저하하여, 박막 트랜지스터 장치로서의 특성이 열화하는 것을 알 수 있다.
이들에 대해, 도 8a~도 8c로부터, 전극 및 실리콘층의 합계 막두께를 채널층의 합계 막두께와 동일하게 한 경우, 제1 채널층(150) 내에 생긴 공핍층이 제2 채널층(160) 내의 제1 영역에 주는 영향은 작아지며, 제2 채널층(160) 내의 제1 영역에 있어서의 전자 밀도의 저하는 억제되어, 공핍층에 의한 전하의 이동량의 저하가 억제되는 것을 알 수 있다. 동시에, 제2 채널층(160) 내의 제2 영역에 있어서 채널층의 합계 막두께가 얇아지는 분만큼 전기 저항이 작아져, 채널층의 합계 막두께에 기인하는 전류량의 저하가 억제되는 것을 알 수 있다. 즉, 소스 전극(110)으로부터 드레인 전극(120)에 제2 채널층(160)을 통해 흐르는 전류량이 최적화되어, 박막 트랜지스터 장치의 특성이 대폭으로 향상되는 것을 알 수 있다.
이상과 같이, 본 실시 형태의 박막 트랜지스터 장치 및 그 제조 방법에 의하면, 전극과 실리콘층을 적층한 막두께는, 제1 채널층(150)과 제2 채널층(160)을 적층한 막두께와 동일치 또는 동일치의 근방치 범위 내의 막두께이다. 따라서, 소스 전극(110)으로부터 드레인 전극(120)에 제2 채널층(160)을 통해 흐르는 원하는 전류량을 최적화할 수 있어, 충분한 캐리어 이동도를 얻는 것이 가능한 박막 트랜지스터 장치 및 그 제조 방법을 실현할 수 있다. 또, 제1 채널층(150) 및 제2 채널층(160)의 적층체는 소스 전극(110) 및 드레인 전극(120) 및 실리콘층(130 및 140)의 측면 상의 부분에서 단절이 발생하기 어려워지므로, 제조 수율이 높은 박막 트랜지스터 장치 및 그 제조 방법을 실현할 수 있다.
또, 본 실시 형태에 따른 박막 트랜지스터 장치의 제조 방법에 의하면, 금속막(200) 및 실리콘층(210)은 동일한 마스크를 이용한 일괄적인 에칭에 의해 패터닝되어 소스 전극(110) 및 드레인 전극(120) 및 실리콘층(130 및 140)이 동시에 형성된다. 따라서, 제조 공정의 간소화, 및 마스크 매수의 삭감이 가능해지므로, 양산성의 향상 및 제조 비용의 저감이 가능한 박막 트랜지스터 장치의 제조 방법을 실현할 수 있다.
또, 본 실시 형태에 따른 박막 트랜지스터 장치의 제조 방법에 의하면, 소스 전극(110) 및 드레인 전극(120)과 실리콘층(130 및 140)이 일괄적으로 형성된다. 소스 전극(110) 및 드레인 전극(120)을 형성한 후에 실리콘층(130 및 140)을 형성하는 경우, 실리콘층(130 및 140)은 소스 전극(110) 및 드레인 전극(120)의 측면에도 형성된다. 그러나, 실리콘층(130 및 140)은 소스 전극(110) 및 드레인 전극(120)의 측면에 형성되기 어렵고, 형성되었다고 해도 소스 전극(110) 및 드레인 전극(120)의 측면에 형성된 실리콘층(130 및 140)은 도핑 상태가 불안정하여 막질(膜質)을 안정시키는 것이 곤란하다. 그 결과, 안정된 특성의 박막 트랜지스터 장치를 제조하는 것은 곤란하다. 이에 반해, 본 실시 형태에 따른 박막 트랜지스터 장치의 제조 방법에 의하면, 안정된 특성의 박막 트랜지스터 장치를 제조할 수 있다.
또, 본 실시 형태에 따른 박막 트랜지스터 장치의 제조 방법에 의하면, 제2 채널층(160)이 실란계 원료 가스를 이용한 플라즈마 CVD법에 의해 형성된다. 실란계 원료 가스를 이용한 플라즈마 CVD법에 의하면, 플라즈마 조건 및 원료 가스 종류 등을 임의로 설정하기 쉬우므로, 기판 온도가 낮아도 결정성의 실리콘막을 형성할 수 있다. 따라서, 실리콘층(130 및 140)의 측면의 형태, 조성, 및 도핑 상태를 변화시키지 않고 제2 채널층(160)을 형성할 수 있으므로, 채널층 형성에 의한 콘택트층의 특성 열화를 억제하는 것이 가능한 박막 트랜지스터 장치의 제조 방법을 실현할 수 있다.
이상, 본 발명의 박막 트랜지스터 장치 및 그 제조 방법에 대해, 실시 형태에 의거하여 설명하였지만, 본 발명은, 이 실시 형태에 한정되는 것은 아니다. 본 발명의 요지를 일탈하지 않는 범위 내에서 당업자가 생각해낸 각종 변형을 실시한 것도 본 발명의 범위 내에 포함된다. 또, 발명의 취지를 일탈하지 않는 범위에서, 복수의 실시 형태에 있어서의 각 구성 요소를 임의로 조합해도 된다.
[산업상의 이용 가능성]
본 발명은, 박막 트랜지스터 장치 및 그 제조 방법에 이용할 수 있으며, 특히 유기 EL 및 액정 TV 등의 표시 장치 등에 이용할 수 있다.
100 : 기판
110 : 소스 전극
120 : 드레인 전극
130, 140 : 실리콘층
150 : 제1 채널층
160 : 제2 채널층
170 : 게이트 절연막
180 : 게이트 전극
200, 230 : 금속막
210 : 실리콘층
220 : 포토레지스트

Claims (22)

  1. 기판과,
    상기 기판 상에 형성된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 드레인 전극의 상면 영역 내에 적층된 비정질의 불순물이 도핑된 실리콘층과,
    상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 연속하여 형성된 비정질 실리콘층으로 이루어지는 제1 채널층과,
    상기 제1 채널층 상에 적층되며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 연속하여 형성된 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층과,
    상기 제2 채널층 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께와 동일치 또는 상기 동일치의 근방치 범위 내의 막두께이며,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고,
    상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며,
    상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는, 박막 트랜지스터 장치.
  2. 청구항 1에 있어서,
    상기 박막 트랜지스터 장치가 온된 상태에 있어서, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제2 채널층에 있어서의 끝 부분과 상기 게이트 전극의 경계 부분의 저항은, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제1 채널층에 있어서의 상기 소스 전극 및 드레인 전극과 접하는 부분의 저항보다 작은, 박막 트랜지스터 장치.
  3. 청구항 1에 있어서,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는 130nm 이하인, 박막 트랜지스터 장치.
  4. 청구항 1에 있어서,
    상기 동일치의 근방치는, 상기 동일치와 ±15퍼센트 이내의 값인, 박막 트랜지스터 장치.
  5. 청구항 1에 있어서,
    상기 동일치의 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 25~35nm인 경우, 상기 동일치와 ±45퍼센트 이내의 값인, 박막 트랜지스터 장치.
  6. 청구항 1에 있어서,
    상기 동일치의 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 55~65nm인 경우, 상기 동일치와 ±17퍼센트 이내의 값인, 박막 트랜지스터 장치.
  7. 청구항 1에 있어서,
    상기 동일치의 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 105~115nm인 경우, 상기 동일치와 ±15퍼센트 이내의 값인, 박막 트랜지스터 장치.
  8. 기판을 준비하는 제1 공정과,
    상기 기판 상에 금속막을 형성하는 제2 공정과,
    상기 금속막 상에 레지스트를 형성하는 제3 공정과,
    상기 레지스트의 위쪽에 마스크를 배치하는 제4 공정과,
    상기 마스크를 이용하여 상기 레지스트를 패터닝하고, 이 패터닝된 상기 레지스트를 마스크로 하여 상기 금속막을 패터닝하여 이 패터닝된 상기 금속막을 소스 전극 및 드레인 전극으로서 형성하는 제5 공정과,
    상기 소스 전극 및 드레인 전극의 상면의 소정 영역 내에 비정질의 불순물이 도핑된 실리콘층을 적층하는 제6 공정과,
    상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 걸쳐, 비정질 실리콘층으로 이루어지는 제1 채널층을 형성하는 제7 공정과,
    상기 제1 채널층 상이며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 걸쳐, 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층을 형성하는 제8 공정과,
    상기 제2 채널층 상에 게이트 절연막을 형성하는 제9 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 제10 공정을 구비하고,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께와 동일치 또는 상기 동일치의 근방치 범위 내의 막두께이며,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고,
    상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며,
    상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는, 박막 트랜지스터 장치의 제조 방법.
  9. 청구항 8에 있어서,
    상기 박막 트랜지스터 장치가 온된 상태에 있어서, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제2 채널층에 있어서의 끝 영역과 상기 게이트 전극의 경계 영역의 저항은, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제1 채널층에 있어서의 상기 소스 전극 및 드레인 전극과 접하는 영역의 저항보다 작은, 박막 트랜지스터 장치의 제조 방법.
  10. 청구항 8에 있어서,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는 130nm 이하인, 박막 트랜지스터 장치의 제조 방법.
  11. 기판을 준비하는 제1 공정과,
    상기 기판 상에 금속막을 형성하는 제2 공정과,
    상기 금속막 상에 비정질의 불순물이 도핑된 실리콘층을 적층하는 제3 공정과,
    상기 실리콘층 상에 레지스트를 형성하는 제4 공정과,
    상기 레지스트의 위쪽에 마스크를 배치하는 제5 공정과,
    상기 마스크를 이용하여 상기 레지스트를 패터닝하고, 이 패터닝된 상기 레지스트를 마스크로 하여 상기 금속막 및 상기 실리콘층을 일괄적으로 패터닝하여 이 패터닝된 상기 금속막을 소스 전극 및 드레인 전극으로서 형성하는 제6 공정과,
    상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 걸쳐, 비정질 실리콘층으로 이루어지는 제1 채널층을 형성하는 제7 공정과,
    상기 제1 채널층 상이며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 걸쳐, 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층을 형성하는 제8 공정과,
    상기 제2 채널층 상에 게이트 절연막을 형성하는 제9 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 제10 공정을 구비하고,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께와 동일치 또는 상기 동일치의 근방치 범위 내의 막두께이며,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고,
    상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며,
    상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는, 박막 트랜지스터 장치의 제조 방법.
  12. 청구항 11에 있어서.
    상기 박막 트랜지스터 장치가 온된 상태에 있어서, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제2 채널층에 있어서의 끝 영역과 상기 게이트 전극의 경계 영역의 저항은, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제1 채널층에 있어서의 상기 소스 전극 및 드레인 전극과 접하는 영역의 저항보다 작은, 박막 트랜지스터 장치의 제조 방법.
  13. 청구항 11에 있어서,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는 130nm 이하인, 박막 트랜지스터 장치의 제조 방법.
  14. 청구항 8 또는 청구항 11에 있어서,
    상기 제8 공정에서는, 실란계 원료 가스를 이용한 플라즈마 CVD에 의해 상기 제2 채널층이 형성되는, 박막 트랜지스터 장치의 제조 방법.
  15. 청구항 8 내지 청구항 14 중 어느 한 항에 있어서,
    상기 제7 공정과 제8 공정은, 동일한 플라즈마 CVD 장치 내에서 행해지고,
    상기 제7 공정이 제1 플라즈마 CVD 조건에 의해 실시되고, 상기 제8 공정이 제2 플라즈마 CVD 조건에 의해 실시되며,
    상기 제7 공정과 상기 제8 공정의 사이에서는, 상기 플라즈마 CVD 장치가 대기에 폭로되지 않는, 박막 트랜지스터 장치의 제조 방법.
  16. 기판과,
    상기 기판 상에 형성된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 드레인 전극의 상면 영역 내에 적층된 비정질의 불순물이 도핑된 실리콘층과,
    상기 기판 상의 상기 소스 전극 및 드레인 전극간의 영역과, 상기 소스 전극 및 드레인 전극의 측면과, 상기 실리콘층의 측면 및 상면에 연속하여 형성된 비정질 실리콘층으로 이루어지는 제1 채널층과,
    상기 제1 채널층 상에 적층되며, 상기 소스 전극 및 드레인 전극간의 영역과, 상기 실리콘층의 옆쪽 및 위쪽에 연속하여 형성된 폴리실리콘층 및 미결정 실리콘층 중 어느 한쪽으로 이루어지는 제2 채널층과,
    상기 제2 채널층 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 소스 전극 또는 드레인 전극과 상기 실리콘층을 적층한 막두께와, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께의 비가, 1 또는 1의 근방치 범위 내이며,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는, 상기 소스 전극 및 드레인 전극간의 영역 및 상기 소스 전극 및 드레인 전극의 위쪽에 있어서, 동일 막두께이고,
    상기 제1 채널층과 상기 제2 채널층은, 상기 소스 전극 및 드레인 전극간의 형상을 따라 상기 소스 전극 및 드레인 전극간의 영역에 있어서 오목하게 패여 있으며,
    상기 게이트 전극은, 상기 소스 전극 및 드레인 전극과 오버랩되는 영역을 갖는, 박막 트랜지스터 장치.
  17. 청구항 16에 있어서,
    상기 박막 트랜지스터 장치가 온된 상태에 있어서, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제2 채널층에 있어서의 끝 영역과 상기 게이트 전극의 경계 영역의 저항은, 상기 소스 전극 및 드레인 전극간의 오목하게 패인 상기 제1 채널층에 있어서의 상기 소스 전극 및 드레인 전극과 접하는 영역의 저항보다 작은, 박막 트랜지스터 장치.
  18. 청구항 16에 있어서,
    상기 제1 채널층과 상기 제2 채널층을 적층한 막두께는 130nm 이하인, 박막 트랜지스터 장치.
  19. 청구항 16에 있어서,
    상기 근방치는 0.85~1.15 이내의 값인, 박막 트랜지스터 장치.
  20. 청구항 16에 있어서,
    상기 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 25~35nm인 경우, 0.55~1.45 이내의 값인, 박막 트랜지스터 장치.
  21. 청구항 16에 있어서,
    상기 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 55~65nm인 경우, 0.83~1.17 이내의 값인, 박막 트랜지스터 장치.
  22. 청구항 16에 있어서,
    상기 근방치는, 상기 제1 채널층과 상기 제2 채널층을 적층한 막두께가 105~115nm인 경우, 0.85~1.15 이내의 값인, 박막 트랜지스터 장치.
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