KR20140052785A - 반도체 소자 및 금속 산화물을 이용한 반도체 소자 제조 방법 - Google Patents
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Abstract
반도체 소자 및 금속 산화물을 이용한 반도체 소자 제조 방법이 개시된다.
개시된 반도체 소자 제조 방법은 기판 상에 금속 산화물층을 형성하고, 상기 금속 산화물층 상에 비정질 반도체층을 형성하며, 상기 금속 산화물층을 이용하여 상기 비정질 반도체층을 다결정 반도체층으로 결정화하는 것을 포함하여 결정화 과정 중에 금속 오염을 줄일 수 있다.
개시된 반도체 소자 제조 방법은 기판 상에 금속 산화물층을 형성하고, 상기 금속 산화물층 상에 비정질 반도체층을 형성하며, 상기 금속 산화물층을 이용하여 상기 비정질 반도체층을 다결정 반도체층으로 결정화하는 것을 포함하여 결정화 과정 중에 금속 오염을 줄일 수 있다.
Description
반도체 소자 및 금속 산화물을 이용한 반도체 소자 제조 방법에 관한 것이다.
비정질 실리콘층은 높은 전계 효과 이동도와 고속 동작회로에 적용이 가능하며 CMOS 회로 구성이 가능하여 박막트랜지스터(이하, TFT라고 함), 다이오드와 같은 반도체 소자의 반도체층의 용도로서 많이 사용된다.
다결정 실리콘을 형성하는 방법으로는 직접 증착 방법과 비정질 실리콘층을 다결정 실리콘으로 결정화하는 방법이 있다. 직접 증착에 의해 다결정 실리콘을 형성하는 방법은 가장 직접적이고 간편한 방법이지만 일반적으로 입자 크기가 작고 결합이 많아 다결정 실리콘의 품질이 좋지 않아 다결정 실리콘 TFT의 성능이 좋지 않다. 비정질 실리콘의 결정화 방법으로는 레이저 결정화 방법, 열결정화 방법, 복합 결정화 방법 등이 있다. 레이저 결정화 방법은 펄스 레이저 또는 연속 레이저에 의해 비정질 혹은 다결정 실리콘을 녹인 후 재결정화하는 방법으로, 입자 내의 결함이 적은 다결정 실리콘을 형성할 수 있다. 열결정화 방법으로는 금속 촉매 또는 복합 에너지를 이용하여 결정화 온도를 낮추는 기술이 많이 사용된다. 비정질 실리콘을 600℃ 근처에서 열처리하여 저온다결정 실리콘을 형성하는 고상결정화(Solid phase crystallization) 방식은 결정화 온도가 높아 유리 기판의 휨, 유리기판의 치수 변화 등이 생겨 생산 공정에 적용되기 어렵다.
금속 촉매를 이용한 방법으로는 MIC(Metal Induced Crystallization), MILC(Metal Induced Lateral Crystallization) 방법이 있다. 금속 촉매를 이용한 폴리 실리콘 결정화 방법은 Ni 촉매가 폴리 실리콘층 내에 잔류되어 실리콘 TFT 제작시 누설 전류(leakage current)가 많이 발생될 수 있다.
본 발명의 실시예는 금속 산화물을 이용한 반도체 소자 제조 방법을 제공한다.
본 발명의 실시예는 금속 산화물을 이용하여 금속 오염을 줄인 반도체 소자를 제공한다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 기판 상에 금속 산화물층을 형성하는 단계; 상기 금속 산화물층 상에 비정질 반도체층을 형성하는 단계; 및 상기 금속 산화물층을 이용하여 상기 비정질 반도체층을 다결정 반도체층으로 결정화하는 단계;를 포함한다.
상기 금속 산화물층은 NiO, CuO, ZnO, SnO, AlOx, TiOx, InOx,GaOx, PbOx, CoOx 로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 금속 산화물층은 원자층 증착법 또는 플라즈마 원자층 증착법으로 증착될 수 있다.
상기 기판과 금속 산화물층 사이에 절연층을 형성할 수 있다.
상기 절연층은 SiO2 또는 SiNx(0<x<1)로 형성될 수 있다.
상기 비정질 반도체층이 결정화되어 형성된 다결정 반도체층 표면에 금속 규소화물 또는 금속 저마나이드가 형성될 수 있다.
상기 기판은 글라스 기판 또는 실리콘 기판일 수 있다.
상기 비정질 반도체층은 a-Si, a-Ge, 또는 a-Si1 - xGex를 포함할 수 있다.
상기 반도체 소자 제조 방법은, 상기 기판과 절연층 사이에 게이트 전극을 형성하는 단계; 상기 다결정화된 반도체층 상에 소스/드레인 전극을 위한 금속층을 형성하는 단계; 및 상기 금속층의 일부를 상기 다결정화된 반도체층까지 에칭하여 소스/드레인 전극을 형성하는 단계;를 포함할 수 있다.
상기 다결정화된 반도체층과 금속층 사이에 금속 규소화물 또는 금속 저마나이드가 형성될 수 있다.
상기 비정질 반도체층은 진성 비정질 반도체층과 n형 비정질 반도체층을 포함하거나, 진성 비정질 반도체층과 p형 비정질 반도체층을 포함할 수 있다.
상기 반도체 소자 제조 방법은, 상기 다결정화된 반도체층을 에칭하여 게이트 전극 영역을 형성하는 단계; 상기 다결정화된 반도체층 상에 절연층을 형성하는 단계; 상기 게이트 전극 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 절연층 상에 보호층을 형성하는 단계; 및 상기 보호층을 에칭하고, 소스 전극과 드레인 전극을 형성하는 단계;를 포함할 수 있다.
상기 다결정화된 반도체층과 금속층 상부에 금속 규소화물 또는 금속 저마나이드가 형성될 수 있다.
상기 비정질 반도체층은 진성 비정질 반도체층과 n형 비정질 반도체층을 포함하거나 진성 비정질 반도체층과 p형 비정질 반도체층을 포함할 수 있다.
상기 다결정화된 반도체층 상에 금속 규소화물 또는 금속 저마나이드가 형성되고, 상기 금속 규소화물 또는 금속 저마나이드 상에 금속층이 형성될 수 있다.
상기 다결정화된 반도체층의 결정 방향이 (111) 우선 배향 방향을 가질 수 있다.
상기 다결정화된 반도체층의 그레인이 0보다 크고 50 나노 이하의 균일한 직경을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상의 다결정 반도체층; 및 상기 다결정 반도체층 상의 금속 규소화물;을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 제공 공정에서 발생되는 다결정 반도체층에서의 금속 오염을 감소시킬 수 있다. 금속 산화물을 이용하여 다결정 반도체층을 형성함으로써 높은 전계 효과 이동도를 가지고 고속 동작이 가능한 반도체 소자에 적용될 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다.
도 3a 내지 도 3j는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다.
도 3a 내지 도 3j는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 금속 산화물을 이용한 반도체 소자 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 편의를 위하여 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 것이다. 도 1a 및 도 1b를 참조하면, 기판(10) 상에 절연층(13)을 증착한다. 상기 기판(10)은 예를 들어, 글라스 기판 또는 실리콘 기판일 수 있다. 상기 절연층(13)은 예를 들어 SiO2 또는 SiNx(0<x<1)일 수 있다. 상기 절연층(13)은 선택적으로 형성할 수 있다.
도 1c를 참조하면, 상기 절연층(13) 상에 금속 산화물층(15)이 증착된다. 상기 금속 산화물층(15)은 예를 들어, NiO, CuO, ZnO, SnO, AlOx(0<x<1), TiOx(0<x<1) , InOx,GaOx, PbOx, CoOx 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상기 금속 산화물층은 비정질 반도체층의 결정화를 유도할 수 있는 촉매 역할을 할 수 있다. 또한, 금속 산화물층은 절연성을 가진다.
상기 금속 산화물층(15)은 스퍼터링, 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition), 이온 빔 증착법, 전자 빔 증착법, 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 원자층 증착법(Plasma-Enhanced Atomic layer Deposition) 등으로 형성될 수 있다. 금속 산화물층(15)이 원자층 증착법 또는 플라즈마 원자층 증착법으로 형성되는 경우 균일한 두께의 금속 산화물층을 얻을 수 있으며, 금속 산화물층이 모노 레이어로 형성될 수 있다.
도 1d를 참조하면, 상기 금속 산화물층(15) 상에 비정질 반도체층(20)을 증착한다. 상기 비정질 반도체층(20)은 예를 들어 비정질 실리콘(Si) 또는 비정질 게르마늄(Ge)으로 형성될 수 있다. 상기 비정질 반도체층(20)은 한 층으로 형성되거나 복수 층으로 형성될 수 있다. 예를 들어, 비정질 반도체층(20)이 비정질 실리콘층만으로 형성되거나, 비정질 진성 실리콘층과 비정질 n형 실리콘층의 두 층으로 형성되는 것도 가능하다. 다음, 상기 금속 산화물층(15)과 비정질 반도체층(20)을 열처리한다. 열처리 공정으로는 예를 들어, 로(furnace) 공정, RTA(Rapid Thermal Annealing) 공정, ELA(Excimer Laser Annealing) 공정 등이 사용될 수 있다. 상기 열처리 공정을 통해 상기 금속 산화물층(15)의 금속이 상기 비정질 반도체층으로 확산될 수 있다. 여상기 금속 산화물층의 금속이 비정질 반도체층의 반도체와 결합하여 형성된 금속 규소화물 또는 금속 저마나이드가 결정화의 핵인 시드를 형성할 수 있다. 그리고, 시드에 의해 비정질 반도체층(20)이 다결정 반도체층(20a)으로 결정화될 수 있다. 예를 들어, 금속 산화물층이 NiO로 형성되고, 비정질 반도체층이 비정질 실리콘으로 형성될 때, 다음과 같이 반응할 수 있다.
NiO + Si ---> SiO2 + Ni <식 1>
그리고, 열처리를 통해 NiO의 Ni이 비정질 실리콘층으로 확산되면서 실리콘과 결합하여 NiSi2가 형성되고, NiSi2가 시드로 작용하여 비정질 반도체층이 결정화될 수 있다. 그리고, 도 1e에 도시된 바와 같이 비정질 반도체층(20)의 표면에 금속 규소화물(metal silicide) 혹은 금속 저마나이드(metal germanide)(23)(이하, 금속 규소화물이라고 함)가 형성될 수 있다.
금속 산화물층(15)은 예를 들어, 5nm 이하의 두께를 가질 수 있다. 또는, 금속 산화물층(15)은 예를 들어 2nm 이하의 두께를 가질 수 있다. 금속 산화물층(15)의 두께가 얇을 때 비정질 반도체층의 결정화가 양호하게 이루어질 수 있다. 금속 규소화물(23)이 다결정 실리콘층(20a) 상에 형성되는 경우 다결정 실리콘층(20a) 상부에 형성되는 적층체와의 콘택 저항을 감소시킬 수 있다. 이에 대해서는 뒤에서 더욱 상세히 설명하기로 한다.
본 발명의 실시예에서와 같이 금속 산화물을 이용하여 비정질 반도체층을 결정화하는 경우, 다결정 반도체층 상에 남아 있는 금속 규소화물로 인한 악영향을 감소시킬 수 있다. 또한, 비정질 반도체층의 결정화가 완료된 후에 다결정 반도체층의 하부에 금속 산화물이 잔존한다 하더라도 금속 산화물은 절연체로 존재하기 때문에 금속 오염 문제가 발생되지 않는다. 한편, 금속 산화물 대신에 금속층에 의해 결정화하는 경우 비정질 반도체층의 결정화가 어려울 수 있으며, 결정화 후 금속층이 잔존하는 경우 금속층을 통해 전류가 누설되어 반도체 소자의 동작에 문제가 발생될 수 있다. 하지만, 금속 산화물을 이용하는 경우에는 이러한 문제를 해소할 수 있다.
다음, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 도 2a 내지 도 2f를 참조하여 설명한다.
도 2a를 참조하면, 기판(110) 상에 금속층을 형성하고, 금속층을 패터닝하여 게이트 전극(113)을 형성한다. 게이트 전극용으로 사용되는 금속층은 예를 들어, Al, Cr, Mo 으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 그리고, 상기 기판(110)과 게이트 전극(113) 상부에 절연층(115)을 형성할 수 있다. 상기 기판(110)은 글라스 기판 또는 실리콘 기판일 수 있다. 상기 절연층(115)은 예를 들어, SiO2, SiNx, AlOx, high-k 등으로 형성될 수 있다. 도 2b를 참조하면, 상기 절연층(115) 상에 금속 산화물층(118)을 증착한다. 금속 산화물층(118)은 예를 들어, NiO, CuO, ZnO, SnO, AlOx(0<x<1), TiOx(0<x<1) InOx,GaOx, PbOx, CoOx 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 금속 산화물층(118)은 스퍼터링, 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition), 이온 빔 증착법, 전자 빔 증착법, 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 원자층 증착법(Plasma-Enhanced Atomic layer Deposition) 등으로 형성될 수 있다. 도 2c를 참조하면, 상기 금속 산화물층(118) 상에 진성 비정질 반도체층(120)과 n형 비정질 반도체층(123)을 형성할 수 있다. n형 불순물은 예를 들어 P, Sb, As로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 진성 비정질 반도체층(120)은 예를 들어, 진성 비정질 실리콘층 또는 진성 비정질 게르마늄층으로 형성될 수 있다. 도 2d를 참조하면, 열처리 공정을 통해 상기 진성 비정질 반도체층(120)과 n형 비정질 반도체층(123)이 결정화되어, 진성 다결정 반도체층(120a)과 n형 다결정 반도체층(123a)으로 형성될 수 있다. 열처리 공정은 예를 들어, 450-550도 범위에서 이루어질 수 있다. 다결정화 과정 중에 금속 규소화물 또는 금속 저마나이드(125)(이하, 금속 규소화물이라고 함)가 상기 n형 다결정 반도체층(123a) 상에 형성될 수 있다. 금속 규소화물(125)은 금속 산화물(118)과 비정질 반도체층이 반응하여 생성될 수 있다.
그리고, 도 2e를 참조하면, 상기 금속 규소화물(125) 상에 금속층(130)을 형성한다. 도 2f를 참조하면, 상기 금속층(130)을 패터닝 및 에칭하여 상기 진성 다결정층(120a)이 노출되도록 한다. 상기 진성 다결정층(120a)이 노출된 영역은 채널 영역(133)으로 작용하며, 상기 채널 영역(133)은 상기 게이트 전극(113)에 대응되는 영역에 마련될 수 있다. 상기 금속층(130)을 에칭함으로써 소스 전극(131)과 드레인 전극(132)이 형성될 수 있다. 상기 금속층(130)은 Mo, Cr, W, Al-Nd, Ti, MoW, Al으로 구성된 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 소스 전극(131)과 드레인 전극(132) 사이의 다결정 반도체층은 채널로 작용할 수 있다. 상기 n형 다결정 반도체층(123a)과 소스 전극(131) 사이 및 상기 n형 다결정 반도체층(123a)과 드레인 전극(132) 사이에 금속 규소화물(125)이 구비될 수 있다. 상기 금속 규소화물(125)은 상기 소스 전극(131)과 n형 다결정 반도체층(123a) 사이 및 상기 드레인 전극(132)과 n형 다결정 반도체층(123a) 사이에 콘택 저항을 낮출 수 있다. 금속 산화물을 이용하여 반도체 소자를 제작하는 경우, 결정성이 좋고 박막의 균일도가 좋다. 본 발명의 실시예에 따른 다결정 반도체층은 (111) 우선 배향 결정 방향을 가질 수 있다. 또한, 결정 그레인의 균일도가 높다. 예를 들어, 대부분의 결정 그레인이 0보다 크고 50nm 이하의 균일한 직경을 가질 수 있다.
도 2f에 도시된 반도체 소자는 예를 들어, 바톰 게이트 TFT(Thin Film Transistor)에 적용될 수 있다.
다음, 도 3a 내지 도 3j를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 3a 및 도 3b를 참조하면, 기판(210) 상에 절연층(213)을 형성한다. 상기 기판(210)은 예를 들어, 글라스 기판 또는 실리콘 기판으로 형성될 수 있다. 상기 절연층(213)은 예를 들어, SiO2 또는 SiNx로 형성될 수 있다.
도 3c를 참조하면, 상기 절연층(213) 상에 금속 산화물(215)을 증착할 수 있다. 상기 금속 산화물층(215)은 예를 들어, NiO, CuO, ZnO, SnO, AlOx(0<x<1), TiOx(0<x<1) InOx, GaOx, PbOx, CoOx 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 금속 산화물층(215)은 스퍼터링, 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition), 이온 빔 증착법, 전자 빔 증착법, 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 원자층 증착법(Plasma-Enhanced Atomic layer Deposition) 등으로 형성될 수 있다. 도 3d를 참조하면, 상기 금속 산화물층(215) 상에 진성 비정질 반도체층(217)과 n형 비정질 반도체층(220)을 형성할 수 있다. 진성 비정질 반도체층(217)은 예를 들어, 진성 비정질 실리콘층, 진성 비정질 게르마늄층, 또는 진성 Si1 - xGex으로 형성될 수 있다. n형 비정질 반도체층(220)은 예를 들어, n형 비정질 실리콘, n형 비정질 게르마늄, 또는 n형 Si1 - xGex으로 형성될 수 있다. n형 불순물은 예를 들어 P, Sb, As로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 여기서, n형 비정질 반도체층 대신에 p형 비정질 반도체층이 형성되는 것도 가능하다.
도 3e를 참조하면, 열처리 공정을 통해 상기 진성 비정질 반도체층(217)과 n형 비정질 반도체층(220)이 결정화되어, 진성 다결정 반도체층(217a)과 n형 다결정 반도체층(220a)으로 형성될 수 있다. 열처리 공정은 예를 들어, 450-550도 범위에서 이루어질 수 있다. 열처리 공정으로는 로(furnace) 공정, RTA(Rapid Thermal Annealing) 공정, ELA(Excimer Laser Annealing) 공정 등이 사용될 수 있다.
다결정화 과정 중에 금속 규소화물 또는 금속 저마나이드(223)(이하, 금속 규소화물이라고 함)이 상기 n형 다결정 반도체층(220a) 상에 형성될 수 있다. 금속 규소화물(223)은 금속 산화물(215)과 비정질 반도체층이 반응하여 생성될 수 있다.
다결정화 과정 중에 상기 금속 산화물(215)이 모두 사용되어 없어질 수도 있고, 일부 남을 수도 있다. 금속 산화물(215)이 남는 경우에도 금속 산화물은 절연체로 작용하므로 반도체 소자의 동작에 영향을 미치지 않는다.
도 3f를 참조하면, 상기 진성 다결정 반도체층(217a)과 n형 다결정 반도체층(220a)을 에칭하여 채널 영역(224)을 형성한다. 상기 채널 영역(224)에서는 진성 다결정 반도체층(217a)이 노출되도록 에칭될 수 있다. 도 3g를 참조하면, 상기 채널 영역(224)을 포함하여 n형 다결정 반도체층(220a) 상에 게이트 절연층(225)이 형성될 수 있다. 도 3h에 도시된 바와 같이 상기 채널 영역(224)의 상부에 게이트 전극(230)이 형성될 수 있다. 게이트 전극(230)은 예를 들어, 사진 식각 공정을 통해 형성될 수 있다. 도 3i를 참조하면, 도 3h에 도시된 결과물 위에 보호층(235)을 형성하고, 상기 금속 규소화물(223)이 노출되도록 보호층과 게이트 절연층(225)을 에칭하여 소스 영역(236)과 드레인 영역(237)을 형성할 수 있다.
도 3j를 참조하면, 상기 보호층(235) 상부에 금속층을 증착하고 사진 식각 공정을 통해 상기 소스 영역(236)과 드레인 영역(237)에 각각 소스 전극(240)과 드레인 전극(241)을 형성한다.
상기 소스 전극(240)과 드레인 전극(241)은 Mo, Cr, W, Al-Nd, Ti, MoW, Al으로 구성된 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 소스 전극(240)과 드레인 전극(241) 사이의 다결정 반도체층은 채널로 작용할 수 있다. 상기 n형 다결정 반도체층(220a)과 소스 전극(240) 사이 및 상기 n형 다결정 반도체층(220a)과 드레인 전극(241) 사이에 금속 규소화물(223)이 구비된다. 상기 금속 규소화물(223)은 상기 소스 전극(240)과 n형 다결정 반도체층(220a) 사이 및 상기 드레인 전극(241)과 n형 다결정 반도체층(220a) 사이에 콘택 저항을 낮출 수 있다. 금속 산화물을 이용하여 반도체 소자를 제작하는 경우, 결정성이 좋고 박막의 균일도가 좋다. 그리고, 금속 산화물이 모두 사용되지 않고 잔존하는 경우에도 금속 산화물이 게이트 절연층으로 작용할 수 있으므로 게이트 전극의 작용에 악영향을 미치지 않는다. 또한, 금속 산화물의 금속이 촉매 작용을 하여 비정질 반도체층을 결정화시키면서 비정질 반도체층 상부에 금속 규소화물로 형성될 수 있는데, 이 금속 규소화물은 소스 전극과 드레인 전극의 콘택 저항을 낮추는 역할은 할 수 있다. 따라서, 본 발명의 실시예에 따르면, 기존에 결정화 유도 금속을 이용한 다결정화 방법에서 발생되는 금속 오염에 의한 문제가 해결될 수 있다.
한편, 본 발명의 실시예에 따른 다결정 반도체층은 (111) 우선배향 결정 방향을 가질 수 있다. 또한, 결정 그레인의 균일도가 높다. 예를 들어, 결정 그레인이 0보다 크고 50nm 이하의 직경을 가질 수 있다. 따라서, 결정성이 향상될 수 있다. 도 3j에 도시된 반도체 소자는 탑 게이트형 TFT에 적용될 수 있다.
다음, 도 4a 내지 도 4f를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 4a 및 도 4b를 참조하면, 기판(310) 상에 투명 전도성 산화막(TCO; Transparent conductive oxide)(315)을 형성한다. 상기 기판(310)은 예를 들어 글라스 기판 또는 실리콘 기판일 수 있다. 투명 전도성 산화막(313)은 예를 들어, ITO, ZnO, SnO2 중 어느 하나를 포함할 수 있다.
도 4c를 참조하면, 상기 투명 전도성 산화막(313) 상에 금속 산화물층(315)을 포함할 수 있다.
상기 금속 산화물층(315)은 예를 들어, NiO, CuO, ZnO, SnO, AlOx(0<x<1), TiOx(0<x<1) InOx, GaOx, PbOx, CoOx 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 금속 산화물층(315)은 스퍼터링, 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition), 이온 빔 증착법, 전자 빔 증착법, 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 원자층 증착법(Plasma-Enhanced Atomic layer Deposition) 등으로 형성될 수 있다. 상기 금속 산화물층(315)은 비정질 반도체층의 결정화를 유도할 수 있는 촉매 역할을 할 수 있다. 또한, 금속 산화물층은 절연성을 가진다. 도 4d를 참조하면, 상기 금속 산화물층(315) 상에 복수의 비정질 반도체층을 포함할 수 있다. 복수의 비정질 반도체층은 예를 들어, p형 비정질 반도체층(317), 진성 비정질 반도체층(320), n형 비정질 반도체층(323)을 포함할 수 있다. 또는, p형 비정질 반도체층과 n형 비정질 반도체층의 순서가 바뀌어 적층되는 것도 가능하다. p형 비정질 반도체층(317)은 예를 들어, p형 비정질 실리콘, p형 비정질 게르마늄, p형 Si1 - xGex으로 형성될 수 있다. p형 불순물은 예를 들어, B, Al, Ga, In 으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
진성 비정질 반도체층(320)은 예를 들어, 진성 비정질 실리콘층, 진성 비정질 게르마늄층, 또는 진성 Si1 - xGex으로 형성될 수 있다. n형 비정질 반도체층(220)은 예를 들어, n형 비정질 실리콘, n형 비정질 게르마늄, 또는 n형 Si1 - xGex으로 형성될 수 있다. n형 불순물은 예를 들어 P, Sb, As로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
도 4e를 참조하면, 열처리 공정을 통해 상기 p형 비정질 반도체층(317)이 결정화되어 p형 다결정 반도체층(317a)으로 형성되고, 진성 비정질 반도체층(320)이 결정화되어 진성 다결정 반도체층(320a)으로 형성되고, n형 비정질 반도체층(323)이 결정화되어 n형 다결정 반도체층(323a)으로 형성될 수 있다. 열처리 공정은 예를 들어, 450-550도 범위에서 이루어질 수 있다. 열처리 공정으로는 로(furnace) 공정, RTA(Rapid Thermal Annealing) 공정, ELA(Excimer Laser Annealing) 공정 등이 사용될 수 있다.
다결정화 과정 중에 금속 규소화물(325)이 상기 n형 다결정 반도체층(323a) 상에 형성될 수 있다. 금속 규소화물(325)은 금속 산화물(315)과 비정질 반도체층이 반응하여 생성될 수 있다. 금속 규소화물(325)은 예를 들어, NiSi2 또는 CuSi2일 수 있다.
도 4f를 참조하면, 상기 금속 규소화물(325) 상에 금속층을 형성하고, 상기 금속층을 패터닝 및 에칭하여 전극(330)을 형성할 수 있다. 상기 전극(330)과 상기 n형 다결정 반도체층(323a) 사이에 금속 규소화물(325)이 구비된다. 상기 금속 규소화물(325)은 상기 전극(330)과 n형 다결정 반도체층(323a) 사이에 콘택 저항을 낮출 수 있다. 도 4f에 도시된 반도체 소자는 pin 다이오드에 적용될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법은 금속 산화물을 이용하여 비정질 반도체층을 결정화하는 방법을 제공한다. 금속 산화물층을 비정질 반도체층의 하부에 구비하여 결정화 과정 후에 금속 오염으로 인한 문제를 감소시키거나 제거할 수 있다. 금속 산화물층이 잔존하는 경우에도 잔존한 금속 산화물층이 절연체로 작용할 수 있으므로 반도체 소자의 작용에 악영향을 미치지 않을 수 있다. 또한, 비정질 반도체층의 결정화 후 비정질 반도체층 표면에 생성되는 금속 규소화물은 다결정 반도체층 위에 적층되는 적층체와의 콘택 저항을 감소시키는 역할을 할 수 있다. 금속 산화물을 이용하여 다결정 반도체층을 형성함으로써 높은 전계 효과 이동도를 가지고 고속 동작이 가능한 반도체 소자를 구현할 수 있다.
본 발명의 실시예에 따른 반도체 소자 및 금속 산화물을 이용한 다결정 반도체층은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10,110,210,310...기판, 13,115,213...절연층
15,118,215,315...금속 산화물층
20,120,123,217,220,317,320,323...비정질 반도체층
20a,120a,123a,217a,220a,317a,320a,323a...다결정 반도체층
23,125,223,325...금속 규소화물
113,230...게이트 전극, 131,240..소스 전극
132,241...드레인 전극, 224...채널 영역
15,118,215,315...금속 산화물층
20,120,123,217,220,317,320,323...비정질 반도체층
20a,120a,123a,217a,220a,317a,320a,323a...다결정 반도체층
23,125,223,325...금속 규소화물
113,230...게이트 전극, 131,240..소스 전극
132,241...드레인 전극, 224...채널 영역
Claims (31)
- 기판 상에 금속 산화물층을 형성하는 단계;
상기 금속 산화물층 상에 비정질 반도체층을 형성하는 단계; 및
상기 금속 산화물층을 이용하여 상기 비정질 반도체층을 다결정 반도체층으로 결정화하는 단계;를 포함하는 반도체 소자 제조 방법. - 제1항에 있어서,
상기 금속 산화물층은 NiO, CuO, ZnO, SnO, AlOx, TiOx, InOx,GaOx, PbOx, CoOx 로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 소자 제조 방법. - 제1항에 있어서,
상기 금속 산화물층은 원자층 증착법 또는 플라즈마 원자층 증착법으로 증착되는 반도체 소자 제조 방법. - 제1항에 있어서,
상기 기판과 금속 산화물층 사이에 절연층을 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제4항에 있어서,
상기 절연층은 SiO2 또는 SiNx(0<x<1) 형성되는 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 비정질 반도체층이 결정화되어 형성된 다결정 반도체층 표면에 금속 규소화물 또는 금속 저마나이드가 형성된 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 기판은 글라스 기판 또는 실리콘 기판인 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 비정질 반도체층은 a-Si, a-Ge, 또는 a-Si1 - xGex를 포함하는 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 기판과 절연층 사이에 게이트 전극을 형성하는 단계;
상기 다결정화된 반도체층 상에 소스/드레인 전극을 위한 금속층을 형성하는 단계; 및
상기 금속층의 일부를 상기 다결정화된 반도체층까지 에칭하여 소스/드레인 전극을 형성하는 단계;를 포함하는 반도체 소자 제조 방법. - 제9항에 있어서,
상기 다결정화된 반도체층과 금속층 사이에 금속 규소화물 또는 금속 저마나이드가 형성된 반도체 소자 제조 방법. - 제9항에 있어서,
상기 비정질 반도체층은 진성 비정질 반도체층과 n형 비정질 반도체층을 포함하거나, 진성 비정질 반도체층과 p형 비정질 반도체층을 포함하는 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 다결정화된 반도체층을 에칭하여 게이트 전극 영역을 형성하는 단계;
상기 다결정화된 반도체층 상에 절연층을 형성하는 단계;
상기 게이트 전극 영역에 게이트 전극을 형성하는 단계;
상기 게이트 전극과 절연층 상에 보호층을 형성하는 단계; 및
상기 보호층을 에칭하고, 소스 전극과 드레인 전극을 형성하는 단계;를 포함하는 반도체 소자 제조 방법. - 제12항에 있어서,
상기 다결정화된 반도체층과 금속층 상부에 금속 규소화물 또는 금속 저마나이드가 형성된 반도체 소자 제조 방법. - 제12항에 있어서,
상기 비정질 반도체층은 진성 비정질 반도체층과 n형 비정질 반도체층을 포함하거나 진성 비정질 반도체층과 p형 비정질 반도체층을 포함하는 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 다결정화된 반도체층 상에 금속 규소화물 또는 금속 저마나이드가 형성되고, 상기 금속 규소화물 또는 금속 저마아니드 상에 금속층이 형성된 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 다결정화된 반도체층의 결정 방향이 (111) 우선 배향 방향을 가지는 반도체 소자 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 다결정화된 반도체층의 그레인이 0보다 크고 50 나노 이하의 균일한 직경을 가지는 반도체 소자 제조 방법. - 기판;
상기 기판 상의 다결정 반도체층; 및
상기 다결정 반도체층 상의 금속 규소화물;을 포함하는 반도체 소자. - 제18항에 있어서,
상기 기판과 다결정 반도체층 사이에 절연층이 더 구비되는 반도체 소자. - 제19항에 있어서,
상기 절연층은 SiO2 또는 SiNx(0<x<1) 로 형성되는 반도체 소자. - 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 기판은 글라스 기판 또는 실리콘 기판인 반도체 소자. - 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 기판과 다결정 반도체층 사이에 금속 산화물층을 포함하는 반도체 소자. - 제22항에 있어서,
상기 금속 산화물층은 NiO, CuO, ZnO, SnO, AlOx, TiOx, InOx,GaOx, PbOx, CoOx 로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 소자 제조 방법. - 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 다결정 반도체층은 Si, Ge, 또는 Si1 -xGex(0<x<1)를 포함하는 반도체 소자. - 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 기판과 절연층 사이의 게이트 전극; 및
상기 다결정 반도체층 상에 서로 이격되게 형성된 소스/드레인 전극; 포함하는 반도체 소자. - 제25항에 있어서,
상기 다결정 반도체층은 진성 다결정 반도체층과 n형 다결정 반도체층을 포함하거나, 진성 다결정 반도체층과 p형 다결정 반도체층을 포함하는 반도체 소자. - 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 다결정 반도체층을 에칭한 영역에 형성된 게이트 전극;
상기 게이트 전극 상의 보호층; 및
상기 보호층을 에칭한 영역에 형성된 소스 전극과 드레인 전극을 포함하는 반도체 소자. - 제27항에 있어서,
상기 다결정 반도체층은 진성 다결정 반도체층과 n형 다결정 반도체층을 포함하거나, 진성 다결정 반도체층과 p형 다결정 반도체층을 포함하는 반도체 소자. - 제19항 내지 제21항 중 어느 한 항에 있어서,
상기 다결정 반도체층은 p형 반도체층, 진성 반도체층, 및 n형 반도체층을 포함하는 반도체 소자. - 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 다결정 반도체층이 (111) 우선 배향 결정 방향을 가지는 반도체 소자. - 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 다결정 반도체층의 그레인이 0보다 크고 50 나노 이하의 균일한 직경을 가지는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/949,588 US9184052B2 (en) | 2012-10-25 | 2013-07-24 | Semiconductor device and manufacturing method of semiconductor device using metal oxide |
| US14/879,423 US9515189B2 (en) | 2012-10-25 | 2015-10-09 | Semiconductor device and manufacturing method of semiconductor device using metal oxide |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR20120119303 | 2012-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140052785A true KR20140052785A (ko) | 2014-05-07 |
Family
ID=50885949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120120623A KR20140052785A (ko) | 2012-10-25 | 2012-10-29 | 반도체 소자 및 금속 산화물을 이용한 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20140052785A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102282731B1 (ko) | 2020-12-10 | 2021-07-29 | 주식회사 한진엔지니어링 | 용접용 용가재 주입장치 |
-
2012
- 2012-10-29 KR KR1020120120623A patent/KR20140052785A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102282731B1 (ko) | 2020-12-10 | 2021-07-29 | 주식회사 한진엔지니어링 | 용접용 용가재 주입장치 |
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